JP2006352162A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 特性や信頼性に優れた半導体装置を作製することが可能な製造方法を提供する。
【解決手段】 Ｓｉ基板上のゲート形成予定領域にダミーゲートを形成する工程と、このダミーゲートの両側に対応する領域のＳｉ基板内に不純物を導入し熱処理によってこの不純物を活性化することによりソース・ドレイン領域２３、２５を形成する工程と、ダミーゲートの側壁を取り囲む絶縁膜２４、２６を形成する工程と、ダミーゲートを除去して開口部を２２ａ形成する工程と、この開口部が形成された領域又はその下部領域にＳｉＧｅ層２８を形成する工程と、開口部に露出しているＳｉＧｅ層上にゲート絶縁膜２９を介してゲート電極３０、３１を形成する工程とを有する。
【選択図】 図２

Description

本発明は、半導体装置の製造方法、特にＭＩＳトランジスタのチャネル領域等にＳｉＧｅ等を用いた半導体装置の製造方法に関する。

ＭＩＳトランジスタを用いた半導体集積回路では、基板材料にＳｉ（シリコン）を用いたものが現在広く利用されているが、情報・通信機器等の高性能化等の観点から、素子の動作速度のより一層の高速化が要望されている。このような要請に対して、半導体材料にＳｉよりも移動度の高いＳｉＧｅ（シリコンゲルマニウム）を用いるという提案がなされている。

しかしながら、ＭＩＳトランジスタのチャネル領域等にＳｉＧｅを用いた場合には、Ｇｅが高温処理に対して不安定であるため、高温処理によってＧｅが拡散しやすいという問題がある。したがって、例えばソース・ドレインの活性化処理等の高温熱処理を行うことにより、Ｇｅがゲート絶縁膜中に取り込まれてゲート絶縁膜の特性が劣化したり、ゲート絶縁膜の界面準位が増加して素子特性を悪化させるといった問題が生じる。そのため、ゲート絶縁膜とＳｉＧｅ層との間にＳｉ層を介在させるといった対策を施さざるを得ず、チャネル領域の半導体材料に移動度の高いＳｉＧｅを用いるという利点を十分に発揮させることが困難であった。

本発明は上記従来の課題に対してなされたものであり、チャネル等を構成する半導体材料に高温処理に対して不安定な元素を含むもの用いた場合にも、該元素の不安定さに基づく問題を回避することができ、特性や信頼性に優れた半導体装置を作製することが可能な製造方法を提供することを目的としている。

本発明に係る半導体装置の製造方法は、第１の半導体材料からなる半導体基板上のゲート形成予定領域にダミーゲートを形成する工程と、このダミーゲートの両側に対応する領域の半導体基板内に不純物を導入し熱処理によってこの不純物を活性化することによりソース・ドレイン領域を形成する工程と、前記ダミーゲートの側壁を取り囲む絶縁膜を形成する工程と、前記ダミーゲートを除去して開口部を形成する工程と、この開口部が形成された領域又はその下部領域に第２の半導体材料からなる半導体層を形成する工程と、前記開口部に露出している前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程とを有することを特徴とする。

なお、前記ダミーゲートの側壁を取り囲む絶縁膜としては、ダミーゲートの側壁に形成される側壁絶縁膜や層間絶縁膜等が含まれるが、一般的にはダミーゲートが除去された後の開口部を画定するための絶縁膜としてとらえることできるものである。

本発明によれば、ソース・ドレイン領域を形成する際の高温活性化処理を行った後にゲート絶縁膜及びゲート電極が形成される。したがって、第２の半導体材料として例えばＳｉＧｅといった高温処理に対して不安定な元素（ここではＧｅ）を含むもの用いたとしても、高温処理によって、該元素がゲート絶縁膜中に取り込まれてゲート絶縁膜の特性を劣化させたり、ゲート絶縁膜の界面準位を増加させて素子特性を悪化させるといった問題が生じることを回避することができる。また、高温熱処理を行った後にゲート絶縁膜及びゲート電極が形成されることから、ゲート絶縁膜やゲート電極に高温熱処理に対して弱い材料を用いることができる。

また、本発明では、ダミーゲートを除去した領域に対応して第２の半導体材料（ＳｉＧｅ等）からなる半導体層が形成される。すなわち、チャネル領域に対応して選択的に第２の半導体材料からなる半導体層が形成され、ソース・ドレイン領域は第１の半導体材料（Ｓｉ等）によって形成されることになる。ＳｉＧｅはＳｉよりも移動度は高いがバンドギャップが狭く、ソース・ドレイン領域もＳｉＧｅである場合にはｐｎ接合特性が劣化（リーク電流が増大）するという問題がある。本発明では、チャネル領域に対応して選択的に第２の半導体材料からなる半導体層が形成されるので、チャネル領域には（第１の半導体材料よりも）移動度の高い第２半導体材料を用い、ソース・ドレイン領域には（第２の半導体材料よりもバンドギャップが広く）ｐｎ接合特性の劣化が少ない第１の半導体材料を用いることができ、素子特性の向上をはかることが可能となる。

前記開口部が形成された領域又はその下部領域に第２の半導体材料からなる半導体層を形成する工程は、通常これらの領域にイオン注入法やエピタキシャル成長法等によって半導体層を形成することによって行われる。この場合、半導体層の上面が半導体基板の上面と同じ高さかそれ以上の高さになるようにしてもよいが、半導体層の上面が半導体基板の上面よりも下方になるようにしてもよい。後者はゲート電極の一部が半導体領域内に埋め込まれた構造のいわゆるコンケーブ型のＭＩＳトランジスタに対応するものであるが、このようなコンケーブ型の構造を採用することにより、オン電流の増大といった素子特性の向上をはかることができる。

本発明に係る半導体装置の製造方法は、第１の半導体材料からなる半導体基板の素子形成領域に対応して第２の半導体材料からなる半導体層を形成する工程と、この半導体層上のゲート形成予定領域にダミーゲートを形成する工程と、このダミーゲートの両側に対応する領域の半導体層に不純物を導入し熱処理によってこの不純物を活性化することによりソース・ドレイン領域を形成する工程と、前記ダミーゲートの側壁を取り囲む絶縁膜を形成する工程と、前記ダミーゲートを除去して開口部を形成する工程と、この開口部に露出している前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程とを有することを特徴とする。

本発明でも上述したのと同様、ソース・ドレイン領域を形成する際の高温熱処理を行った後にゲート絶縁膜及びゲート電極が形成される。したがって、上述したのと同様、該元素がゲート絶縁膜中に取り込まれてゲート絶縁膜の特性を劣化させたり、ゲート絶縁膜の界面準位を増加させて素子特性を悪化させるといった問題を回避できるといった効果や、ゲート絶縁膜やゲート電極に高温熱処理に弱い材料を用いることができるといった効果を奏することができる。

前記第１及び第２の半導体材料の代表例としては、先に示したように、それぞれシリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）をあげることができるが、第２の半導体材料としてはゲルマニウム（Ｇｅ）も代表例としてあげることができる。

また、前記ゲート電極の少なくとも一部には、金属窒化物、金属炭化物、金属硼化物、金属シリコン窒化物、金属シリコン炭化物又は金属炭素窒化物を用いることが好ましい。

ゲート電極（ゲート電極が積層構造の場合には最下層の部分）に用いる導電材料は、その仕事関数が「第２の半導体材料の電子親和力＋第２の半導体材料のバンドギャップの１／２」に近いものであることが好ましい。後述するようにＧｅの濃度が５０〜６０％程度のＳｉＧｅでは、バンドギャップが０．８ｅＶ程度、電子親和力は４．０ｅＶ程度である。したがって、前記の条件を満たすためには、前記導電材料には仕事関数が４．４ｅＶ近傍のものを用いることが好ましい。この観点から、前記した導電材料を前記ゲート電極の導電材料に用いることが好ましい。

本発明によれば、ソース・ドレイン領域を形成する際の高温熱処理を行った後にゲート絶縁膜及びゲート電極が形成される。したがって、半導体材料に高温処理に対して不安定な元素を含むものを用いたとしても、高温処理によって、該元素がゲート絶縁膜中に取り込まれてゲート絶縁膜の特性を劣化させたり、ゲート絶縁膜の界面準位を増加させて素子特性を悪化させるといった問題を回避することができ、特性や信頼性に優れた半導体装置を作製することが可能となる。

以下、本発明の実施形態を図面を参照して説明する。

（実施形態１）
図１（ａ）〜図３（ｇ）は、第１の実施形態に係るＭＩＳトランジスタの製造工程を示した図である。

まず、図１（ａ）に示すように、Ｓｉ基板１１にドライエッチングで溝を形成した後、Ｓｉ酸化膜又はＳｉの熱膨張係数（約３ｐｐｍ／Ｋ）に近い熱膨張係数を有するＳｉＮＯ膜などを堆積法又は塗布法により形成する。さらに、化学機械研磨法（ＣＭＰ）又は機械研磨法（ＭＰ）によって素子分離領域１２を形成する。

次に、素子分離領域１２で囲まれた素子領域上にダミーゲート用の３〜１０ｎｍ程度のＳｉ酸化膜２１を熱酸化法により形成する。続いて、Ｓｉ酸化膜２１上にダミーゲート２２用の膜を堆積する。このダミーゲート２２用の膜としては、例えばＳｉ窒化膜（後で形成される側壁絶縁膜よりもリン酸に対するエッチング速度が大きい組成の膜を用いる。Ｓｉ₃ Ｎ₄ よりもＳｉの組成比が大きいものや、Ｓｉ₃ Ｎ₄ にＨやＣｌを１％以上含む膜が望ましい。）及びその下にアモルファスＳｉ又はポリＳｉを形成した積層膜を用いる。すなわち、後で形成される層間絶縁膜の平坦化研磨プロセスにおいて層間絶縁膜より研磨速度が遅い膜を上層に形成し、下層には薄い絶縁膜２１に対してエッチングの選択比が大きいＳｉ系の膜を用いている。続いて、この積層膜を異方性エッチングして、ダミーゲート２２をパターン形成する。

次に、ダミーゲート２２をマスクにしてイオン注入法、プラズマドーピング法又は気相拡散法を用いてシリコン基板に所定の不純物を導入し、ソース・ドレインのエクステンション（ｅｘｔｅｎｓｉｏｎ：延長）領域２３を形成する。活性化のための熱処理は、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の時間行なう。

次に、図１（ｂ）に示すように、５〜３０ｎｍの膜厚のＳｉ窒化膜又はＳｉ窒化酸化膜からなる側壁絶縁膜２４を形成する。この側壁絶縁膜２４とダミーゲート２２との間には、ダミーゲート除去時に側壁絶縁膜が横方向に後退しないように、１０ｎｍ以下の酸化膜を介在させるようにしてもよい。その後、ダミーゲート２２及び側壁絶縁膜２４をマスクにして、イオン注入法、プラズマドーピング法又は気相拡散法を用いて、ソース・ドレインの深い領域２５を形成する。活性化のための熱処理は、前述と同様のＲＴＡを用いて、８００〜９００℃で３０秒以下の時間行なう。活性化される不純物濃度を高めるために、電子ビーム或いは紫外領域の波長を有するレーザー、水銀ランプ又はキセノンランプを用いて、１０００℃以上で１秒以下の熱処理を行なってもよい。その後、層間絶縁膜２６をＣＶＤ法により堆積する。

次に、図１（ｃ）に示すように、ＣＭＰ法により平坦化を行い、ダミーゲート２２の表面を露出させる。

次に、図２（ｄ）に示すように、等方性エッチングと異方性エッチングを組み合わせてダミーゲート２２を除去する。続いて、薄い酸化膜２１を下地のＳｉ基板に結晶欠陥が発生しないようにエッチング除去する。このようにして、開口部２２ａが形成される。

次に、図２（ｅ）に示すように、開口部２２ａにＧｅをイオン注入（イオン注入されるＧｅを番号２７で示した）して、Ｓｉに対してＧｅが２０〜９０％の濃度範囲でドーピングされたＳｉＧｅ層２８を形成する。イオン注入条件は、例えば、５〜５０ｋｅＶ、１×１０¹⁵ｃｍ^-2〜１×１０¹⁷ｃｍ^-2とする。このとき、基板温度が−６０℃以下、望ましくは−１００℃以下になるようにシリコン基板を冷却しながらイオン注入を行なうと、原子空孔の集合化が抑制され、熱処理により完全に結晶欠陥を回復することができるため、低温でイオン注入することが望ましい。イオン注入の注入角度は基板に対して垂直又は垂直方向から５度以内とする。

また、Ｇｅをイオン注入する際に水素の混入を抑制するために、Ｇｅには質量数７３以外のものを用いることが望ましい。図１１は、各々の質量数のＧｅを５×１０¹⁵ｃｍ^-2イオン注入した場合に、Ｓｉ基板中にどれだけ水素原子が導入されるかを分析した結果である。７３Ｇｅは、７２Ｇｅに水素が結合したものと同一の質量になるために、水素導入量が特に多い。７０Ｇｅ、７２Ｇｅ、７４Ｇｅ、７６Ｇｅの内、天然存在比が最も多い７６Ｇｅはビーム電流が最も大きくとれるため最も注入効率が良い。

イオン注入後の熱処理に際しては、熱処理室を真空に引くか或いは窒素又はＡｒなどのガスを十分に流して、酸素、水蒸気、二酸化炭素などの酸化剤が処理室内に混入しないような状態で加熱を開始するようにする。熱処理条件は、例えば６００℃〜８００℃で３０秒以上行なう。また、非熱平衡状態（準安定状態）で結晶を回復させ、例えば結晶格子が４〜６％拡がり歪みを有するような状態にすることにより、通常のバルクのキャリア移動度よりも高い移動度を得ることが可能である。

なお、このようにして得られたＳｉＧｅ層２８の領域の外周エッジは、側壁絶縁膜２４の外側（開口部側）エッジと一致している必要はなく、設計の範囲内で外周エッジの位置を決めることができる。

次に、図２（ｆ）に示すように、酸素ラジカル又はオゾンを用いて開口部のシリコン基板表面に厚さ１ｎｍ以下の酸化膜を形成し（図示せず）、次いでゲート絶縁膜２９としてＴａ₂ Ｏ₅ 、ＴｉＯ₂ 、ＢＳＴＯ、ＣｅＯ₂ など、Ｓｉ酸化膜よりも比誘電率が大きい絶縁膜を形成する。２〜３ｎｍのＳｉＯ_x Ｎ_y 膜を堆積したり、Ｓｉ酸化膜の表面を５００℃以下の温度で窒素ラジカルなどを用いて窒化することにより、ゲート絶縁膜２９を形成しても良い。

次に、ゲートの仕事関数を決定する金属導電性の膜３０を１０ｎｍ以下の膜厚で堆積する。この金属導電性の膜３０としては、図１０に示すように、チャネル領域に用いるＳｉＧｅのバンドギャップの中央付近に仕事関数が位置するような材料を選択することが好ましい。

例えば、Ｇｅの濃度が５０〜６０％のＳｉＧｅ層を用いる場合には、バンドギャップが０．８ｅＶ程度となり、電極として用いる材料の仕事関数は４．４ｅＶ程度ということになる。なお、この仕事関数にはある程度の許容範囲を持たせてもよく、バンドギャップが０．８ｅＶ程度の場合、チャネル内の不純物濃度を現実的な制御範囲内で変化させてＶｔｈ制御を可能とするためには、仕事関数の値が４．０〜４．５ｅＶ程度の範囲にある電極材料を選ぶことが望ましい。また、多結晶金属材料は結晶面によって仕事関数が変化するため、３０ｎｍ以下の微小な結晶粒の多結晶金属を用いるか、或いはアモルファスの導電性材料を用いることが好ましい。

仕事関数が上述の４．０〜４．５ｅＶの範囲にある材料としては、例えば、Ｔａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、或いは金属炭化物、金属硼化物、金属シリコン窒化物、金属シリコン炭化物、金属炭素窒化物などがあげられる。なお、Ｔｉ窒化物は、Ｔｉと窒素の組成が１：１の場合には仕事関数が４．６ｅＶ程度であるが、結晶面方位を制御して仕事関数の低い面方位になるようにする、或いはＴｉＮにＣを添加してアモルファスにしその組成を制御することにより、仕事関数を４．５ｅＶ以下に設定することも可能である。また、上述した材料とゲート絶縁膜との間の熱的安定性のために、導電率を５０％以上低下させない範囲内で酸素を添加することが有効である。また、上述した材料は、ゲート絶縁膜となるＴａ酸化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｃｅ酸化物との界面の熱的安定性も優れている。

金属導電性の膜３０を堆積した後、ＡｌやＷなど比抵抗の小さい金属膜３１を堆積する。

次に、図３（ｇ）に示すように、金属導電性の膜３０及び金属膜３１をＣＭＰ法又はＭＰ法を用いて平坦化することによりゲート電極を形成し、ＭＩＳトランジスタが完成する。

なお、上述の工程において、ソース・ドレイン領域を低抵抗化する必要がある場合には、ソース・ドレイン領域にＣｏＳｉ₂ 、ＴｉＳｉ₂ などの金属シリサイドをさらに形成してもよい。その際に、拡散層２５の深さが１００ｎｍ以下の場合には、拡散層２５上にＳｉ層、ＳｉＧｅ層或いはＳｉＧｅＣ層をエピタキシャル成長させ、シリサイドで侵食される領域をｐｎ接合から５ｎｍ以上遠ざけることが好ましい。また、ゲート電極材料には、上述した材料以外に、Ｒｕ、ＲｕＯ₂ 、Ａｌ、Ａｇ、Ｃｕ、Ａｕなどを用いるようにしてもよい。

このように、本実施形態によれば、ソース・ドレイン領域２３及び２５を形成する際の高温活性化処理を行った後に、ゲート絶縁膜２９及びゲート電極３０及び３１が形成される。したがって、高温処理によって、ＳｉＧｅ層２８中のＧｅがゲート絶縁膜中に取り込まれたり、ゲート絶縁膜の界面準位が増加するといった問題を防止することができる。また、ゲート絶縁膜に高誘電体膜を用いることができるなど、ゲート絶縁膜やゲート電極に高温熱処理に対して弱い材料を用いることも可能である。

また、本実施形態では、チャネル領域に選択的にＳｉＧｅ層が形成され、ソース・ドレイン領域はＳｉによって形成されることになる。したがって、チャネル領域の移動度を増加させることができるとともに、ソース・ドレイン領域もＳｉＧｅで形成される場合に比べてｐｎ接合におけるリーク電流を低減させることができる。

（実施形態２）
図４は、第２の実施形態に係るＭＩＳトランジスタの構造を示したものであり、ゲート電極下のＳｉＧｅ層をエピタキシャル成長法により形成した場合の断面図を示したものである。基本的な構成及び製造工程については、第１の実施形態と同様であり、対応する構成要素には同一番号を付している。

本例では、第１の実施形態で示した図２（ｄ）工程の後、開口部２２ａにＣＶＤ法でＳｉＧｅ膜２８を選択的にエピタキシャル成長させている。ＣＶＤ法でＳｉＧｅ膜のエピタキシャル成長を行なう際には、開口部２２ａに露出したＳｉ基板１１表面に存在する自然酸化膜や汚染物質を化学洗浄及び水素熱処理等により除去して、清浄な表面を形成することが重要である。例えば、Ｓｉ基板表面の自然酸化膜を除去する際には、水素中にて８００℃〜９００℃で熱処理を行なうようにする。

また、自然酸化膜を除去した後に再度自然酸化膜が形成されないようにするため、自然酸化膜を除去するクリーニングチャンバーとＳｉＧｅ膜を堆積する堆積チャンバーとは、同一メインフレーム内の別チャンバーであることが望ましい。また、同一チャンバー内でクリーニングとＳｉＧｅ膜の堆積を行なうようにしてもよく、この場合には、８００℃〜８５０℃で５分以内のクリーニング処理を行った後、５００℃〜６００℃まで温度を下げてＳｉＧｅ膜の堆積を行なうようにする。

なお、ＳｉＧｅ膜の代わりにＧｅ膜をエピタキシャル成長させる場合には、Ｇｅ膜の下層にＳｉＧｅ層を設けることが好ましく、これにより結晶歪みを低減することができる。望ましくは、Ｇｅの濃度がＳｉ基板表面からＧｅ膜に向かって徐々に高濃度になるように濃度勾配をつけるようにする。

ＣＶＤ法でＳｉＧｅ膜をエピタキシャル成長させる際のソースガスとしては、次のようなガスを用いることが好ましい。Ｓｉのソースガスとしては、モノシラン（ＳｉＨ₄ ）、ジシラン（Ｓｉ₂ Ｈ₆ ）、トリシラン（Ｓｉ₃ Ｈ₈ ）、四弗化シラン（ＳｉＦ₄ ）などを用いることが好ましい。Ｇｅのソースガスとしては、ゲルマン（ＧｅＨ₄ ）や四弗化ゲルマン（ＧｅＦ₄ ）などを用いることが好ましい。特に、膜中の水素の濃度を低くすることが必要な場合には、ＳｉとＧｅの原料ガス間で次のような組み合わせを用いるが望ましい。

組み合わせ１
ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 又はＳｉ₃ Ｈ₈とＧｅＦ₄ の組み合わせ
組み合わせ２
ＳｉＦ₄ とＧｅＨ₄ の組み合わせ
組み合わせ３
ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 又はＳｉ₃ Ｈ₈とＧｅＨ₄ の組み合わせ
特に、組成制御や膜の均一性が要求される場合には、組み合わせ１を用いることが望ましい。

以上のようにしてＳｉＧｅ膜のエピタキシャル成長を行なった後は、第１の実施形態で示した図２（ｆ）〜図３（ｇ）の工程と同様の工程を用いて、ゲート絶縁膜やゲート電極を形成すればよい。

なお、図４に示した構造の場合には、寄生抵抗を低減するために、ソース・ドレインのエクステンション領域２３のゲート側のエッヂが、図に示すようにＳｉＧｅ膜２８の一部に延長していることが望ましい。

図５は、本実施形態の他の例を示したものであり、図４に示した例と同様に、ゲート電極下のＳｉＧｅ膜をエピタキシャル成長法により形成したものである。基本的な構成及び製造工程については図４に示した例と同様であり、対応する構成要素には同一番号を付している。

本例では、第１の実施形態で示した図２（ｄ）工程の後、図５（ａ）に示すように、開口部２２ａに露出したＳｉ基板１１の表面領域を１０〜３０ｎｍ程度エッチングして、表面位置を基板側に後退させる。その後、図５（ｂ）に示すように、開口部２２ａに露出したＳｉ基板上に、図４に示した例と同様にして、ＳｉＧｅ膜２８をエピタキシャル成長させる。

本例では、ＳｉＧｅ膜２８とソース・ドレインのエクステンション領域２３とが接しているため、図４に示したような領域をエクステンション領域２３に設ける必要がなくなる。

（実施形態３）
次に、図６及び図７に示した第３の実施形態について説明する。本実施形態は、ＳｉＧｅ層が素子領域全体にわたって形成されているものである。

図６に示した例では、ＳｉＧｅ層２８が素子領域表面全体にわたって５０ｎｍ以下の非常に薄い領域に形成されている。このような構造を作製するための製造工程について以下簡単に説明する。

まず、シリコン基板１１に素子分離領域１２を形成した後、素子領域全体にＳｉＧｅ層２８を形成する。このＳｉＧｅ層の形成方法は、イオン注入法でもエピタキシャル成長法でもよい。その後のダミーゲートの形成からダミーゲートを除去するまでの工程は、第１の実施形態で示した図１（ａ）〜図２（ｄ）の工程と基本的に対応している。図２（ｄ）の工程の後、第１の実施形態では図２（ｅ）に示したようにＳｉＧｅ層を形成しているが、本例ではすでにＳｉＧｅ層は形成されている。したがって、本例ではＳｉＧｅ層をあらためて形成することはせず、図２（ｄ）の工程の後は、図２（ｆ）及び図３（ｇ）の工程を順に行う。これにより、図６に示したような構造を得ることができる。

図７に示した例は、ＳｉＧｅ層２８が素子領域全体にわたって素子分離領域の膜厚とほぼ同等な膜厚で形成されている。

基本的な工程は前述した図６で示した工程と同様であるが、本例では、Ｓｉ基板表面に素子分離用の絶縁膜を熱酸化で形成した後、この素子分離用絶縁膜をドライエッチング等によってパターン加工することにより素子形成領域に開口部を形成し、この開口部にＳｉＧｅ層をエピタキシャル成長させる。素子分離用絶縁膜上にも非選択的にＳｉＧｅ層が形成された場合には、ＣＭＰ法やＭＰ法などにより絶縁膜上のＳｉＧｅ膜を除去すればよい。

なお、図６及び図７に示した例では、チャネル領域だけではなくソース・ドレイン領域にもＳｉＧｅ層が形成されるため、ｐｎ接合リーク電流に対するスペックが厳しいトランジスタでは、ソース・ドレイン領域のバンドギャップをチャネル領域よりも広くする必要がある。バンドギャップを広げるためには、炭素をソース・ドレイン領域に１０²¹ｃｍ^-3程度以上の濃度になるようにドーピングして、ＳｉＧｅＣ構造にする方法が有効である。（１〜２）×１０²²ｃｍ^-3程度ドーピングすることにより、ソース・ドレイン領域のバンドギャップを０．２〜０．４ｅＶ程度広げることができる。

（実施形態４）
次に、図８及び図９に示した第４の実施形態について説明する。本実施形態は、本発明をコンケーブ型のＭＩＳトランジスタに適用した場合である。すなわち、ゲート電極がＳｉ基板側に食い込んだ形状になっており、その下にゲート絶縁膜及びＳｉＧｅ層が形成されている。

図８に示した例では、ゲート電極がＳｉ基板側に食い込んでいる領域の深さが、ソース・ドレイン拡散層の深さとほぼ同等になっている。以下、このような構造の作成方法を説明する。

本例では、第１の実施形態で示した図２（ｄ）工程の後、図８（ａ）に示すように、開口部２２ａに露出したＳｉ基板の表面領域を１０〜３０ｎｍ程度エッチングして、表面位置を基板側に後退させる。

以後の工程は基本的に第１の実施形態で示した工程と同様である。すなわち、開口部２２ａにＧｅをイオン注入して、Ｓｉに対してＧｅが２０〜９０％の濃度範囲でドーピングされたＳｉＧｅ層２８を形成する。イオン注入条件は、例えば、５〜５０ｋｅＶ、１×１０¹⁵ｃｍ^-2〜１×１０¹⁷ｃｍ^-2とする。このとき、基板を冷却しながらイオン注入したり、イオン注入の注入角度を基板に対して垂直或いは垂直に近い角度にすることが望ましいことは、第１の実施形態で述べたのと同様である。

次に、図８（ｂ）に示すように、Ｓｉ−Ｏ結合層を１〜２原子層形成（図示せず）した後に、Ｓｉ酸化膜よりも比誘電率が大きい絶縁膜をゲート絶縁膜２９として形成する。さらに、仕事関数を決める金属導電性の膜３０及び低抵抗の金属膜３１を堆積し、第１の実施形態と同様にＣＭＰ又はＭＰでゲート電極を加工してトランジスタ構造を完成させる。

なお、ＳｉＧｅ層をＧｅのイオン注入ではなく、エピタキシャル成長法で形成する場合には、Ｓｉ基板の彫り込みの深さを１０〜１３０ｎｍ程度に深くしてＳｉＧｅ層をエピタキシャル成長させるようにしてもよい。また、ソース・ドレイン領域に予めＳｉ層ＳｉＧｅ層或いはＳｉＧｅＣ層をエピタキシャル成長法により形成しておき、ゲート電極底部の高さが相対的に低くなるようにしておいても良い。

図９に示した例では、ゲート電極のＳｉ基板側に食い込んでいる領域の深さがソース・ドレイン拡散層２５の深さよりも深くなっている。また、ソース・ドレイン領域に予めＳｉ層やＳｉＧｅ層をエピタキシャル法により形成しておくことにより、ゲート電極底部の高さを相対的に低くしている。このようにゲート電極底部の高さを相対的に低くしておくことにより、素子特性の安定性を増すことが可能となる。

なお、図９に示した例では、Ｓｉ基板の彫り込み深さが５０ｎｍ以上におよび、素子分離絶縁膜端にＳｉの尖った形状が形成されるため、これを丸めるための熱処理又は化学反応を用いた処理を行うことが好ましい。また、本例では、チャネル領域だけではなくソース・ドレイン領域にもＳｉＧｅ層が形成されるため、第２の実施形態で述べたのと同様、ｐｎ接合リーク電流スペックの厳しいトランジスタでは、ソース・ドレイン領域のバンドギャップをＳｉＧｅのバンドギャップよりも広げることが好ましい。また、ゲート耐圧の劣化や電流駆動力の低下を防止するために、ゲート電極底部のコーナー部分を曲面状になるように丸めることが好ましい。

図１２は、本発明によって作製されたＭＯＳトランジスタのホールの移動度をボロン濃度に対してプロットしたものである。本実施形態によって作製されたＭＯＳトランジスタ（Ｇｅを１×１０¹⁶ｃｍ^-2注入したＳｉＧｅによってチャネル領域を形成したｐチャネルＭＯＳＦＥＴ）では、従来のｐチャネルＭＯＳトランジスタと比べて移動度が２〜３倍程度に増加している。これにより、同一ドレイン電圧に対してドレイン電流が２０％以上増加した。また、ソース・ドレイン領域に金属シリサイドやメタルを貼り付けたり、ソース・ドレイン拡散層の活性化不純物濃度を増加させることにより、寄生抵抗が減少するため、さらにドレイン電流を増加させることができ、最大で２〜３倍程度にドレイン電流を増加させることができる。また、ｎチャネルＭＯＳＦＥＴに関しても、増加の割合は多少小さくなる（ドレイン電流が最大で１．５倍〜２倍程度）が、同様の効果を得ることができた。

以上本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。

本発明の第１の実施形態に係るトランジスタの製造工程の一部を示した工程断面図。 本発明の第１の実施形態に係るトランジスタの製造工程の一部を示した工程断面図。 本発明の第１の実施形態に係るトランジスタの製造工程の一部を示した工程断面図。 本発明の第２の実施形態に係るトランジスタの一例についてその構成例を示した断面図。 本発明の第２の実施形態に係るトランジスタの他の例についてその製造工程の一部を示した工程断面図。 本発明の第３の実施形態に係るトランジスタの一例についてその構成例を示した断面図。 本発明の第３の実施形態に係るトランジスタの他の例についてその構成例を示した断面図。 本発明の第４の実施形態に係るトランジスタの一例についてその製造工程の一部を示した工程断面図。 本発明の第４の実施形態に係るトランジスタの他の例についてその構成例を示した断面図。 ゲート電極の仕事関数と半導体のバンド構造について、本発明と従来技術とを対比して示した図。 イオン注入の際にシリコン基板に導入される水素濃度のＧｅ質量数依存性について示した図。 トランジスタのホール移動度のボロン濃度依存性について、本発明と従来技術とを対比して示した図。

符号の説明

１１…シリコン基板
１２…素子分離領域
２１…シリコン酸化膜
２２…ダミーゲート
２２ａ…開口部
２３、２５…ソース・ドレイン領域
２４…側壁絶縁膜
２６…層間絶縁膜
２７…イオン注入されるＧｅ
２８…ＳｉＧｅ層
２９…ゲート絶縁膜
３０、３１…ゲート電極

Claims (9)

1. 第１の半導体材料からなる半導体基板上のゲート形成予定領域にダミーゲートを形成する工程と、このダミーゲートをマスクとしてダミーゲートの両側に対応する領域の半導体基板内に不純物を導入し熱処理によってこの不純物を活性化することによりソース・ドレイン領域を形成する工程と、前記ダミーゲートの側壁を取り囲む絶縁膜を形成する工程と、前記ダミーゲートを除去して前記半導体基板の表面を露出させ、露出した半導体基板の表面をエッチングすることで表面位置を後退させて開口部を形成する工程と、前記開口部に露出した前記半導体基板の表面に存在する自然酸化膜を除去する工程と、前記開口部が形成された領域に第２の半導体材料からなる半導体層をエピタキシャル成長によって形成する工程と、前記開口部に露出している前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程とを有し、前記第１の半導体材料はシリコン（Ｓｉ）であり、前記第２の半導体材料はゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又はＳｉＧｅＣであることを特徴とする半導体装置の製造方法。
2. 前記自然酸化膜の除去は、水素中での熱処理によって行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記自然酸化膜を除去する工程と、前記半導体層をエピタキシャル成長によって形成する工程とは、同一チャンバー内で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第２の半導体材料からなる半導体層は、ＳｉのソースガスとしてＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 又はＳｉ₃ Ｈ₈ を用い、ＧｅのソースガスとしてＧｅＦ₄ を用いてエピタキシャル成長したシリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 第１の半導体材料からなる半導体基板上のゲート形成予定領域にダミーゲートを形成する工程と、このダミーゲートをマスクとしてダミーゲートの両側に対応する領域の半導体基板内に不純物を導入し熱処理によってこの不純物を活性化することによりソース・ドレイン領域を形成する工程と、前記ダミーゲートの側壁を取り囲む絶縁膜を形成する工程と、前記ダミーゲートを除去して前記半導体基板の表面を露出させ、露出した半導体基板の表面をエッチングすることで表面位置を後退させて開口部を形成する工程と、この開口部が形成された領域下の前記半導体基板にゲルマニウム（Ｇｅ）をイオン注入して第２の半導体材料からなる半導体層を形成する工程と、前記開口部に露出している前記半導体層上にＳｉ−Ｏ結合層を介してＳｉ酸化膜よりも比誘電率が大きい絶縁膜をゲート絶縁膜として形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを有し、前記第１の半導体材料はシリコン（Ｓｉ）であり、前記第２の半導体材料はシリコンゲルマニウム（ＳｉＧｅ）又はＳｉＧｅＣであることを特徴とする半導体装置の製造方法。
6. 前記ゲート絶縁膜にＴａ酸化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物又はＣｅ酸化物を用い、前記ゲート電極の少なくとも一部に金属窒化物、金属炭化物、金属硼化物、金属シリコン窒化物、金属シリコン炭化物又は金属炭素窒化物を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記半導体層をイオン注入によって形成する際に前記半導体基板を冷却することを特徴とする請求項５に記載の半導体装置の製造方法。
8. 前記半導体層にイオン注入されるゲルマニウム（Ｇｅ）は、質量数７３以外のゲルマニウム（Ｇｅ）であることを特徴とする請求項５に記載の半導体装置の製造方法。
9. 前記第２の半導体材料からなる半導体層を形成する工程は、前記半導体層の上面が前記半導体基板の上面よりも下方になるように形成するものであることを特徴とする請求項１又は５に記載の半導体装置の製造方法。

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