CN102386135A - 形成具有金属栅极的半导体器件的方法 - Google Patents

Abstract

本发明提出了一种形成具有金属栅极的半导体器件的方法，包括提供前端器件结构，前端器件结构具有半导体衬底和半导体衬底上的层间介质层，层间介质层中具有开口以露出部分半导体衬底，在开口两侧且被层间介质层覆盖的半导体衬底中形成有源/漏极；在前端器件结构上形成阻挡层；刻蚀阻挡层，以在开口的侧壁上形成阻挡间隙壁层；以阻挡间隙壁层和层间介质层为掩膜，对半导体衬底进行离子注入工艺，以形成非均匀掺杂的沟道；去除阻挡间隙壁层；在开口中形成高k材料层后填充金属，以形成具有金属栅极的半导体器件。根据本发明的方法形成的具有金属栅极的半导体器件，既能够有效降低GIDL，又能够改善短沟道效应。

Description

形成具有金属栅极的半导体器件的方法

技术领域

本发明涉及半导体制造工艺，特别涉及形成具有金属栅极的半导体器件的方法。

背景技术

随着微电子技术的迅速发展，微电子技术的核心——CMOS技术已经成为现代电子产品中的支撑技术。几十年来，芯片制造商一致采用二氧化硅(SiO₂)作为栅介质层并采用掺杂的多晶硅作为栅电极材料。这种组合一直持续到90纳米节点时代。随着关键尺寸(CD)的不断缩小，CMOS晶体管中的SiO₂栅介质层的尺寸已经临近极限。例如，在采用65纳米节点工艺时，SiO₂栅介质层的高度已经降至1.2纳米，约为5个硅原子层的高度，如果再进一步缩小，则漏电流和功耗将急剧增加。同时，由多晶硅栅极引起的掺杂硼原子扩散、多晶硅耗尽效应(poly-depletion)以及过高的栅电阻等问题也变得越来越严重。对于32纳米及其以下节点工艺，急剧增加的漏电流和功耗问题急需通过新材料、新工艺及新器件结构的开发来解决。目前国际范围内的各主要半导体公司都已经开始着手面向32纳米及其以下技术节点的“高介电常数(k)/金属栅极”技术的开发。据英特尔公司报道，采用高k栅介电材料后，其漏电流可降为原来的十分之一。如图1A至图1D所示，为传统的形成具有金属栅极的半导体器件的剖面结构示意图。为简化起见，仅示出PMOS器件部分。

如图1A所示，采用本领域技术人员公知的方法，在半导体衬底101上形成栅介质层102和位于栅介质层之上的多晶硅栅极103，在多晶硅栅极103的两侧形成侧墙104A、104B后，进行离子注入工艺，在半导体衬底101中形成源/漏极105A、105B。接着采用自对准技术，在侧墙104A、104B两侧的源/漏极105A、105B的上表面和多晶硅栅极103顶部分别形成硅化物层106A、106B和106C。

如图1B所示，在如图1A的结构上形成高于硅化物层106C的层间介质层(ILD)107，接着采用CMP(化学机械抛光)方法去除高于硅化物层106C的层间介质层107以露出硅化物层106C。

如图1C所示，去除硅化物层106C、多晶硅栅极103和栅介质层102后，对露出的半导体衬底101部分进行离子注入工艺，形成均匀掺杂的沟道区108。

如图1D所示，在如图1C所示的结构上形成高k材料层，然后在高k材料层上形成金属层，并进行CMP工艺，使高k材料层、金属层的顶部与层间介质层107的顶部齐平，形成高k层109和金属电极110。

但是，这种传统方法形成的具有金属栅极的半导体器件具有较高的栅致漏电流(GIDL)，这会影响半导体器件的可靠性，降低其整体性能。传统的解决GIDL过高的问题是降低沟道掺杂的浓度，但这样做又会加重短沟道效应的问题。

因此，需要一种方法，既能够有效降低GIDL，又能够改善短沟道效应，以保证半导体器件的可靠性，提高其良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效降低GIDL和改善短沟道效应，本发明提供了一种形成具有金属栅极的半导体器件的方法，包括：提供前端器件结构，所述前端器件结构具有半导体衬底和所述半导体衬底上的层间介质层，所述层间介质层中具有开口以露出部分所述半导体衬底，在所述开口两侧且被所述层间介质层覆盖的所述半导体衬底中形成有源/漏极；在所述前端器件结构上形成阻挡层；刻蚀所述阻挡层，以在所述开口的侧壁上形成阻挡间隙壁层；以所述阻挡间隙壁层和所述层间介质层为掩膜，对所述半导体衬底进行离子注入工艺，以形成非均匀掺杂的沟道；去除所述阻挡间隙壁层；在所述开口中形成高k材料层后填充金属，以形成所述具有金属栅极的半导体器件。

优选地，所述层间介质层中具有分别位于所述开口两侧的侧墙。

优选地，所述阻挡层为单层膜层且与所述侧墙的材料不同。

优选地，所述侧墙为SiN层且所述阻挡层为SiO₂层。

优选地，所述阻挡层为复合膜层且紧挨所述侧墙的膜层与所述侧墙的材料不同。

优选地，所述侧墙为SiN层且所述阻挡层为SiO₂层以及在所述SiO₂层上形成的SiN层。

优选地，所述阻挡间隙壁层覆盖所述半导体衬底的宽度小于所述开口的宽度的1/3。

优选地，所述具有金属栅极的半导体器件为增强型。

优选地，所述阻挡间隙壁层垂直于所述衬底方向上的高度为200～2000埃。

根据本发明的方法形成的具有金属栅极的半导体器件，既能够有效降低GIDL，又能够改善短沟道效应，保证了半导体器件的可靠性，提高其良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1D是传统的形成具有金属栅极的半导体器件的剖面结构示意图；

图2A至2G是根据本发明一个实施例的形成具有金属栅极的半导体器件的剖面示意图；

图3是根据本发明一个实施例形成具有金属栅极的半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来形成具有金属栅极的半导体器件的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

在下列段落中参照附图2A至2G以举例方式更具体地描述本发明。根据下列说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、清晰地辅助说明本发明实施例的目的。应当了解，当提到一层在另一层“上”时，该层可以直接覆盖在“另一层”上面，或者可以形成在覆盖于“另一层”的一个或多个中间层之上。另外，还应该理解，提到一层在两个层“之间”时，它可以是在两个层之间的唯一的层，也可以在这两层之间设置一个或多个其他中间层。

首先，如图2A至2C所示，为描述前端器件结构220的形成过程。如图2A所示，提供半导体衬底201，半导体衬底201可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它III-V或II-VI族化合物半导体。半导体衬底201还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。半导体衬底201上具有栅介质层202和形成于栅介质层202之上的多晶硅栅极203。栅介质层202的材料一般选用二氧化硅，形成方式可以是CVD(化学气相沉积)法。多晶硅栅极203和栅介质层202的两侧形成有侧墙204A、204B，材料可以选择为SiN，形成方式可以是CVD法。多晶硅栅极203的两侧的半导体衬底201中形成有源/漏极205A和205B。

如图2B所示，采用自对准工艺，在侧墙204A、204B两侧的源/漏极205A、205B的上表面和多晶硅栅极203的上表面分别形成硅化物层206A、206B和206C，硅化物层的材料一般为NiSi。然后在整个结构表面，即在硅化物层206A、206B、206C以及侧墙204A、204B的表面均形成高度高于硅化物层206C的层间介质层207，层间介质层207的材料一般选用低k材料，例如是掺氟二氧化硅等，形成方式可以是CVD法，厚度一般大约为500埃以上。上述结构的形成方法均为本领域技术人员公知的常规工艺，在此不再赘述。

如图2C所示，采用CMP方法去除高于硅化物层206C的层间介质层207以露出硅化物层206C的表面，然后去除多晶硅栅极203表面的硅化物层206C、多晶硅栅极203和栅介质层202，例如采用干法刻蚀进行去除，以露出部分半导体衬底201的表面，形成开口231。侧墙204A、204B位于层间介质层207中且分别位于开口231的两侧，源/漏极205A、205B位于开口231的两侧且被层间介质层207覆盖的半导体衬底201中。定义半导体衬底201表面露出的区域所具有的宽度为第一宽度a，亦为开口231的宽度，同时也是源/漏极205A和205B之间的宽度，即将来所要形成的非均匀掺杂沟道的宽度。至此，前端器件结构220形成完成。可选地，前端器件结构200中也可以不存在侧墙204A、204B，即在完成源/漏极205A、205B的形成后将其去掉，因为侧墙的存在就是在形成源漏极时充当掩膜，因此将其去掉亦不会影响将要形成的整个具有金属栅极的半导体器件的性能。

如图2D所示，前端器件结构220上形成阻挡层208，阻挡层208可以是单独的膜层也可以是复合膜层。优选地是，如果阻挡层208为单独的膜层时，其材料选择为与侧墙204A和204B的不同材料，以避免在后续的去除阻挡层208的工艺中对侧墙204A和204B造成伤害，降低半导体器件的良品率。例如当侧墙204A和204B的材料为SiN时，阻挡层208的材料选择为SiO₂。如果当阻挡层208为复合膜层时，其紧挨着侧墙204A和204B的材料需与侧墙204A和204B不一致，以避免后续工艺中去除阻挡层208时对侧墙204A和204B造成伤害，降低半导体器件的良品率。例如当侧墙204A和204B的材料为SiN时，阻挡层208的材料可以是SiO₂以及形成于SiO₂之上的SiN。以此类推，阻挡层208还可以是三层、四层甚至更多层的膜层组成的复合膜层，在此不一一赘述。

如图2E所示，对阻挡层208进行刻蚀，以形成位于开口231侧壁上的阻挡间隙壁层209。定义此时半导体衬底201露出的部分为第一区域232。阻挡间隙壁层209的底部，即其与半导体衬底201相交界面处的部分所具有的宽度定义为第二宽度，第二宽度小于第一宽度的1/3，也就是说第一区域232的宽度不小于第一宽度的1/3。采用刻蚀方法最终所形成的阻挡间隙壁层209的其它部分的宽度均不大于第二宽度。定义被阻挡间隙壁层209覆盖的半导体衬底201所对应的部分为第二区域233，第二区域233的宽度为第二宽度。阻挡间隙壁层209垂直于衬底201方向上的高度均为200～2000埃。

如图2F所示，以阻挡间隙壁层209和层间介质层207为掩膜，对露出的半导体衬底201部分，即第一区域232进行离子注入工艺，以形成掺杂浓度不均匀的沟道221，即靠近源/漏极205A、205B的被阻挡间隙壁层209覆盖的半导体衬底201部分的掺杂浓度较低，即第二区域233的掺杂浓度较低；未被阻挡间隙壁层209覆盖的露出表面的半导体衬底201部分掺杂浓度较高，即第一区域232的掺杂浓度较高。优选地，对第一区域232所掺杂的离子与源/漏极205A、205B的离子类型不同，即最终所形成的具有金属栅极的半导体器件为增强型半导体器件。例如，源/漏极205A、205B所掺杂的离子为p型离子时，第一区域232所掺杂的离子为n型离子。

需要指出的是，如果阻挡间隙壁层209的高度较低，例如在200～500埃左右时，部分离子是可以通过阻挡间隙壁层209进入到半导体衬底201中的，但是量比较少，所以第二区域233的掺杂浓度还是少于第一区域232的掺杂浓度。如果阻挡间隙壁层209高度较高，例如大于1000埃，则被阻挡间隙壁层209覆盖的半导体衬底201部分不会有离子进入，但是由于离子扩散效应，第一区域232的离子会向第二区域233扩散，并在后续的例如退火等高温工艺中进一步地加剧这种扩散，以形成完整的沟道221。这样，就得到了由掺杂浓度较低的第二区域233和掺杂浓度较高的第一区域232共同构成的非均匀掺杂沟道221。掺杂浓度较低的第二区域233可以降低DIBL电流，掺杂浓度较高的第一区域232又有利于改善短沟道效应。接着，采用干法刻蚀或湿法刻蚀去除阻挡间隙壁层209。例如，当阻挡间隙壁层209为SiO₂时，采用HF酸来去除。

接着，进行后续的半导体工艺的形成，以完成整个具有金属栅极的半导体器件。

如图2G所示，可选地，在如图2F所述的结构上，即在开口231中以及层间介质层207上形成高k材料层210，材料可以选择为但不限于HfO_x、HfSiO_x、HfSiNO_x、HfZrO_x，高度大约为5～25埃。在开口231中填充金属层211作为金属电极，金属层的材料可以是铜、铝、TiN或TaN等，形成方法可以是CVD法或PVD法。最后用CMP方法使高k材料层210、金属层211以及层间介质层207的顶部齐平。至此，完成整个具有金属栅极的半导体器件的形成。

根据上述实施例形成的具有金属栅极的半导体器件，既能够有效降低GIDL，又能够改善短沟道效应，保证了半导体器件的可靠性，提高其良品率。

图3示出了根据本发明实施例形成具有金属栅极的半导体器件的流程图。在步骤301中，提供前端器件结构，前端器件结构具有半导体衬底和半导体衬底上的层间介质层，层间介质层中具有开口以露出部分半导体衬底，在开口两侧且被层间介质层覆盖的半导体衬底中形成有源/漏极。在步骤302中，在前端器件结构上形成阻挡层。在步骤303中，刻蚀阻挡层，以在开口的侧壁上形成阻挡间隙壁层。在步骤304中，以阻挡间隙壁层和层间介质层为掩膜，对半导体衬底进行离子注入工艺，以形成非均匀掺杂的沟道。在步骤305中，去除阻挡间隙壁层。在步骤306中，在开口中形成高k材料层后填充金属，以形成具有金属栅极的半导体器件。

根据如上所述的实施例制造的具有金属栅极的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式动态随机存取存储器)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种形成具有金属栅极的半导体器件的方法，包括：

提供前端器件结构，所述前端器件结构具有半导体衬底和所述半导体衬底上的层间介质层，所述层间介质层中具有开口以露出部分所述半导体衬底，在所述开口两侧且被所述层间介质层覆盖的所述半导体衬底中形成有源/漏极；

在所述前端器件结构上形成阻挡层；

刻蚀所述阻挡层，以在所述开口的侧壁上形成阻挡间隙壁层；

以所述阻挡间隙壁层和所述层间介质层为掩膜，对所述半导体衬底进行离子注入工艺，以形成非均匀掺杂的沟道；

去除所述阻挡间隙壁层；

在所述开口中形成高k材料层后填充金属，以形成所述具有金属栅极的半导体器件。

2.如权利要求1所述的方法，其特征在于，所述层间介质层中具有分别位于所述开口两侧的侧墙。

3.如权利要求2所述的方法，其特征在于，所述阻挡层为单层膜层且与所述侧墙的材料不同。

4.如权利要求3所述的方法，其特征在于，所述侧墙为SiN层且所述阻挡层为SiO₂层。

5.如权利要求2所述的方法，其特征在于，所述阻挡层为复合膜层且紧挨所述侧墙的膜层与所述侧墙的材料不同。

6.如权利要求5所述的方法，其特征在于，所述侧墙为SiN层且所述阻挡层为SiO₂层以及在所述SiO₂层上形成的SiN层。

7.如权利要求1-6中任一项所述的方法，其特征在于，所述阻挡间隙壁层覆盖所述半导体衬底的宽度小于所述开口的宽度的1/3。

8.如权利要求1-6中任一项所述的方法，其特征在于，所述具有金属栅极的半导体器件为增强型。

9.如权利要求1-6中任一项所述的方法，其特征在于，所述阻挡间隙壁层垂直于所述衬底方向上的高度为200～2000埃。

10.一种包含由权利要求1～9中任一项所述的方法形成的具有金属栅极的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式动态随机存取存储器和射频器件。

11.一种包含由权利要求1～9中任一项所述的方法形成的具有金属栅极的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

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