CN1941412A - 平面超薄绝缘体上半导体沟道mosfet及其制造方法 - Google Patents

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Abstract

一种MOSFET结构包括平面半导体衬底，栅极介质和栅极。超薄(UT)绝缘体上半导体沟道延伸到衬底的上表面下的第一深度并且与栅极自对准以及横向共同延伸。源极漏极区域在上表面下延伸到比第一深度更深的第二深度，并且与UT沟道区域自对准。第一BOX区域延伸穿过整个结构，并且在上表面下从第二深度垂直延伸到第三深度。在UT沟道区域下面的第二BOX区域的上部与栅极自对准并且横向共同延伸，并且在上表面下从第一深度垂直延伸到第三深度，并且第三深度大于第二深度。

Description

平面超薄绝缘体上半导体沟道MOSFET及其制造方法
技术领域
本发明涉及MOSFET器件，更具体地说，涉及具有在半导体衬底的较厚SOI区域中形成的源极和漏极区域的超薄(UT)绝缘体上半导体(SEMOI)沟道MOSFET器件。如这里使用的，术语绝缘体上半导体(SEMOI)是一般术语，通常指在绝缘体上形成半导体层的结构，如绝缘体上硅(SOI)，绝缘体上硅锗(SGOI)和绝缘体上锗(GOI)结构。
背景技术
遇到的问题，特别是对于具有抬升源极/漏极(RSD)的半导体器件和超薄(UT)绝缘体上半导体器件的问题是，由于电阻对低抬升源极漏极的需求使应力衬里位于距沟道比设计者期望的更远。例如具有30nm的RSD(包括硅化物)的UT绝缘体上半导体器件遇到了在沟道中明显的应力损失。由于应力到沟道的低效率转移的性能损失伴随竞争需要使用尽可能厚的侧壁绝缘隔离物，以最小化栅极和源极漏极电容。本发明致力于由转移到UT绝缘体上半导体MOSFET器件的沟道的应力损失引起的这些问题。
Hsu等人的美国公开专利申请2005/0112811“Ultra-Thin SOIMOSFET Method and Structure”描述了一种抬升源极漏极UTSOI沟道MOSFET。Hsu等人的的实施例是上述问题的实例，其具有高的栅极与源极漏极的电容和到沟道的差应力转移。在沟道下的UTSOI的下表面与源极漏极区域的下表面共面，因为仅有单个均匀厚度的BOX层。源极漏极区域比沟道厚，但被抬升。然而，我们发现其优选凹进而不是抬升。
Wu的名称为“Ultra-Short Channel Elevated S/D MOSFET formed onan Ultra-Thin SOI Substrate”的美国专利6,060,749和Wu的名称为“Method to Form Ultra-Short Channel Elevated S/D MOSFET on anUltra-Thin SOI Substrate”的美国专利5,956,580，描述了具有较厚源极漏极区域的UTSOI MOSFET，但是较厚源极漏极区域在沟道的表面上抬升。为了避免高的栅极与源极漏极的电容，使用了很厚的侧壁隔离物，如果在上面使用应力衬里，这导致很差的应力转移。
Choe的名称为“SOI by Oxidation of Porous Silicon”的美国公开专利申请2005/0067294提供了使用技术上已公知的包括p型掺杂剂的离子注入，阳极化和氧化的多孔硅技术形成SOI衬底的方法。掺杂剂选自如Ga，Al，B和BF2的p型掺杂剂，优选B和BF2。最终结构包括覆盖掩埋绝缘体和另一BOX构图层。
Chen等人的名称为“Patterned Buried Insulator”的美国专利No.6,429,091，通过在体区域上形成掩膜并且注入一定剂量的n或p型离子以形成掩埋掺杂层，在将设置源极和漏极区域的下面形成构图掩埋绝缘层。注入掺杂剂以使硅更容易被蚀刻。然后通过蚀刻形成STI孔贯穿掩埋掺杂层。在掩埋区域中形成的材料，当被注入时，随后通过穿过STI孔的蚀刻移除。轻微氧化后向STI孔和掩埋蚀刻区域中沉积保形氧化物，从而沿着STI孔形成BOX区域。Chen等人没有提供使用多孔硅形成BOX区域的教导。另外，Chen没有在栅极下面形成UTSOI区域。在栅极下是体半导体，并且因此经受我们的UTSOI结构能够解决的短沟道缩放问题。Chen没有提供用于减小结电容的与衬底绝缘的源极漏极区域。
发明内容
本发明的一个目的是形成掩埋氧化物(BOX)区域的相邻层或构图层的结合。
本发明的另一个目的是提供用于提供与任何特征及衬底上的特征自对准的BOX区域的结构或方法。
本发明提供用于MOSFET器件的结构和用于形成MOSFET器件的结构的方法，例如具有镶嵌厚源极漏极区域的UT绝缘体上半导体器件。
本发明提供了一种结构和用于制造具有镶嵌厚源极漏极区域的UT绝缘体上半导体MOSFET的方法。该方法采用在单晶硅衬底中选择形成多孔硅区域。然后，多孔硅区域转变成限定复杂形状的BOX结构的氧化硅。BOX结构使镶嵌厚源极漏极结构，与其中形成沟道用于抑制有害的短沟道效应的绝缘体上半导体结构中的UT硅层一起，导致沟道应变升高和更高的性能。镶嵌厚源极漏极区域提供减小的串联电阻，消除对抬升源极漏极(RSD)的需要。这允许使用更薄的栅极侧壁隔离物而不引起栅极与源极漏极的电容问题。使用更薄的栅极侧壁隔离物允许更高的应力转移到沟道，导致更高的性能。
该结构的其它优点在详细的实施例中更明显，这些优点包括：
A.源极漏极区域与栅极导体自对准，反之亦然。
1)自对准避免了沟道应变由于栅极导体(GC)掩膜级和RX掩膜级之间的对准公差的改变。使用RX掩膜以限定将形成晶体管的区域。使用GC掩膜以限定栅极导体的位置。注意，当参考GC和RX级之间的公差时，关于栅极导体(GC)与包括晶体管的区域(绝缘体上半导体主体+源极/漏极区域)的边缘对准的精确程度进行参考。
2)另外，现在可以减小栅极与扩散层的重叠，导致重叠电容的减小和更高的性能。
3)现在，将镶嵌源极漏极区域设置在距栅极边缘更近的区域，导致外部源极漏极电阻的减小和更高的性能。
B.该方法使用替代栅极工艺，其允许使用高K/金属栅极介质用于提高器件的缩放并且减小栅极泄漏。
根据本发明，在衬底的上表面上形成具有栅极介质层和栅极导体的叠层的半导体衬底。绝缘体上半导体(SEMOI)沟道区域延伸到上表面下的第一深度，沟道区域与栅极导体自对准并且横向共同延伸。源极漏极区域与在SEMOI衬底中形成的沟道区域并置。源极漏极区域延伸到上表面下的第二深度，并且第二深度大于第一深度。优选，在衬底中形成的第一掩埋氧化物(BOX)区域横向延伸穿过该结构，并且在衬底的上表面下从第二深度垂直延伸到第三深度。第三深度大于第二深度。在衬底中形成的第二BOX区域的上部位于沟道区域的下面并且与栅极导体自对准并且横向共同延伸，并且在衬底的上表面下从第一深度垂直延伸到第三深度；并且其中第三深度大于第二深度。在源极漏极区域下面的第二BOX区域的下部与栅极导体自对准并且在衬底的上表面下从第五深度垂直延伸到第六深度，其中第五深度小于第四深度，并且其中第六深度大于第四深度。在衬底的超薄(UT)层中形成沟道区域；源极漏极区域比沟道区域的UT层延伸的更深并且与栅极导体自对准；并且半导体层的上表面与沟道区域和源极/漏极区域的上表面基本共面。
另外，根据本发明，MOSFET器件包括在半导体衬底上形成的具有栅极介质和栅极导体的FET器件。在半导体衬底中形成第一掩埋氧化物(BOX)区域，限定半导体衬底的下表面。上第二BOX区域在栅极电极和沟道下面的衬底中形成并且与栅极导体对准。上第二BOX区域在第一BOX上延伸。在上第二BOX区域上的半导体衬底的薄上层中形成沟道区域。
根据本发明的另一方面，在具有表面的半导体衬底上形成MOSFET器件，在半导体衬底的表面中的空间中形成FET器件，并且在半导体衬底的薄上层中形成栅极介质，栅极导体和沟道区域。在表面下的半导体衬底中形成第一掩埋氧化物(BOX)区域，限定半导体衬底的薄上层的下表面。上第二BOX区域在栅极电极和沟道下面的半导体衬底中形成，并与栅极导体对准。上第二BOX区域在第一BOX上延伸。优选，沟道区域在栅极电极下面沿上第二BOX区域的侧壁延伸。优选，在上第二BOX区域上的半导体衬底的薄上层中形成沟道。优选，源极区域和漏极区域与栅极导体自对准。优选，源极区域和漏极区域镶嵌在第一BOX区域上的半导体衬底的薄上层中；并且源极区域和漏极区域与栅极导体自对准。优选，在上第二BOX区域上的半导体衬底的薄上层中形成沟道。源极区域和漏极区域镶嵌在半导体衬底的薄上层中；并且源极区域和漏极区域与栅极导体自对准。优选，除栅极电极，在半导体衬底的薄上层的表面上形成半导体氧化物或其它合适的绝缘层的表面层。优选，除栅极介质，在半导体氧化物或其它合适的绝缘体的表面层下形成源极/漏极延伸。优选，除栅极电极，在半导体衬底的薄上层的表面上形成半导体氧化物或其它合适的绝缘层的表面层。除栅极介质，在半导体氧化物或其它合适的绝缘体的表面下形成源极/漏极延伸；并且在半导体氧化物或其它合适的绝缘体的表面下形成源极/漏极区域。优选，在第一BOX区域上的半导体衬底的薄上层中形成沟道。除第一BOX区域上的栅极电极，在半导体衬底的薄上层的表面上形成半导体氧化物或其它合适的绝缘体的表面层。除栅极介质，在半导体氧化物或其它合适的绝缘体的表面层下的半导体衬底的薄上层中形成源极/漏极延伸，并且源极区域和漏极区域镶嵌在半导体氧化物或其它合适的绝缘体的表面层下的半导体衬底的薄上层中。源极区域和漏极区域与栅极导体自对准。
根据本发明的另一方面，在具有表面的硅半导体衬底上形成MOSFET。在硅半导体衬底的表面中的空间中形成FET器件，并且在半导体衬底中形成栅极介质，栅极导体和沟道区域。在表面下的硅半导体衬底中形成第一掩埋氧化物(BOX)区域，限定硅半导体衬底的薄上层的下表面。上第二BOX区域在栅极电极和沟道下面形成，并且与栅极导体对准。除上第二BOX区域和栅极电极，在第一BOX区域下形成下第二BOX区域。上第二BOX区域在第一BOX区域上延伸。
优选，沟道在栅极电极下延伸到上第二BOX区域的侧壁。优选，在第一BOX区域上的硅半导体衬底的薄上层中形成沟道。优选，源极区域和漏极区域与栅极导体自对准。优选，源极区域和漏极区域镶嵌在第一BOX区域上的硅半导体衬底的薄上层中；并且源极区域和漏极区域与栅极导体自对准。优选，在上第一BOX区域上的硅半导体衬底的薄上层中形成沟道。源极区域和漏极区域镶嵌在硅半导体衬底的薄上层中；并且源极区域和漏极区域与栅极导体自对准。优选，除栅极电极，在硅半导体衬底的薄上层的表面上形成氧化硅或其它合适的绝缘体的表面层。优选，除栅极介质，在氧化硅或其它合适的绝缘体的表面下形成源极/漏极延伸。优选，在第一BOX区域上的硅半导体衬底的薄上层中形成沟道。除第一BOX区域上的栅极电极，在硅半导体衬底的薄上层的表面上形成氧化硅或其它合适的绝缘体的表面层。除栅极介质，在氧化硅或其它合适的绝缘体的表面层下的硅半导体衬底的薄上层中形成源极/漏极延伸；源极区域和漏极区域镶嵌在氧化硅或其它合适的绝缘体的表面层下的硅半导体衬底的薄上层中；并且源极区域和漏极区域与栅极导体自对准。
根据本发明的另一个方面，形成绝缘体上半导体MOSFET器件的方法如下。在半导体衬底的上表面上形成包括栅极介质层和栅极导体的栅极电极叠层。在表面下的衬底中形成第一掩埋氧化物(BOX)区域，限定表面和第一BOX之间的半导体衬底的薄上绝缘体上半导体层。在栅极导体和沟道下的半导体衬底的绝缘体上半导体层中形成上第二BOX区域，上第二BOX区域与栅极导体对准，上第二BOX区域在第一BOX上延伸以在其上在绝缘体上半导体层中形成超薄(UT)半导体层。在上第二BOX区域上的半导体衬底的UT层中形成沟道区域。优选，通过如下步骤形成BOX区域：向半导体衬底中注入掺杂剂以形成掺杂区域；然后通过掺杂区域在半导体衬底中形成多孔区域；以及将多孔区域转变为BOX区域。优选，该方法包括形成牺牲层；并且将牺牲层构图为虚栅极电极中；在虚栅极电极上形成栅极构图掩膜；然后平整化栅极构图掩膜以暴露虚栅极电极；然后蚀刻掉虚栅极电极以在栅极构图掩膜中形成栅极导体孔。优选，半导体衬底包括硅半导体衬底；在栅极导体孔中形成栅极介质；以及在栅极导体孔中的栅极介质上形成栅极导体。优选，剥离构图掩膜；然后在栅极导体的侧壁上形成侧壁隔离物；并且除沟道区域在绝缘体上半导体层中形成源极/漏极区域，所述源极/漏极区域比除所述第二BOX区域的所述沟道区域延伸进入所述SOI层更深。
附图说明
下面，通过参考附图解释并描述本发明的前述以及其它方面和优点，其中：
图1A-1W示出了利用氧化多孔硅形成具有高K/金属自对准替代栅极和镶嵌源极/漏极的UT MOSFET或UT绝缘体上半导体MOSFET的第一实施例的方法，根据本发明的方法，具有限定绝缘体上半导体结构的第一BOX区域和第二组BOX区域。第二组BOX区域的上部限定包括绝缘体上半导体层中的UT层的沟道的下表面，并且第一BOX区域限定S/D区域的深度，此深度基本到达沟道深度的下面。图1W中示出了最终的器件。
图2是图1W中的器件的修改，其中在绝缘体上半导体基而不是体硅半导体衬底上形成器件，该器件对第二BOX结构的下区域的深度进行了修改。
图3是流程图，示出了根据本发明的方法图1A到1W的步骤A到W的顺序。
通过参考附图的随后详细描述和所附权利要求，本发明及其目的和特征将更加显而易见。
具体实施方式
本发明的方法提供了利用氧化多孔硅制造具有高K/金属自对准替代栅极和镶嵌源极/漏极的UT或UT绝缘体上半导体MOSFET，下面通过参考图1A-1W，图2和图3进行描述。
UT绝缘体上半导体MOSFET的第一实施例及其形成方法的描述
图1A示出了根据本发明的根据图3的步骤A的早期制造阶段的器件10的截面图。该方法优选始于包括选自元素周期表的IV族和选自III-V和II-VI族的化合物半导体的常规体半导体材料的衬底12。例如，硅，锗，硅-锗，和硅碳是可以应用的元素周期表的IV族元素。选自III-V和II-VI族的化合物半导体包括如GaAs，InP和AlGaAs的材料。
半导体衬底12可以包括在第一半导体的所有BOX区域下的厚部分。
优选，衬底16可以通过在由第一半导体区域12构成的衬底上外延生长上第二半导体区域形成。也就是说，始于初始不包含掩埋氧化物层但是包括外延沉积的两种材料的叠层的层叠半导体衬底。一般地，半导体层的低缺陷外延生长将衬底和生长层限制为周期表的相同族的半导体。例如，可以用由SiGe构成的第二半导体层16覆盖由硅构成的第一半导体层12。可选地，可以用由硅构成的第二半导体层16覆盖由SiGe构成的第一半导体层12。其它的选择有Si层16在SiGe衬底12上；SiC层16在Si衬底12上；Ge层16在Si衬底12上；GaAlAs层16在GaAs层12上。
优选，由硅构成半导体衬底12，因为对硅的处理比较方便并且容易根据本发明的方法形成多孔/氧化半导体区域。在衬底12由硅构成的情况下，优选用n型或p型掺杂剂轻掺杂(例如1×1015cm-3至1×1018cm-3)硅。可选地，可以用绝缘体上半导体衬底11/12替代衬底12，如图2所示，并且如下面所描述的。衬底12具有上表面12T。
衬垫氧化物和氮化物层的形成
图1B示出了在根据图3的步骤B在裸半导体(硅)衬底12的上表面12T上形成具有约1nm-5nm的厚度的覆盖薄衬垫氧化物(SiO2)层18之后图1A的器件10。可以使用如热氧化的常规方法形成薄衬垫氧化物层18。
图1C示出了在根据图3的步骤C在薄衬垫氧化物层18上形成具有约1nm-5nm的厚度的覆盖氮化硅(Si3N4)层20之后图1B的器件10。可以使用如CVD氮化物工艺的常规方法形成氮化硅层20。
硼掺杂剂离子的初始注入
图1D示出了在根据图3的步骤D在衬底12中注入掩埋IB1区域14期间的图1C的器件10。根据图3的步骤33用硼掺杂剂离子掺杂掩埋IB1区域14。掩埋IB1区域14的掺杂剂峰值浓度在约1×1019cm-3到约5×1020cm-3的范围内，但是可以使用比上述范围更小或更大的浓度。因为掩埋IB1区域14的上边缘的深度将决定镶嵌源极-漏极区域(S/D)的深度，如图1T中所示，从而需要调整注入的能量。任意地，可以使用阻挡掩膜限定注入到衬底的选定区域。半导体(硅)衬底12的薄半导体(硅)区域16保留在掩埋IB1区域14上的半导体(硅)衬底12的表面中。薄半导体(硅)区域16将变为由图1L的BOX1区域214形成的绝缘层上的绝缘体上半导体结构的半导体。优选，掩埋IB1区域14的上边缘(上表面)位于硅衬底12的薄硅区域16的上表面12T下的第二深度D2(约50nm到300nm)。掩埋IB1区域14的下边缘位于半导体衬底12的薄半导体区域16的上表面下的第三深度D3。
形成覆盖牺牲SiC层
图1E示出了在根据图3的步骤E沉积碳化硅(SiC)覆盖牺牲层22之后的图1D的器件10，优选，SiC层22的厚度在约30nm到约300nm之间。
形成覆盖硬掩膜层
图1F示出了在图3的步骤F在牺牲层22上沉积硬掩膜层24(例如二氧化硅，氮化硅)之后的图1E的器件10。优选，硬掩膜层24具有从约50nm到约300nm的厚度。
构图硬掩膜层
图1G示出了在图3的步骤G通过首先在硬掩膜层24上形成窄栅极导体(GC)掩膜25(其可以由光致抗蚀剂构成)构图硬掩膜材料层24之后的图1F的器件10。GC掩膜25具有栅极导体GC期望的宽度。然后在减去工艺中，在GC掩膜25的构图硬掩膜24P中形成硬掩膜层24。
构图牺牲SiC层
图1H示出了执行图3的步骤H后的图1G的器件10，该步骤使用构图硬掩膜层24P作为用于对下面的氮化硅具有选择性的SiC的RIE的掩膜，将牺牲SiC层22构图为牺牲SiC虚栅极22D。可选地，可以使用光致抗蚀剂作为用于对下面的氮化硅具有选择性的SiC的RIE的掩膜。用于对绝缘体具有选择性的SiC的RIE的现有方法，例如，Li等人的名称为“Method of Plasma Etching of Silicon Carbide”的美国专利No.6,670,278。基本上，使用由CH3F和含氧的核素形成的等离子体构图SiC。最终的牺牲SiC虚栅极22D具有垂直侧壁22S，其分开将如图1T所示形成的栅极导体GC的期望宽度。
SiC掩膜下的最上面和较低区域的硼离子的第二注入
图1I示出了执行图3的步骤I后的图1H的器件10(在步骤H中的牺牲SiC虚栅极22D的形成后)，该步骤通过用硼掺杂剂离子26I执行第二注入形成形成p掺杂第二上IB2区域26U和下IB2区域26L。第二硼注入的能量大于如图1H所示的第一注入，形成第二上和下IB2区域26U/26L。
上IB2区域26U的上表面位于半导体(硅)衬底12的薄半导体(硅)区域16的上表面下的第一深度D1。上IB2区域26U的下表面位于半导体衬底12的薄半导体区域16的上表面下的第四深度D4。
下IB2区域26L的上表面位于半导体衬底12的薄半导体区域16的上表面下的第五深度D5。下IB2区域26L的下表面位于半导体衬底12的薄半导体区域16的上表面下的第六深度D6。
上IB2区域26U位于掩埋IB1区域14的上表面中的牺牲SiC虚栅极22D正下方的中心。注入的硼穿过硬掩膜HM 24P和牺牲SiC虚栅极22D的厚度。调整第二硼注入的能量以便控制上IB2区域26U的上表面的位置，以在栅极区域下获得UT绝缘体上半导体层的期望厚度，其将在牺牲SiC虚栅极22D的位置中形成。在掩埋IB1区域14的上表面上延伸的上IB2区域26U的侧壁26S与SiC虚栅极22D的侧壁22S对准。
下IB2区域26L横向位于除牺牲SiC虚栅极22D和上IB2区域26U的掩埋IB1区域14下，并且显示位于掩埋IB1区域14的层下面。隔开约牺牲SiC虚栅极22D的宽度的下IB2区域26L具有与牺牲SiC虚栅极22D的侧壁22S和上IB2区域26U的侧壁26S对准的侧壁26T。
剥离硬掩膜
图1J示出了执行图3的步骤J后的图1I的器件10，其中通过各向同性蚀刻和/或化学剥离工艺剥离硬掩膜22M(或抗蚀剂掩膜)。如果硬掩膜24P由氧化硅构成，优选使用缓冲HF蚀刻。对于氮化硅硬掩膜24P，优选包括SF6(六氟化硫)的RIE，以避免钻蚀牺牲SiC虚栅极22D下的氮化硅层20。在氮化硅硬掩膜24P情况下，还移除氮化硅层20的暴露区域。如果用于牺牲SiC虚栅极22D的蚀刻掩膜24P由抗蚀剂材料构成，可以使用合适的化学抗蚀剂剥离剂或氧等离子体以剥离抗蚀剂蚀刻掩膜24P。
移除氮化物和氧化物的暴露部分
图1K示出了执行图3的步骤K后的图1J的器件10，其中通过本领域的技术人员公知的对牺牲SiC虚栅极22D和硅层16具有选择性的RIE(反应离子蚀刻)移除除牺牲SiC虚栅极22D的薄氮化硅层20和薄衬垫氧化物层18的氧化硅的暴露部分。在此步骤期间，位于牺牲SiC虚栅极22D下面的部分薄氮化硅层20和薄衬垫氧化物层18被保护而没有被移除。
阳极化半导体衬底以将硼注入区域转变为多孔半导体材料
图1L示出了执行图3的步骤L后的图1K的器件10，其中向半导体(硅)衬底12施加阳极化工艺。然后将半导体(硅)衬底12和铂电极放入氢氟酸(HF)溶液的容器中，电流源的正接线端与半导体衬底12连接，电流源的负接线端与铂电极连接。在阳极化电流存在的情况下，HF溶液容易通过单晶半导体(硅)扩散到高浓度P掺杂区域，在此区域与半导体材料(硅)反应形成多孔半导体(硅)区域PS1/PS2。掩埋PS1区域114由掩埋IB1区域14形成。上多孔半导体(硅)掩埋PS2区域126U(具有位于先前侧壁26S的位置的侧壁126S)由上IB2区域26U形成。一对下多孔半导体(硅)掩埋PS2区域126L(具有位于先前侧壁26T的位置的侧壁126T)由下IB2区域26L形成。阳极化电流在1mA/cm2到100mA/cm2范围内，依赖于器件10的结构的期望的孔隙率。然后，完成在半导体衬底12中形成多孔区域的工艺。
执行内部氧化以将多孔硅区域转变为BOX区域
参考图1M，示出了经过图3的步骤M后的图1L的器件10，该步骤为在氧化室中在约800℃和1330℃之间的温度下的ITOX(硅的内部氧化)工艺。在ITOX工艺期间发生了两件事。除由牺牲SiC虚栅极22D覆盖的牺牲叠层，即除其侧壁22S，在薄上半导体(硅)层16(没有用硼注入)的表面中形成氧化硅27的薄层27。
除形成氧化硅27的薄层27，更容易氧化用硼注入的多孔半导体(硅)区域以形成几个BOX(BOX)区域226U/226L。多孔半导体(硅)掩埋PS1区域114转变为BOX1区域214。上多孔半导体(硅)掩埋PS2区域126U转变为位于相同位置的相当的上BOX区域226U，位于先前侧壁126S的位置的侧壁226S与牺牲SiC虚栅极22D的侧壁22S对准。一对下多孔掩埋PS2区域126L转变为相当的一对下BOX区域226L，具有位于先前侧壁126T的位置的侧壁226T。每个氮化硅层20和牺牲SiC虚栅极22D都由具有很高熔点的材料构成。因此，氮化硅层20和牺牲SiC虚栅极22D在ITOX步骤期间不退化。
氢烘焙以从硅移除硼
图1N示出了执行图3的步骤N后的图1M的器件10，其中衬底12经过氢烘焙，其可以移除残留在硅中的大部分注入的硼。氢烘焙是重要的步骤，因为它提供了足够低的掺杂浓度以允许随后限定器件掺杂区域(例如，沟道，晕圈，源极漏极)。可以在从约800℃到1,000℃的温度范围内进行从30秒到30分钟的时间范围的氢烘焙。
在器件表面上形成平整化栅极构图层
图1O示出了在步骤44后的图1N的器件10，其中通过化学气相沉积(CVD)形成优选由氧化硅层构成的栅极构图层28，并且将其平整化到牺牲SiC虚栅极22D的上表面的水平。
从器件移除牺牲SiC图形以形成栅极电极孔
图1P示出了在步骤P后的图1O的器件10，其中通过利用对栅极构图氧化硅层28具有选择性的蚀刻剂的蚀刻移除牺牲SiC虚栅极22D，接着蚀刻掉在步骤40期间通过位于牺牲SiC虚栅极22D下被保护的氮化硅层20的剩余部分。用于对氧化物和氮化物具有选择性的等离子蚀刻SiC的方法在Li等人在美国专利No.6,670,278中公开，这里通过参考引入其内容。然后，移除薄氮化硅层20。移除牺牲SiC虚栅极22D和氮化硅层20在栅极构图氧化硅层28中留下凹槽，用作向下到达薄衬垫氧化物层18的上表面的栅极电极构图孔122P。
穿过栅极电极孔进行沟道注入
图1Q示出了在图3的步骤Q期间的图1P的器件10，其中注入沟道注入离子124通过凹槽或孔122P并穿过其底部的薄衬垫氧化物层18进入部分薄上半导体层16以在部分薄上半导体层16中形成沟道区域CH，该沟道区域CH与孔122A相邻并沿上BOX2区域226U的侧壁226S向下延伸。沟道区域CH延伸到上半导体层16的上表面即器件10的衬底的上表面下的第一深度。
从栅极电极孔移除衬垫氧化物层
图1R示出了在图3的步骤R后的图1Q的器件10，在此步骤期间，移除在孔112P的底部的暴露薄衬垫氧化物层18，形成加深的凹槽或孔122R，向下延伸到薄上半导体层16的其中形成沟道区域CH的表面。
在暴露沟道区域上形成栅极介质层
图1S示出了在图3的步骤S后的图1R的器件10，在此步骤期间，在沟道区域CH(在上薄硅层16中)的顶上在栅极构图孔122R的底部形成栅极介质层GD，形成较浅凹槽或在栅极构图氧化硅层28中的栅极构图孔122S。栅极介质层GD可以包括选自氧化硅，氧氮化硅和高K介质或其组合的材料。
在栅极介质上的栅极孔中沉积栅极导体
图1T示出了在图3的步骤T后的图1S的器件10，在此步骤期间，在栅极介质层GD上沉积栅极导体GC，填充凹槽或栅极构图孔122S。平整化到CVD氧化物层28的上表面的栅极导体GC可以由选自金属(例如，钨)，硅化物(例如硅化钨或镍)和掺杂多晶硅或其组合的材料构成。
剥离栅极构图层
在图3的步骤U中，如图1U所示，对栅极导体GC具有选择性地移除图1T的CVD氧化物层28。优选使用HF溶液作为蚀刻剂，蚀刻CVD氧化物28的速度比热氧化物27快许多倍。在此氧化物蚀刻步骤后，可以保留下面的薄氧化硅层27的基本部分，因为其密度大于CVD氧化物28。优选在此蚀刻工艺的末尾使用定向蚀刻(例如RIE)以避免钻蚀栅极导体GC和蚀刻进入栅极介质GD。可选地，可以通过连续蚀刻完全移除氧化硅层27。然后在源极漏极注入前，在区域16的表面上生长掩蔽氧化物。
形成源极/漏极延伸
在图3的步骤V中，如图1V所示，此时在图1U的器件10中加入源极漏极延伸注入EXT和晕圈(为了方便没有示出)。
形成侧壁隔离物并且执行S/D注入
在图3的步骤W中，如图1W所示，在图1V的栅极导体GC的侧壁上形成侧壁隔离物SP。典型地，侧壁隔离物SP由氧化硅或氮化硅构成，其由公知的沉积和RIE方法形成。然后进行S/D注入的常规步骤以形成与栅极导体GC自对准的源极/漏极区域216。注意，源极/漏极区域216在上BOX区域226U上形成的沟道CH下延伸，而源极/漏极区域向下到达BOX1区域214，其上表面基本上低于上BOX区域226U的上表面。源极/漏极区域216延伸到上硅层16的上表面下的大于第一深度D1的第二深度D2。
下面概述器件10中的掩埋BOX区域226U/226L和121的边缘的不同深度。BOX2区域226U的上边缘(上表面)是在半导体衬底12的薄半导体区域16的上表面下的第一深度D1。BOX1区域214的上边缘(上表面)是在半导体衬底12的薄半导体区域16的上表面下的第二深度D2。BOX1区域214的下边缘(底表面)是在半导体衬底12的薄半导体区域16的上表面下的第三深度D3。BOX2区域226U的下边缘(底表面)是在半导体衬底12的薄半导体区域16的上表面下的第四深度D4。BOX2区域226L的上边缘(上表面)是在半导体衬底12的薄半导体区域16的上表面下的第五深度D5。BOX2区域226S的下边缘(底表面)是在半导体衬底12的薄半导体区域16的上表面下的第硫深度D6。而深度D1-D6可以工艺的函数改变，以避免冗长和混乱，假定深度基本相同。
虽然图1I到1W中，在示意性图中出现的尺寸D3和D5相等，这在实际的实施例中不是必须的。然而，优选D5不超过D3并且D3必须大于D2。优选D3大于D4。重要的是D1基本上小于D2以便源极/漏极区域S/D在超薄半导体区域16中比沟道CH更深。
此时继续常规工艺，包括形成级间介质层，导电栓和布线级。该工艺在图3的步骤X结束。注意，在上面结合图1A-1W描述了图3的步骤A-X。
UT绝缘体上半导体MOSFET的第二实施例的描述
图2示出了本发明的第二实施例，其包括类似于图1W的器件10的器件100，但是与图1A-1W的体衬底11相比，它修改为在BOX衬底11形成结构。另外，显示下BOX区域226L与BOX1区域214重叠，以便下BOX区域226L的上表面的深度D5小于BOX1区域214的上表面的深度D3。可以根据图3中示出的步骤制造器件100。
虽然根据上面的具体实施例描述了本发明，本领域的技术人员应该认识到，可以在所附权利要求的精神和范围内修改本发明，即，可以在不脱离本发明的精神和范围内，在形式和细节上进行变化。从而，所有这样的变化在本发明的范围内并且本发明包括下面权利要求的主旨。

Claims (30)

1.一种MOSFET结构，包括：
半导体衬底，具有在所述衬底的上表面上形成的栅极介质层和栅极导体的叠层；
绝缘体上半导体沟道区域，延伸到所述上表面下的第一深度，所述沟道区域与所述栅极导体自对准并且横向共同延伸；以及
源极漏极区域，与所述沟道区域并置，在所述绝缘体上半导体衬底中形成；
所述源极漏极区域延伸到所述上表面下的第二深度；以及
其中所述第二深度大于所述第一深度。
2.根据权利要求1的MOSFET，其中在所述衬底中形成的第一掩埋氧化物(BOX)区域横向延伸穿过所述结构，并且从所述第二深度垂直延伸到所述衬底的所述上表面下的第三深度；并且所述第三深度大于所述第二深度。
3.根据权利要求2的MOSFET，其中在所述衬底中形成的第二BOX区域的上部位于所述沟道区域下面并与所述栅极导体自对准并且横向共同延伸，并且从所述第一深度垂直延伸到所述衬底的所述上表面下的第三深度，其中所述第三深度大于所述第二深度。
4.根据权利要求2的MOSFET，其中在所述源极漏极区域下面的第二BOX的下部与所述栅极导体自对准，并且在所述衬底的所述上表面下从第五深度垂直延伸到第六深度，其中所述第五深度小于所述第四深度，并且其中所述第六深度大于所述第四深度。
5.根据权利要求1的MOSFET，其中：
在所述衬底的超薄(UT)层中形成所述沟道区域；
所述源极漏极区域比所述沟道区域的UT层延伸的更深并且与所述栅极导体自对准；以及
所述半导体层的所述上表面与所述沟道区域和所述源/极漏极区域的上表面基本共面。
6.一种MOSFET器件，包括：
FET器件，具有栅极介质和栅极导体，在半导体衬底上形成；
第一掩埋氧化物(BOX)区域，在所述半导体衬底中形成，限定所述半导体衬底的下表面；
上第二BOX区域，在所述衬底中形成，在所述栅极电极和所述沟道下并与所述栅极导体对准；
所述上第二BOX区域在所述第一BOX上延伸；以及
沟道区域，在所述上第二BOX区域上的所述半导体衬底的薄上层中形成。
7.根据权利要求6的器件，其中所述沟道在所述栅极电极下面沿所述上第二BOX区域的侧壁延伸。
8.根据权利要求6的器件，其中所述沟道在所述上第二BOX区域上的所述半导体衬底的所述薄上层中形成。
9.根据权利要求6的器件，其中所述源极和漏极区域与所述栅极导体自对准。
10.根据权利要求6的器件，其中：
源极区域和漏极区域镶嵌在所述第一BOX区域上的所述半导体衬底的所述薄上层中；以及
所述源极区域和漏极区域与所述栅极导体自对准。
11.根据权利要求6的器件，其中：
所述沟道在所述上第二BOX区域上的所述半导体衬底的所述薄上层中形成；
源极区域和漏极区域镶嵌在所述半导体衬底的所述薄上层中；以及
所述源极区域和漏极区域与所述栅极导体自对准。
12.根据权利要求6的器件，其中除所述栅极电极，在所述半导体衬底的所述薄上层的所述表面上形成表面绝缘层。
13.根据权利要求12的器件，其中除所述栅极介质，在所述表面绝缘层下形成源极/漏极延伸。
14.根据权利要求6的器件，其中：
除所述栅极电极，在所述半导体衬底的所述薄上层的所述表面上形成表面绝缘层；
除所述栅极介质，在所述表面绝缘层下形成源极/漏极延伸；以及
在所述表面绝缘层下形成所述源极/漏极区域。
15.根据权利要求6的器件，其中：
在所述第一BOX区域上的所述半导体衬底的所述薄上层中形成所述沟道；
除所述第一BOX区域上的所述栅极电极，在所述半导体衬底的所述薄上层的所述表面上形成表面绝缘层；
除所述栅极介质，在所述表面绝缘层下的所述半导体衬底的所述薄上层中形成源极/漏极延伸；
源极区域和漏极区域镶嵌在所述表面绝缘层下的所述半导体衬底的所述薄上层中；以及
所述源极区域和所述漏极区域与所述栅极导体自对准。
16.一种在硅半导体衬底上形成的MOSFET器件，包括：
所述硅半导体衬底，具有表面；
FET器件，在所述硅半导体衬底的所述表面中的空间中形成，在所述半导体衬底中形成栅极介质，栅极导体和沟道区域；
第一掩埋氧化物(BOX)区域，在所述表面下的所述硅半导体衬底中形成，限定所述硅半导体衬底的薄上层的下表面；
上第二BOX区域，在所述栅极电极和所述沟道下形成并与所述栅极导体对准；
下第二BOX区域，在除所述上第二BOX区域和所述栅极电极的所述第一BOX区域下形成；以及
所述上第二BOX区域在所述第一BOX区域上延伸。
17.根据权利要求16的器件，其中所述沟道在所述栅极电极下延伸到所述上第二BOX区域的侧壁。
18.根据权利要求16的器件，其中在所述第一BOX区域上的所述硅半导体衬底的所述薄上层中形成所述沟道。
19.根据权利要求16的器件，其中源极区域和漏极区域与所述栅极导体自对准。
20.根据权利要求16的器件，其中：
源极区域和漏极区域镶嵌在所述第一BOX区域上的所述硅半导体衬底的所述薄上层中；以及
所述源极区域和漏极区域与所述栅极导体自对准。
21.根据权利要求16的器件，其中：
在所述第一BOX区域上的所述硅半导体衬底的所述薄上层中形成所述沟道；
源极区域和漏极区域镶嵌在所述硅半导体衬底的所述薄上层中；以及
所述源极区域和漏极区域与所述栅极导体自对准。
22.根据权利要求16的器件，其中除所述栅极电极，在所述硅半导体衬底的所述薄上层的所述表面上形成氧化硅表面层。
23.根据权利要求22的器件，其中除所述栅极介质，在所述氧化硅表面层下形成源极/漏极延伸。
24.根据权利要求16的器件，其中：
在所述第一BOX区域上的所述硅半导体衬底的所述薄上层中形成所述沟道；
除所述第一BOX区域上的所述栅极电极，在所述硅半导体衬底的所述薄上层的所述表面上形成氧化硅表面层；
除所述栅极介质，在所述氧化硅表面层下的所述硅半导体衬底的所述薄上层中形成源极/漏极延伸；
源极区域和漏极区域镶嵌在所述氧化硅表面层下的所述硅半导体衬底的所述薄上层中；以及
所述源极区域和所述漏极区域与所述栅极导体自对准。
25.一种形成绝缘体上半导体MOSFET器件的方法，包括如下步骤：
在半导体衬底的上表面上形成包括栅极介质层和栅极导体的栅极电极叠层；
在所述表面下的所述衬底中形成第一掩埋氧化物(BOX)区域，限定所述表面和所述第一BOX之间的所述半导体衬底的薄上绝缘体上半导体层；
在所述栅极导体和所述沟道下的所述半导体衬底的所述绝缘体上半导体层中形成上第二BOX区域；
所述上第二BOX区域与所述栅极导体对准，并且所述上第二BOX区域在所述第一BOX上延伸以在其上在所述绝缘体上半导体层中形成超薄(UT)半导体层；以及
在所述第二BOX区域上的所述半导体衬底的所述UT层中形成沟道区域。
26.根据权利要求25的方法，其中通过如下步骤形成所述BOX区域：
将掺杂剂注入到所述半导体衬底中以形成掺杂区域；
然后通过所述掺杂区域在所述半导体衬底中形成多孔区域；以及
将所述多孔区域转变为BOX区域。
27.根据权利要求26的方法，包括：
形成牺牲层；以及
将所述牺牲层构图为虚栅极电极。
28.根据权利要求27的方法，其中：
在所述虚栅极电极上形成栅极构图掩膜；
然后平整化所述栅极构图掩膜以暴露所述虚栅极电极；
然后蚀刻掉所述虚栅极电极以在所述栅极构图掩膜中形成栅极导体孔。
29.根据权利要求28的方法，其中：
所述半导体衬底包括硅半导体衬底；
在所述栅极导体孔中形成栅极介质；以及
在所述栅极导体孔中的所述栅极介质上形成栅极导体。
30.根据权利要求29的方法，包括如下步骤：
剥离所述栅极构图掩膜；
然后在所述栅极导体的侧壁上形成侧壁隔离物；以及
除所述沟道区域，在所述绝缘体上半导体层中形成源极/漏极区域，所述源极/漏极区域比除所述第二BOX区域的所述沟道区域延伸进入所述SOI层更深。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386135A (zh) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 形成具有金属栅极的半导体器件的方法
CN102456579A (zh) * 2010-10-27 2012-05-16 国际商业机器公司 具有局部的极薄绝缘体上硅沟道区的半导体器件
CN108110053A (zh) * 2012-05-30 2018-06-01 意法半导体(图尔)公司 高电压竖直功率部件
CN109585288A (zh) * 2013-09-26 2019-04-05 意法半导体(图尔)公司 具有温度稳定特性的scr部件

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752182B1 (ko) * 2005-10-12 2007-08-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US7365399B2 (en) * 2006-01-17 2008-04-29 International Business Machines Corporation Structure and method to form semiconductor-on-pores (SOP) for high device performance and low manufacturing cost
US7569434B2 (en) * 2006-01-19 2009-08-04 International Business Machines Corporation PFETs and methods of manufacturing the same
US7821066B2 (en) * 2006-12-08 2010-10-26 Michael Lebby Multilayered BOX in FDSOI MOSFETS
US7790559B2 (en) * 2008-02-27 2010-09-07 International Business Machines Corporation Semiconductor transistors having high-K gate dielectric layers and metal gate electrodes
CN102648523A (zh) 2009-12-01 2012-08-22 拉姆伯斯公司 具有纹理化沟道和栅极的平面型mosfet
US9368599B2 (en) * 2010-06-22 2016-06-14 International Business Machines Corporation Graphene/nanostructure FET with self-aligned contact and gate
KR101718794B1 (ko) * 2010-12-16 2017-03-23 삼성전자주식회사 반도체 소자의 제조 방법
JP5635680B2 (ja) * 2011-03-29 2014-12-03 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8691650B2 (en) 2011-04-14 2014-04-08 International Business Machines Corporation MOSFET with recessed channel film and abrupt junctions
CN102208448B (zh) * 2011-05-24 2013-04-24 西安电子科技大学 多晶Si1-xGex/金属并列覆盖双栅SSGOI nMOSFET器件结构
US9601624B2 (en) * 2014-12-30 2017-03-21 Globalfoundries Inc SOI based FINFET with strained source-drain regions
CN106328534B (zh) * 2015-07-02 2019-08-27 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
US10249529B2 (en) * 2015-12-15 2019-04-02 International Business Machines Corporation Channel silicon germanium formation method
US11011411B2 (en) 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3472712A (en) * 1966-10-27 1969-10-14 Hughes Aircraft Co Field-effect device with insulated gate
JPH04226079A (ja) * 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
JP2752799B2 (ja) * 1991-03-27 1998-05-18 三菱マテリアル株式会社 Ｓｏｉ基板の製造方法
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region
US5956580A (en) * 1998-03-13 1999-09-21 Texas Instruments--Acer Incorporated Method to form ultra-short channel elevated S/D MOSFETS on an ultra-thin SOI substrate
US6060749A (en) * 1998-04-23 2000-05-09 Texas Instruments - Acer Incorporated Ultra-short channel elevated S/D MOSFETS formed on an ultra-thin SOI substrate
US6429091B1 (en) * 2000-12-08 2002-08-06 International Business Machines Corporation Patterned buried insulator
US6506649B2 (en) * 2001-03-19 2003-01-14 International Business Machines Corporation Method for forming notch gate having self-aligned raised source/drain structure
US6548369B1 (en) * 2001-03-20 2003-04-15 Advanced Micro Devices, Inc. Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox
US6670278B2 (en) * 2001-03-30 2003-12-30 Lam Research Corporation Method of plasma etching of silicon carbide
US6884702B2 (en) * 2002-06-04 2005-04-26 Advanced Micro Devices, Inc. Method of making an SOI semiconductor device having enhanced, self-aligned dielectric regions in the bulk silicon substrate
US6914303B2 (en) * 2003-08-28 2005-07-05 International Business Machines Corporation Ultra thin channel MOSFET
US7566482B2 (en) * 2003-09-30 2009-07-28 International Business Machines Corporation SOI by oxidation of porous silicon
US7060546B2 (en) * 2003-11-26 2006-06-13 International Business Machines Corporation Ultra-thin SOI MOSFET method and structure

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386135A (zh) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 形成具有金属栅极的半导体器件的方法
CN102456579A (zh) * 2010-10-27 2012-05-16 国际商业机器公司 具有局部的极薄绝缘体上硅沟道区的半导体器件
CN102456579B (zh) * 2010-10-27 2015-03-25 国际商业机器公司 具有局部的极薄绝缘体上硅沟道区的半导体器件
CN108110053A (zh) * 2012-05-30 2018-06-01 意法半导体(图尔)公司 高电压竖直功率部件
CN108110053B (zh) * 2012-05-30 2021-11-16 意法半导体(图尔)公司 高电压竖直功率部件
CN109585288A (zh) * 2013-09-26 2019-04-05 意法半导体(图尔)公司 具有温度稳定特性的scr部件
CN109585288B (zh) * 2013-09-26 2022-01-07 意法半导体(图尔)公司 具有温度稳定特性的scr部件及其制作方法

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