CN103839822B - 鳍式场效应晶体管及其形成方法 - Google Patents
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Abstract
一种鳍式场效应晶体管及其形成方法，其中形成方法，包括：提供具有鳍部的半导体衬底，鳍部在第一方向延伸；在第一方向上，在鳍部侧面形成应力层；在第二方向上形成伪栅极，伪栅极横跨应力层和鳍部，第一方向与第二方向垂直；在第二方向上，在伪栅极两侧形成第一侧墙，第一侧墙横跨应力层和鳍部；去除未被第一侧墙、伪栅极覆盖的应力层；在去除未被第一侧墙、伪栅极覆盖的应力层后，形成层间介质层，层间介质层的上表面与伪栅极的上表面持平；去除伪栅极、伪栅极下的应力层，形成伪栅沟槽；在伪栅沟槽中形成栅介质层、位于栅介质层上的导电层，导电层作为栅极。本发明第一侧墙下的应力层，为邻近沟道区提供应力，提升鳍式场效应晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种鳍式场效应晶体管及其形成方法。
背景技术
众所周知，晶体管是集成电路中的关键元件。为了提高晶体管的工作速度，需要提高晶体管的驱动电流。又由于晶体管的驱动电流正比于晶体管的栅极宽度，要提高驱动电流，需要增加栅极宽度。但是，随着集成电路的集成度越来越高，晶体管本身尺寸是按比例减小的，则单纯增加栅极宽度与晶体管本身尺寸按比例减小相冲突，于是发展出了鳍式场效应晶体管(FinFET)。
现有的鳍式场效应晶体管（FinFET）的结构，请参照图1，包括：半导体衬底10；位于半导体衬底10上的掩埋氧化层（BOX，Buried Oxide）11；在所述掩模氧化层11上形成有凸起结构，所述凸起结构为FinFET的鳍（Fin）12，鳍12沿X方向延伸；栅极结构，沿Y方向（其中，X方向垂直于Y方向）横跨在鳍12上，所述栅极结构覆盖鳍12的顶部和侧壁，栅极结构包括栅介质层（未示出）和位于栅介质层上的栅极13。鳍12的顶部以及两侧的侧壁与栅极结构相接触的部分均为沟道区，FinFET相当于具有多个栅极，有利于增大驱动电流，改善器件性能。
但是，随着集成电路的集成度越来越高，鳍式场效应晶体管（FinFET）的性能降低。
更多关于鳍式场效应晶体管（FinFET）的知识，请参考2007年1月24日公开的公开号为CN1902742A的中国专利文献。
发明内容
本发明解决的问题是现有的鳍式场效应晶体管（FinFET）的性能降低。
为解决上述问题，本发明提供一种新的鳍式场效应晶体管的形成方法，包括：
提供具有鳍部的半导体衬底，所述鳍部在第一方向延伸；
在所述第一方向上，在所述鳍部侧面形成应力层；
在所述第二方向上形成伪栅极，所述伪栅极横跨所述应力层和鳍部，第一方向与第二方向垂直；
在所述第二方向上，在所述伪栅极两侧形成第一侧墙，所述第一侧墙横跨所述应力层和鳍部；
去除未被所述第一侧墙、伪栅极覆盖的应力层；
在去除未被所述第一侧墙、伪栅极覆盖的应力层后，形成层间介质层，所述层间介质层的上表面与所述伪栅极的上表面持平；
去除所述伪栅极、所述伪栅极下的应力层，形成伪栅沟槽；
在所述伪栅沟槽中形成栅介质层、位于栅介质层上的导电层，所述导电层作为栅极。
可选的，在所述鳍部侧面形成应力层的方法，包括：
使用化学气相沉积方法，形成应力层，覆盖所述半导体衬底、鳍部；
在所述应力层上形成具有开口的光刻胶层，所述开口暴露出第一方向上，鳍部侧面的应力层部分；
以所述光刻胶层为掩模刻蚀应力层，剩余第一方向上，鳍部侧面的应力层；
去除所述光刻胶层。
可选的，所述应力层的材料为氮化硅。
可选的，在去除所述伪栅极、所述伪栅极下的应力层后，形成所述栅介质层和导电层之前，还包括：
在第二方向上，以所述第一侧墙为掩模，对相邻所述第一侧墙的半导体衬底进行轻掺杂源/漏注入，形成轻掺杂源区、轻掺杂漏区；
在所述轻掺杂源区、轻掺杂漏区上形成第二侧墙。
可选的，形成所述栅介质层和导电层的方法，包括：
使用化学气相沉积，形成栅介质层和位于栅介质层上的导电层，填充满所述伪栅沟槽并覆盖所述第一侧墙和层间介质层；
进行平坦化处理，使所述导电层的上表面与所述层间介质层的上表面持平。
可选的，所述鳍式场效应管为P型晶体管，所述第一侧墙下的应力层向所述栅介质层下的鳍部部分提供压应力。
可选的，所述鳍式场效应管为N型晶体管，所述第一侧墙下的应力层向所述栅介质层下的鳍部部分提供张应力。
可选的，提供具有鳍部的半导体衬底的方法，包括：
提供绝缘体上硅衬底，所述绝缘体上硅衬底包括底部硅层、位于底部硅层上的绝缘层、位于所述绝缘层上的顶部硅层；
在所述顶部硅层上形成图形化的掩模层，定义鳍部的位置；
以所述图形化掩模层为掩模，刻蚀所述顶部硅层，形成鳍部。
可选的，在去除未被所述第一侧墙、伪栅极覆盖的应力层之后，形成层间介质层之前，还包括：以所述第一侧墙为掩模，进行离子注入，形成源区和漏区。
本发明还提供一种新的鳍式场效应晶体管，包括：
位于半导体衬底上的鳍部，所述鳍部在所述第一方向延伸；
横跨所述鳍部且在第二方向上的导电层、位于所述导电层下的栅介质层，其中，所述导电层作为栅极，所述第二方向与第一方向垂直；
在第二方向上所述导电层两侧的第一侧墙，其中，所述第一侧墙横跨所述鳍部；
位于所述第一侧墙下的鳍部侧面的应力层；
位于所述导电层和两个第一侧墙两侧的半导体衬底中的源区和漏区；
位于所述导电层和两个第一侧墙两侧的半导体衬底上的层间介质层，所述层间介质层的上表面与所述导电层的上表面持平。
可选的，所述应力层的材料为氮化硅。
可选的，还包括：
位于第二方向上，所述导电层与第一侧墙之间的第二侧墙，其中，所述第二侧墙下的半导体衬底中形成有轻掺杂源区、轻掺杂漏区。
可选的，所述鳍式场效应管为P型晶体管，所述应力层向所述栅介质层下的鳍部提供压应力。
可选的，所述鳍式场效应管为N型晶体管，所述应力层向所述栅介质层下的鳍部提供张应力。
与现有技术相比，本发明具有以下优点：
本发明的鳍式场效应晶体管的栅极两侧的第一侧墙下，鳍部侧面形成有应力层。应力层与栅极下的沟道区邻近，可以为沟道区提供较大的应力，较大的应力可以提高沟道区中载流子的迁移率，进而增大鳍式场效应晶体管的驱动电流，进一步提升鳍式场效应晶体管的性能。
附图说明
图1是现有技术的鳍式场效应晶体管的立体图；
图2是本发明具体实施例的鳍式场效应晶体管形成方法的流程示意图；
图3～图8、图11～图13是本发明具体实施例的鳍式场效应晶体管形成方法的立体结构图；
图9～图10是本发明具体实施例的鳍式场效应晶体管形成方法的顶视图。
具体实施方式
发明人针对现有技术的鳍式场效应管（FinFET）进行了研究，发现：FinFET性能不佳的主要原因在于鳍式沟道区中的载流子迁移率较低，在n-FinFET中载流子主要为电子，而在p-FinFET中载流子主要为空穴。发明人设想引入平面晶体管中的应力技术，来提高FinFET沟道区中的电子和空穴迁移率。但是，在现实生产中，由于FinFET工艺复杂和成本高，在FinFET沟道区中引入较大应力面临很多困难。
因此，发明人经过一系列的创造性劳动，终于得到一种新的增加FinFET的沟道区应力的FinFET制造方法及FinFET。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
参照图3，并结合参照图2，执行步骤S11，提供具有鳍部101的半导体衬底100，鳍部101在第一方向延伸。其中第一方向为X方向。
在具体实施例中，初始提供的半导体衬底选择绝缘体上硅（SOI），包括：底部硅层、位于底部硅层上的绝缘层、位于绝缘层上的顶部硅层（未示出）。其中，所述绝缘层为氧化层，起到半导体器件之间的绝缘作用，因此在本实施例中，鳍部101位于半导体100的绝缘层上，只是为便于说明问题，图中并未示出绝缘层。顶部硅层则用于形成鳍部，具体地，形成所述鳍部101的方法包括：在所述顶部硅层上形成图形化的掩模层，所述图形化的掩模层定义出待形成的鳍部位置；以所述图形化的掩模层为掩模刻蚀顶层硅，至暴露绝缘层，之后去除图形化的掩模层，在绝缘层上形成鳍部101。也可以选择不去除图形化的掩模层，位于鳍部上的图形化的掩模层也可以保留。在本实施例中，所述图形化的掩模层选择硬掩模层，所述硬掩模层的材料包括：氮化硅、无定形碳、氮化硼、氮氧化硅、含碳氮化硅、含碳氧化硅。硬掩模层的厚度范围为大于
但半导体衬底100又不限于SOI，还可以包括Ⅲ-Ⅴ族元素化合物衬底（如砷化镓、磷化铟、氮化镓等）、体硅、碳化硅、锗硅、绝缘体上硅锗或其叠层结构，或金刚石衬底，或者本领域技术人员公知的其他半导体衬底。选择所述衬底时，需要在衬底上形成绝缘层，之后，在该绝缘层上进行鳍部形成工艺。
参照图4，并参照图2，执行步骤S22，在第一方向（X方向）上，鳍部101的侧面形成应力层102。在其他实施例中，应力层覆盖鳍部上表面也是可行的。
在具体实施例中，所述应力层102的材料选择氮化硅。形成所述氮化硅应力层的步骤，包括：使用化学气相沉积方法，形成应力层，覆盖半导体衬底100和鳍部101；在该沉积的应力层上形成具有开口的光刻胶层，光刻胶层的开口暴露出第一方向上，鳍部侧面的应力层部分，也就是说光刻胶层定义出待形成的氮化硅应力层；以所述光刻胶层为掩模刻蚀应力层，剩余第一方向上，鳍部侧面的应力层；去除该光刻胶层，在第一方向上，鳍部侧面形成应力层102。在化学气相沉积过程，使用的原料包括硅烷（SiH4）气体、氨气（NH3）和氮气（N2）。其中，硅烷气体的流动速率范围为20~500sccm，氨气的流动速率范围为：20~5000sccm，氮气的流动速率范围为：1000~30000sccm；其中，所述沉积过程的温度范围为：300~500℃。
参照图5，并结合图2，执行步骤S23，在第二方向（Y方向）上形成伪栅极103，伪栅极103横跨应力层102和鳍部101。其中Y方向与X方向垂直。
在具体实施例中，所述伪栅极103的材料为多晶硅。但不限于多晶硅，对于其他为本领域技术人员所知的其他材料，也可应用到本发明技术方案。形成伪栅极103的方法，可以使用化学气相沉积，具体工艺为本领域技术人员所熟知，不再详述。
参照图6，并结合参照图2，执行步骤S24，在第二方向（Y方向）上，在所述伪栅极103两侧的半导体衬底100上形成第一侧墙104，第一侧墙104横跨应力层102和鳍部101。
在具体实施例中，第一侧墙104可用来保护伪栅极下的沟道区，防止后续源区、漏区注入大剂量掺杂离子进入沟道区。形成第一侧墙104的方法为本领域技术人员所知的现有技术，在此不再赘述。
另外，第一侧墙104下的应力层102部分可以为沟道区提供应力，用以改善FinFET的性能。
参照图6和图7，并结合参照图2，执行步骤S25，去除未被第一侧墙104、伪栅极103覆盖的应力层102部分，只剩下第一侧墙104、伪栅极103下的应力层102部分。去除所述未被覆盖的应力层部分的目的是，未被第一侧墙104、伪栅极103覆盖的半导体衬底100中要形成源区和漏区，因此，未被覆盖的应力层需要被除去，以免后续源区和漏区的离子注入过程中，注入离子遭到应力层阻挡。
在具体实施例中，去除未被第一侧墙104、伪栅极103覆盖的应力层102的方法，使用干法刻蚀工艺。
继续参照图7和图8，并结合图2，执行步骤S26，在去除未被第一侧墙104、伪栅极103覆盖的应力层102部分后，形成层间介质层105，层间介质层105的上表面与伪栅极103的上表面持平。
在具体实施例中，所述层间介质层105用于半导体器件之间的隔离。形成层间介质层105，首先，使用化学气相沉积方法，沉积层间介质层，覆盖半导体衬底100、鳍部101、第一侧墙104和伪栅极103；之后，使用化学机械抛光，使层间介质层105的上表面与伪栅极103的上表面持平。更多工艺条件为本领域技术人员所知的现有技术，在此不再赘述。
在具体实施例中，在执行步骤S25之后，执行步骤S26之前，在伪栅极103和两个第一侧墙104两侧的半导体衬底100中，进行离子注入，形成源区和漏区（未示出）。其中，第一侧墙104可以起到掩模作用和保护作用。另外，未被第一侧墙104和伪栅极103覆盖的鳍部101部分也会遭到离子注入，以作为源区和漏区的一部分。其中，所述离子注入可为N型离子源/漏注入，如磷离子或砷离子；也可为P型离子源/漏注入，如硼离子。形成源区和漏区后，形成层间介质层105，层间介质层105覆盖源区和漏区。
参照图8～图11，并结合图2，执行步骤S27，去除伪栅极103、伪栅极103下的应力层102部分，形成伪栅沟槽106。在本实施例中，首先，去除伪栅极103，参照图10，图10为图9所示去除伪栅极103后的立体图的顶视图；之后，去除伪栅极103下的应力层102部分，参照图11，图11为去除伪栅极103、伪栅极下的应力层102后的顶视图。其中，去除伪栅极下的应力层102后，只剩下第一侧墙104下的应力层102部分，参照图11中的区域107和区域108。
具体地，区域107和区域108处的应力层102部分可以向邻近的沟道区提供应力作用，较大的应力可以提高沟道区中载流子的迁移率，并最终提升FinFET的性能。
参照图9和图12，并结合参照图2，执行步骤S28，在伪栅沟槽106中形成栅介质层（未示出）、位于栅介质层上的导电层109，导电层109作为栅极，其中，导电层109的上表面与层间介质层105的上表面持平。栅介质层覆盖伪栅沟槽106中的半导体衬底100和鳍部101，也可以只覆盖伪栅沟槽106中的鳍部101，导电层109填满伪栅沟槽106。
在具体实施例中，形成所述栅介质层和导电层109的方法，包括：首先，使用化学气相沉积，形成栅介质层和位于栅介质层上的导电层，填充满伪栅沟槽并覆盖第一侧墙和层间介质层，所述化学气相沉积的具体工艺为本领域技术人员所熟知，不再详述；之后，进行平坦化处理，使得导电层109、栅介质层的上表面与层间介质层105的上表面持平（参照图12）。在本实施例中，导电层109的材料选择金属，栅介质层的材料选择高K介质层，可以得到性能较好的FinFET晶体管。在该实施例中，形成的栅介质层不仅位于伪栅沟槽的底部，也位于伪栅沟槽的侧壁；但本发明中，栅介质层也可以仅位于伪栅沟槽的底部，在伪栅沟槽的侧壁没有栅介质层。
最终，在栅极下的鳍部部分作为沟道区，邻近沟道区两侧的鳍部侧面形成有应力层，应力层的应力作用在沟道区中，改善了FinFET的性能。在具体实施例中，若FinFET为N型晶体管，第一侧墙104下的应力层为沟道区提供张应力，张应力作用可以提升电子的迁移率，电子迁移率提高，可以加速沟道区中的驱动电流，进一步提升N-FET的性能；若FinFET为P型晶体管，第一侧墙104下的应力层为沟道区提供压应力，压应力作用可以提升沟道区中的空穴的迁移率，空穴迁移率提高，可以加速沟道区中的驱动电流，进一步提升P型晶体管的性能。
可选的，在执行步骤S27之后，执行步骤S28之前，参照图9和图13，还包括：在Y方向上，以第一侧墙104为掩模，对相邻第一侧墙104的半导体衬底100进行轻掺杂源/漏注入，形成轻掺杂源区、轻掺杂漏区（未示出），其中，在Y方向上，轻掺杂源区、轻掺杂漏区紧邻第一侧墙104与半导体衬底100的接触线；之后，在轻掺杂源区、轻掺杂漏区上形成第二侧墙110。最终，第二侧墙110位于导电层109与第一侧墙104之间。所述轻掺杂漏注入用以减少沟道区中漏电流的发生，提升FinFET的性能。
在具体实施例中，所述轻掺杂漏注入使用倾斜注入方法，倾斜注入的方向与半导体衬底100的表面之间的角度为锐角。倾斜注入可以避免注入离子掺杂后续栅极的所在的半导体衬底区域。
本发明还提供一种鳍式场效应晶体管，参照图12和图13，包括：
位于半导体衬底100上的鳍部101，所述鳍部在第一方向（X方向）延伸；
横跨鳍部101且在第二方向（Y方向）上的导电层109、位于导电层109下的栅介质层（未示出），导电层109为栅极，其中，X方向与Y方向垂直，导电层109下的鳍部为沟道区；在具体实施例中，栅介质层可以仅位于栅极的下方；也可以是，栅介质层既位于栅极的下方，也位于栅极的侧壁。
在Y方向上导电层109两侧的第一侧墙104，其中，第一侧墙104横跨鳍部101，在具体实施例中，鳍部101上也可以包括硬掩模层；
位于第一侧墙104下的鳍部101侧面的应力层（未示出），应力层为邻近的栅极下的沟道区提供应力；
位于所述导电层109和两个第一侧墙104两侧的半导体衬底100中的源区和漏区（未示出）；
位于所述导电层109和两个第一侧墙104两侧的半导体衬底100上的层间介质层105，层间介质层105的上表面与导电层109的上表面持平，其中，层间介质层105覆盖半导体衬底100中的源区和漏区，源区和漏区包括层间介质层下的鳍部101部分。
在具体实施例中，所述应力层的材料为氮化硅。
在具体实施例中，所述鳍式场效应晶体管还包括：位于Y方向上导电层109与第一侧墙104之间的第二侧墙110，其中，第二侧墙110下的半导体衬底100中形成有轻掺杂源区和轻掺杂漏区，用于减小沟道区中的漏电流。
在具体实施例中，若FinFET为N型晶体管，第一侧墙104下的应力层为沟道区提供张应力，张应力作用可以提升电子的迁移率；若FinFET为P型晶体管，第一侧墙104下的应力层为沟道区提供压应力，压应力作用可以提升空穴的迁移率。
在具体实施例中，初始提供的半导体衬底选择绝缘体上硅。其中，绝缘体上硅的顶部硅层形成了鳍部101，剩下的绝缘层、位于绝缘层下的底部硅层作为半导体衬底100。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供具有鳍部的半导体衬底，所述鳍部在第一方向延伸；
在所述第一方向上，在所述鳍部侧面形成应力层；
在第二方向上形成伪栅极，所述伪栅极横跨所述应力层和鳍部，第一方向与第二方向垂直；
在所述第二方向上，在所述伪栅极两侧形成第一侧墙，所述第一侧墙横跨所述应力层和鳍部；
去除未被所述第一侧墙、伪栅极覆盖的应力层；
在去除未被所述第一侧墙、伪栅极覆盖的应力层后，形成层间介质层，所述层间介质层的上表面与所述伪栅极的上表面持平；
去除所述伪栅极、所述伪栅极下的应力层，形成伪栅沟槽；
在所述伪栅沟槽中形成栅介质层、位于栅介质层上的导电层，所述导电层作为栅极。
2.如权利要求1所述的形成方法，其特征在于，在所述鳍部侧面形成应力层的方法，包括：
使用化学气相沉积方法，形成应力层，覆盖所述半导体衬底、鳍部；
在所述应力层上形成具有开口的光刻胶层，所述开口暴露出第一方向上，鳍部侧面的应力层部分；
以所述光刻胶层为掩模刻蚀应力层，剩余第一方向上，鳍部侧面的应力层；
去除所述光刻胶层。
3.如权利要求1所述的形成方法，其特征在于，所述应力层的材料为氮化硅。
4.如权利要求1所述的形成方法，其特征在于，在去除所述伪栅极、所述伪栅极下的应力层后，形成所述栅介质层和导电层之前，还包括：
在第二方向上，以所述第一侧墙为掩模，对相邻所述第一侧墙的半导体衬底进行轻掺杂源/漏注入，形成轻掺杂源区、轻掺杂漏区；
在所述轻掺杂源区、轻掺杂漏区上形成第二侧墙。
5.如权利要求1所述的形成方法，其特征在于，形成所述栅介质层和导电层的方法，包括：
使用化学气相沉积，形成栅介质层和位于栅介质层上的导电层，填充满所述伪栅沟槽并覆盖所述第一侧墙和层间介质层；
进行平坦化处理，使所述导电层的上表面与所述层间介质层的上表面持平。
6.如权利要求1所述的形成方法，其特征在于，所述鳍式场效应管为P型晶体管，所述第一侧墙下的应力层向所述栅介质层下的鳍部部分提供压应力。
7.如权利要求1所述的形成方法，其特征在于，所述鳍式场效应管为N型晶体管，所述第一侧墙下的应力层向所述栅介质层下的鳍部部分提供张应力。
8.如权利要求1所述的形成方法，其特征在于，提供具有鳍部的半导体衬底的方法，包括：
提供绝缘体上硅衬底，所述绝缘体上硅衬底包括底部硅层、位于底部硅层上的绝缘层、位于所述绝缘层上的顶部硅层；
在所述顶部硅层上形成图形化的掩模层，定义鳍部的位置；
以所述图形化掩模层为掩模，刻蚀所述顶部硅层，形成鳍部。
9.如权利要求8所述的形成方法，其特征在于，在去除未被所述第一侧墙、伪栅极覆盖的应力层之后，形成层间介质层之前，还包括：以所述第一侧墙为掩模，进行离子注入，形成源区和漏区。
10.一种采用权利要求1-9任一项所述的形成方法形成的鳍式场效应晶体管，其特征在于，包括：
位于半导体衬底上的鳍部，所述鳍部在所述第一方向延伸；
横跨所述鳍部且在第二方向上的导电层、位于所述导电层下的栅介质层，其中，所述导电层作为栅极，所述第二方向与第一方向垂直；
在第二方向上所述导电层两侧的第一侧墙，其中，所述第一侧墙横跨所述鳍部；
位于所述第一侧墙下的鳍部侧面的应力层；
位于所述导电层和两个第一侧墙两侧的半导体衬底中的源区和漏区；
位于所述导电层和两个第一侧墙两侧的半导体衬底上的层间介质层，所述层间介质层的上表面与所述导电层的上表面持平。
11.如权利要求10所述的鳍式场效应晶体管，其特征在于，所述应力层的材料为氮化硅。
12.如权利要求10所述的鳍式场效应晶体管，其特征在于，还包括：
位于第二方向上，所述导电层与第一侧墙之间的第二侧墙，其中，所述第二侧墙下的半导体衬底中形成有轻掺杂源区、轻掺杂漏区。
13.如权利要求10所述的鳍式场效应晶体管，其特征在于，所述鳍式场效应管为P型晶体管，所述应力层向所述栅介质层下的鳍部提供压应力。
14.如权利要求10所述的鳍式场效应晶体管，其特征在于，所述鳍式场效应管为N型晶体管，所述应力层向所述栅介质层下的鳍部提供张应力。
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