CN107731918B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：提供包括第一区域和第二区域的衬底；在第一区域衬底中形成沟槽；在靠近第二区域一侧的沟槽侧壁内形成补偿掺杂区；在沟槽中形成隔离结构；在第二区域衬底内形成阱区，阱区和补偿掺杂区的掺杂离子类型不同；在第一区域衬底内形成漂移区，漂移区和补偿掺杂区的掺杂离子类型相同；形成位于第一区域和第二区域交界处的栅极结构；在栅极结构一侧的阱区内形成源极，另一侧的漂移区内形成漏极，且源极和漏极的掺杂离子与漂移区内的掺杂离子类型相同。本发明在靠近第二区域一侧的沟槽侧壁内形成补偿掺杂区，补偿掺杂区可以对隔离结构侧壁与衬底表面围成的拐角处的漂移区进行补偿，避免拐角处形成高阻区。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
横向双扩散金属氧化物半导体晶体管(Laterally Double-Diffused Metal-Oxide Semiconductor，LDMOS)由于具备高击穿电压、与互补金属氧化物半导体(CMOS)工艺兼容等特性，被广泛应用于功率集成电路中。与传统MOS晶体管相比，传统MOS器件中的源极与和漏极相对于栅极结构对称；而LDMOS器件中的漏极比源极更远离栅极结构，在漏极与栅极结构之间具有较长的轻掺杂区域，被称为漂移区。LDMOS器件在漏极加载高压时，通过所述漂移区来承受较高的电压降，获得高击穿电压(Breakdown Voltage，BV)的目的。
驱动电流(Ion)和击穿电压是衡量LDMOS器件电学性能的两个重要参数。其中，驱动电流指的是在器件工作时，从漏极到源极的电流；击穿电压指的是器件被击穿前，其指定端的最高瞬间的极限电压值。较大的击穿电压和较大的驱动电流使得LDMOS器件具有较好的开关特性以及较强的驱动能力。
但是，现有技术LDMOS器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，提高LDMOS器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括用于形成漂移区的第一区域和用于形成阱区的第二区域；在所述第一区域衬底中形成沟槽；在靠近所述第二区域一侧的沟槽侧壁内形成补偿掺杂区，所述补偿掺杂区内具有第一掺杂离子；形成所述补偿掺杂区后，在所述沟槽中形成隔离结构；在所述第二区域衬底内形成阱区，所述阱区内具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子类型不同；在所述第一区域衬底内形成漂移区，所述漂移区内具有第三掺杂离子，所述第三掺杂离子类型与所述第一掺杂离子类型相同；形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构还覆盖部分所述隔离结构；在所述栅极结构一侧的阱区内形成源极，在所述栅极结构另一侧的漂移区内形成漏极，所述源极和漏极内具有第四掺杂离子，且所述第四掺杂离子类型与所述第三掺杂离子类型相同，在靠近所述第二区域一侧的沟槽侧壁内形成补偿掺杂区的步骤包括：对所述沟槽侧壁和衬底顶部之间拐角处的衬底，进行离子注入工艺。
可选的，所述衬底用于形成P型半导体结构，所述离子注入工艺的离子源为B、BF2或C2B10H12；或者，所述衬底用于形成N型半导体结构，所述离子注入工艺的离子源为P。
可选的，所述衬底用于形成P型半导体结构，所述离子注入工艺的离子源为B或BF2，所述离子注入工艺的工艺参数包括：注入能量为5KeV至50KeV，注入剂量为5E12原子每平方厘米至2E13原子每平方厘米，注入角度为15度至45度。
可选的，所述衬底用于形成P型半导体结构，所述离子注入工艺的离子源为C2B10H12，所述离子注入工艺的工艺参数包括：注入能量为30KeV至100KeV，注入剂量为5E12原子每平方厘米至1E13原子每平方厘米，注入角度为15度至45度。
可选的，所述衬底用于形成N型半导体结构，所述离子注入工艺的离子源为P，所述离子注入工艺的工艺参数包括：注入能量为5KeV至25KeV，注入剂量为5E12原子每平方厘米至5E13原子每平方厘米，注入角度为15度至45度。
可选的，提供衬底的步骤中，所述第一区域和第二区域为相邻区域；形成所述阱区和漂移区后，所述阱区和漂移区相接触。
可选的，沿垂直于所述衬底表面的方向上，所述补偿掺杂区的掺杂深度为50埃至500埃。
可选的，在所述第一区域衬底中形成沟槽的步骤包括：在所述衬底上形成图形化的硬掩膜层，所述硬掩膜层中具有暴露出所述第一区域部分衬底的图形开口；以所述图形开口为掩膜，去除部分厚度的所述衬底，形成沟槽。
可选的，采用等离子体干法刻蚀工艺，去除部分厚度的所述衬底。
相应的，本发明还提供半导体结构，包括：衬底，所述衬底包括用于形成漂移区的第一区域和用于形成阱区的第二区域；隔离结构，位于所述第一区域衬底内；位于所述第一区域衬底内的补偿掺杂区，所述补偿掺杂区位于所述隔离结构靠近所述第二区域衬底的一侧，且所述补偿掺杂区与所述隔离结构相邻接，所述补偿掺杂区内具有第一掺杂离子；阱区，位于所述第二区域衬底内，所述阱区内具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子类型不同；漂移区，位于所述第一区域衬底内，所述漂移区包围所述隔离结构和补偿掺杂区；所述漂移区内具有第三掺杂离子，所述第三掺杂离子类型与所述第一掺杂离子类型相同；栅极结构，位于所述第一区域和第二区域的交界处，且覆盖部分所述隔离结构；源极，位于所述栅极结构一侧的阱区内，所述源极内具有第四掺杂离子，且所述第四掺杂离子与所述第三掺杂离子类型相同；漏极，位于所述栅极结构另一侧的漂移区内，所述漏极内具有第四掺杂离子，且所述第四掺杂离子与所述第三掺杂离子类型相同。
可选的，所述补偿掺杂区位于所述隔离结构侧壁和所述第一区域衬底表面围成的拐角处。
可选的，所述半导体结构为P型半导体结构，所述第一掺杂离子为B离子；或者，所述第一掺杂离子为P离子。
可选的，所述半导体结构为P型半导体结构，所述第一掺杂离子为B离子，所述补偿掺杂区的掺杂离子浓度为5E12原子每立方厘米至2E13原子每立方厘米。
可选的，所述半导体结构为N型半导体结构，所述第一掺杂离子为P离子，所述补偿掺杂区的掺杂离子浓度为5E12原子每立方厘米至5E13原子每立方厘米。
可选的，所述第一区域和第二区域为相邻区域；所述阱区和漂移区相接触。
可选的，沿垂直于所述衬底表面的方向上，所述补偿掺杂区的掺杂深度为50埃至500埃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在第一区域衬底中形成沟槽后，在所述沟槽中形成隔离结构之前，在靠近第二区域一侧的沟槽侧壁内形成补偿掺杂区，也就是说，后续形成隔离结构后，所述补偿掺杂区位于所述隔离结构一侧且与所述隔离结构相邻接；后续在所述第一区域衬底内形成漂移区后，所述漂移区内的掺杂离子类型与所述补偿掺杂区内的掺杂离子类型相同，所述补偿掺杂区可以对所述隔离结构侧壁与第一区域衬底表面围成的拐角处的漂移区进行补偿，避免因所述拐角处漂移区的掺杂离子过多扩散至所述隔离结构中而形成高阻区，即避免因所述拐角处漂移区的掺杂离子过多流失而在所述拐角处形成高阻区，从而可以提高半导体结构的驱动电流，进而提高半导体结构的电学性能。
本发明提供一种半导体结构，包括位于所述第一区域衬底内的补偿掺杂区，所述补偿掺杂区位于所述隔离结构靠近所述第二区域衬底的一侧，所述补偿掺杂区与所述隔离结构相邻接，且所述补偿掺杂区内的掺杂离子类型与漂移区内的掺杂离子类型相同。所述补偿掺杂区可以对所述隔离结构侧壁与第一区域衬底表面围成的拐角处的漂移区进行补偿，避免因所述拐角处漂移区的掺杂离子过多扩散至所述隔离结构中而形成高阻区，即避免因所述拐角处漂移区的掺杂离子过多流失而在所述拐角处形成高阻区，从而可以提高半导体结构的驱动电流，进而提高半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图；
图10是漂移区的掺杂浓度和掺杂深度相关的变化曲线图。
具体实施方式
由背景技术可知，LDMOS器件的电学性能有待提高。参考图1，结合一种半导体结构的结构示意图分析其原因在于：
以P型LDMOS器件为例，所述半导体结构包括：衬底100；位于所述衬底100内的P型漂移区130和N型阱区120；位于所述P型漂移区130内的隔离结构110；位于所述衬底100上的栅极结构140，所述栅极结构140横跨所述P型漂移区130和N型阱区120，且部分位于所述隔离结构110上；位于所述栅极结构140一侧P型漂移区130内的漏极150，以及位于所述栅极结构140另一侧N型阱区120内的源极160，所述漏极150和源极160的掺杂类型均为P型。
但是，由于所述隔离结构110的材料为SiO2，SiO2与沟道区杂质分凝系数不同，特别是P型离子；因此所述栅极结构140下方的隔离结构110侧壁和衬底100表面围成的拐角处(如图1中区域A所示)的P型漂移区130中的掺杂离子，容易扩散至所述隔离结构110中，即所述拐角处的P型漂移区130的掺杂离子容易发生流失，从而在所述拐角处形成高阻区，进而导致LDMOS器件的驱动电流下降。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括用于形成漂移区的第一区域和用于形成阱区的第二区域；在所述第一区域衬底中形成沟槽；在靠近所述第二区域一侧的沟槽侧壁内形成补偿掺杂区，所述补偿掺杂区内具有第一掺杂离子；形成所述补偿掺杂区后，在所述沟槽中形成隔离结构；在所述第二区域衬底内形成阱区，所述阱区内具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子类型不同；在所述第一区域衬底内形成漂移区，所述漂移区内具有第三掺杂离子，所述第三掺杂离子类型与所述第一掺杂离子类型相同；形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构还覆盖部分所述隔离结构；在所述栅极结构一侧的阱区内形成源极，在所述栅极结构另一侧的漂移区内形成漏极，所述源极和漏极内具有第四掺杂离子，且所述第四掺杂离子类型与所述第三掺杂离子类型相同。
本发明在第一区域衬底中形成沟槽后，在所述沟槽中形成隔离结构之前，在靠近第二区域一侧的沟槽侧壁内形成补偿掺杂区，也就是说，后续形成隔离结构后，所述补偿掺杂区位于所述隔离结构一侧且与所述隔离结构相邻接；后续在所述第一区域衬底内形成漂移区后，所述漂移区内的掺杂离子类型与所述补偿掺杂区内的掺杂离子类型相同，所述补偿掺杂区可以对所述隔离结构侧壁与第一区域衬底表面围成的拐角处的漂移区进行补偿，避免因所述拐角处漂移区的掺杂离子过多扩散至所述隔离结构中而形成高阻区，即避免因所述拐角处漂移区的掺杂离子过多流失而在所述拐角处形成高阻区，从而可以提高半导体结构的驱动电流，进而提高半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图2，提供衬底400，所述衬底400包括用于形成漂移区的第一区域Ⅰ和用于形成阱区的第二区域Ⅱ。
所述衬底400为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底400用于形成P型半导体结构；具体地，所述P型半导体结构为P型LDMOS。在其他实施例中，所述衬底还可以用于形成N型LDMOS。
本实施例中，所述衬底400为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅或绝缘体上锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。
参考图3，在所述第一区域Ⅰ衬底400中形成沟槽401。
所述沟槽401用于为后续形成隔离结构提供空间位置，还用于为后续注入工艺提供空间位置。
具体地，形成所述沟槽401的步骤包括：在所述衬底400上形成图形化的硬掩膜层520，所述硬掩膜层520中具有暴露出所述第一区域Ⅰ部分衬底400的图形开口；以所述硬掩膜层520为掩膜，沿所述图形开口去除部分厚度的衬底400，形成沟槽401。
所述硬掩膜层520不仅作为形成所述沟槽401的刻蚀掩膜层，用于对所述衬底400顶部起到保护作用；所述硬掩膜层520表面还用于定义后续平坦化工艺的停止位置。本实施例中，所述硬掩膜层520的材料为氮化硅。
需要说明的是，在所述衬底400上形成图形化的硬掩膜层520之前，所述制造方法还包括：在所述衬底400上形成缓冲层510。
由于所述硬掩膜层520的应力较大，在所述衬底400上形成所述硬掩膜层520时，容易在所述衬底400表面造成位错；所述缓冲层510用于为形成所述硬掩膜层520时提供缓冲作用，避免直接在所述衬底400上形成所述硬掩膜层520时产生位错的问题；此外，所述缓冲层510还可以作为后续去除所述硬掩膜层520步骤中的停止层。
本实施例中，所述缓冲层510的材料为氧化硅，可以为采用热氧化工艺形成所述缓冲层510。
相应的，以所述硬掩膜层520为掩膜去除部分厚度的所述衬底400的步骤中，还去除所述图形开口暴露出的缓冲层510。
本实施例中，采用等离子体干法刻蚀工艺，去除部分厚度的所述衬底400。具体地，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr、Cl2和CF4，刻蚀气体的气体流量为50sccm至2000sccm。
参考图4，在靠近所述第二区域Ⅱ一侧的沟槽401侧壁内形成补偿掺杂区402，所述补偿掺杂区402内具有第一掺杂离子。
后续在所述沟槽401中形成隔离结构后，所述补偿掺杂区402位于所述隔离结构一侧且与所述隔离结构相邻接；后续在所述第一区域Ⅰ衬底400中形成漂移区后，所述漂移区内的掺杂离子类型与所述补偿掺杂区402内的掺杂离子类型相同；所述补偿掺杂区402用于对所述隔离结构侧壁与第一区域Ⅰ衬底400表面围成的拐角处(如图3中区域B所示)的漂移区进行补偿，避免因所述拐角处漂移区的掺杂离子过多扩散至所述隔离结构中而在所述拐角处形成高阻区。
具体地，在靠近所述第二区域Ⅱ一侧的沟槽401侧壁内形成补偿掺杂区402的步骤包括：对所述沟槽401侧壁和衬底400表面围成的拐角处的衬底400，进行离子注入工艺600。
本实施例中，沿垂直于所述衬底400表面的方向上，所述补偿掺杂区402的掺杂深度H不宜过小，也不宜过大。如果所述掺杂深度H过小，后续形成隔离结构和漂移区后，所述拐角处的部分漂移区容易因未形成有所述补偿掺杂区402，而出现掺杂离子流失过多的问题，也就是说，所述补偿掺杂区402的补偿效果不明显，所述拐角处仍旧容易出现高阻区，从而难以提高半导体结构的驱动电流；如果所述掺杂深度H过大，即所述补偿掺杂区402位于不易出现高阻区的漂移区内，反而容易造成工艺成本的浪费。为此，本实施例中，沿垂直于所述衬底400表面的方向上，所述补偿掺杂区402的掺杂深度H为50埃至500埃。
本实施例中，所述衬底400用于形成P型LDMOS，所述第一掺杂离子为P型离子，所述第一掺杂离子包括B离子；相应的，所述离子注入工艺600的离子源为B、BF2或C2B10H12。
需要说明的是，所述离子注入工艺600的注入剂量不宜过小，也不宜过大。如果注入剂量过小，即所述补偿掺杂区402的掺杂浓度过小，后续对所述拐角处(如图3中区域B所示)的漂移区进行补偿的效果不明显，也就是说，难以对所述拐角处漂移区的掺杂离子流失进行补偿，所述拐角处依旧容易形成高阻区，从而导致难以提高半导体结构的驱动电流；如果注入剂量过大，即所述补偿掺杂区402的掺杂浓度过大，容易导致所述补偿掺杂区402过于靠近所述第二区域Ⅱ，而所述第二区域Ⅱ衬底400后续用于形成源极，从而容易恶化短沟道效应。
还需要说明的是，所述离子注入工艺600的注入角度不宜过小，也不宜过大，其中注入角度指的是与衬底400表面的夹角。如果注入角度过小，阴影效应较明显，难以在所述拐角处衬底400内形成满足掺杂深度需求的补偿掺杂区402；如果注入角度过大，容易导致在所述拐角处下方的衬底400内形成所述补偿掺杂区402，也就是说，容易在不期望区域的衬底400内形成所述补偿掺杂区402。
还需要说明的是，所述补偿掺杂区402的掺杂深度H与注入能量有关，为了使所述补偿掺杂区402的掺杂深度H满足工艺需求，所述离子注入工艺600的注入能量也需控制在合理范围内。其中，在相同掺杂深度H下，所述离子注入工艺600的注入能量根据离子源而定，所述离子源的总原子质量越大，所述离子注入工艺600的注入能量越大。
为此，本实施例中，为了形成满足工艺需求的补偿掺杂区402，所述离子注入工艺600的离子源为B或BF2时，所述离子注入工艺600的工艺参数包括：注入能量为5KeV至50KeV，注入剂量为5E12原子每平方厘米至2E13原子每平方厘米，注入角度为15度至45度；所述离子注入工艺600的离子源为C2B10H12时，所述离子注入工艺600的工艺参数包括：注入能量为30KeV至100KeV，注入剂量为5E12原子每平方厘米至1E13原子每平方厘米，注入角度为15度至45度；其中，注入角度为15度至45度，即注入方向与所述衬底400表面法线的夹角α(如图4所示)为45度至75度。
参考图5，形成所述补偿掺杂区402后，在所述沟槽401(如图4所示)中形成隔离结构410。
所述隔离结构410可以起到增长LDMOS器件导通路径的作用，从而增大LDMOS器件的击穿电压。
本实施例中，所述隔离结构410的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构410的步骤包括：在所述沟槽401内形成前驱隔离膜，所述前驱隔离膜顶部高于所述硬掩膜层520(如图4所示)顶部；对所述前驱隔离膜进行退火工艺，将所述前驱隔离膜转化为隔离膜；去除高于所述硬掩膜层520顶部的隔离膜；去除所述硬掩膜层520；去除高于所述衬底400顶部的剩余隔离膜以形成隔离结构410。
本实施例中，采用流动性化学气相沉积工艺(FCVD，Flowable Chemical VaporDeposition)形成所述前驱隔离膜，使得形成的隔离结构410在所述沟槽401内拐角处的填充效果较好。在另一实施例中，还可以采用高纵宽比化学气相沉积工艺，形成所述前驱隔离膜。
本实施例中，采用化学机械研磨工艺，去除高于所述硬掩膜层520顶部的隔离膜；采用湿法刻蚀工艺去除所述硬掩膜层520，其中，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
需要说明的是，所述隔离膜的材料为氧化硅，所述缓冲层510(如图4所示)的材料为氧化硅，在除高于所述衬底400顶部的隔离膜的步骤中，还去除高于所述衬底400顶部的缓冲层510。本实施例中，去除高于所述衬底400顶部的隔离膜和缓冲层510的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
还需要说明的是，形成所述隔离结构410后，所述隔离结构410与所述补偿掺杂区402相邻接。
还需要说明的是，本实施例中，形成所述沟槽401(如图4所示)后，先形成所述补偿掺杂区402，再形成所述隔离结构410。在其他实施例中，还可以先形成所述隔离结构，再在所述隔离结构一侧的第一区域衬底中形成所述补偿掺杂区，所述补偿掺杂区与所述隔离结构相邻接。
参考图6，在所述第二区域Ⅱ衬底400内形成阱区420，所述阱区420内具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子类型不同。
具体地，在所述第二区域Ⅱ衬底400内形成阱区420的步骤包括：在所述第一区域Ⅰ衬底400上形成第一图形层530，所述第一图形层530暴露出所述第二区域Ⅱ衬底400；以所述第一图形层530为掩膜，对所述第二区域Ⅱ衬底400进行第一离子注入工艺610，在所述第二区域Ⅱ衬底400内形成阱区420；去除所述第一图形层530。
本实施例中，所述衬底400用于形成P型LDMOS，所述第一掺杂离子为P型离子；相应的，所述第二掺杂离子类型为N型，所述第二掺杂离子为P离子，注入的离子剂量为5E12至5E13原子每平方厘米。在其他实施例中，所述第二掺杂离子还可以是As离子或Sb离子。
本实施例中，所述第一图形层530的材料为光刻胶，形成所述阱区420后，采用湿法去胶或灰化工艺去除所述第一图形层530。
参考图7，在所述第一区域Ⅰ衬底400内形成漂移区430，所述漂移区430内具有第三掺杂离子，所述第三掺杂离子类型与所述第一掺杂离子类型相同。
具体地，在所述第一区域Ⅰ衬底400内形成漂移区430的步骤包括：在所述第二区域Ⅱ衬底400上形成第二图形层540，所述第二图形层540暴露出所述第一区域Ⅰ衬底400；以所述第二图形层540为掩膜，对所述第一区域Ⅰ衬底400进行第二离子注入工艺620，在所述第一区域Ⅰ衬底400内形成漂移区430；去除所述第二图形层540。
本实施例中，所述衬底400用于形成P型LDMOS，所述第一掺杂离子为P型离子；相应的，所述第三掺杂离子类型为P型，所述第三掺杂离子为B离子，注入的离子剂量为5E12至5E13原子每平方厘米。在其他实施例中，所述第三掺杂离子还可以是Ga离子或In离子。
本实施例中，所述第二图形层540的材料为光刻胶，形成所述漂移区430后，采用湿法去胶或灰化工艺去除所述第二图形层540。
需要说明的是，本实施例中，形成所述阱区420和漂移区430后，所述阱区420和漂移区430相接触。
还需要说明的是，在其他实施例中，以先形成所述阱区后形成所述漂移区为例，可以在形成所述阱区后，形成所述漂移区之前，形成所述补偿掺杂区；或者，在形成所述漂移区后，形成所述补偿掺杂区。此外，在先形成所述漂移区，后形成所述阱区的情况下，还可以在形成所述漂移区后，形成所述阱区之前形成所述补偿掺杂区；或者，在形成所述阱区后，形成所述补偿掺杂区。
参考图8，形成位于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅极结构440，所述栅极结构440还覆盖部分所述隔离结构410。
本实施例中，所述栅极结构440包括位于所述衬底400上的栅氧化层441、以及位于所述栅氧化层441上的栅极层442；所述栅极层442的材料为多晶硅层。
具体地，形成所述栅极结构440的步骤包括：在所述衬底400上形成栅氧化膜；在所述栅氧化膜上形成栅极膜；在所述栅极膜上形成图形化的第三图形层(图未示)，所述第三图形层覆盖所述第一区域Ⅰ和第二区域Ⅱ交界处的栅极膜，还覆盖部分所述隔离结构410上方的栅极膜；以所述第三图形层为掩膜，依次刻蚀所述栅极膜和栅氧化膜，直至暴露出所述衬底400，形成图形化的栅氧化层441和栅极层442，所述栅氧化层441和栅极层442构成所述栅极结构440。
本实施例中，所述第三图形层的材料为光刻胶，形成所述栅极结构440后，采用湿法去胶或灰化工艺去除所述述第三图形层。
需要说明的是，形成所述栅极结构440后，所述制造方法还包括：形成覆盖所述栅极结构440侧壁的侧墙450。
所述侧墙450用于后续在所述栅极结构440两侧衬底400内形成源极和漏极时的注入掩膜，还用于对所述栅极结构440起到保护作用。
所述侧墙450可以为单层结构或叠层结构；所述侧墙450的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙450为单层结构，所述侧墙450的材料为氮化硅。
参考图9，在所述栅极结构440一侧的阱区420内形成源极460，在所述栅极结构440另一侧的漂移区430内形成漏极470，所述源极460和漏极470内具有第四掺杂离子，且所述第四掺杂离子类型与所述第三掺杂离子类型相同。
具体地，形成所述源极460和漏极470的步骤包括：在所述衬底400上形成图形化的第四图形层(图未示)，所述第四图形层暴露出所述源极460和漏极470相对应的区域，还暴露出所述隔离结构410和栅极结构440；以所述第四图形层为掩膜，对所述衬底400进行重掺杂工艺630，在所述栅极结构440两侧的衬底400中形成源极460和漏极470，其中，所述源极460位于所述栅极结构440一侧的阱区420内，所述漏极470位于所述栅极结构440另一侧的漂移区430内；去除所述第四图形层。
所述第四掺杂离子类型与所述第三掺杂离子类型相同。本实施例中，所述第四掺杂离子类型为P型，所述第四掺杂离子为P离子、As离子或Sb离子，注入能量为15KeV至45KeV，注入的离子剂量为5E13至2E15原子每平方厘米。
本实施例中，所述第四图形层的材料为光刻胶，形成所述源极460和漏极470后，采用湿法去胶或灰化工艺去除所述述第四图形层。
需要说明的是，本实施例中，所述衬底400用于形成P型LDMOS。在另一实施例中，所述衬底还可以用于形成N型LDMOS。
相应的，所述第二掺杂离子类型为P型，所述第三掺杂离子、第一掺杂离子和第四掺杂离子类型为N型。
具体地，形成所述补偿掺杂区的步骤中，所述离子注入工艺的离子源为P。所述离子注入工艺的工艺参数包括：注入能量为5KeV至25KeV，注入剂量为5E12原子每平方厘米至5E13原子每平方厘米，注入角度为15度至45度。
本实施例在第一区域Ⅰ衬底400中形成沟槽401(如图3所示)后，在所述沟槽401中形成隔离结构410(如图5所示)之前，在靠近第二区域Ⅱ一侧的沟槽401侧壁内形成补偿掺杂区402(如图4所示)，也就是说，形成隔离结构410后，所述补偿掺杂区402位于所述隔离结构410一侧且与所述隔离结构410相邻接；在所述第一区域Ⅰ衬底400内形成漂移区430(如图7所示)后，所述漂移区430内的掺杂离子类型与所述补偿掺杂区402内的掺杂离子类型相同，所述补偿掺杂区402可以对所述隔离结构410侧壁与第一区域Ⅰ衬底400表面围成的拐角处(如图3中区域B所示)的漂移区430进行补偿，避免因所述拐角处漂移区430的掺杂离子过多扩散至所述隔离结构410中而形成高阻区，即避免因所述拐角处漂移区430的掺杂离子过多流失而在所述拐角处形成高阻区，从而可以提高半导体结构的驱动电流，进而提高半导体结构的电学性能。
继续参考图9，本发明还提供一种半导体结构，包括：
衬底400，所述衬底包括用于形成漂移区的第一区域Ⅰ和用于形成阱区的第二区域Ⅱ；
隔离结构410，位于所述第一区域Ⅰ衬底400内；
位于所述第一区域Ⅰ衬底400内的补偿掺杂区402，所述补偿掺杂区402位于所述隔离结构410靠近所述第二区域Ⅱ衬底400的一侧，且所述补偿掺杂区402与所述的隔离结构410相邻接，所述补偿掺杂区402内具有第一掺杂离子；
阱区420，位于所述第二区域Ⅱ衬底400内，所述阱区420内具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子类型不同；
漂移区430，位于所述第一区域Ⅰ衬底400内，所述漂移区430包围所述隔离结构410和补偿掺杂区402；所述漂移区430内具有第三掺杂离子，所述第三掺杂离子类型与所述第一掺杂离子类型相同；
栅极结构440，位于所述第一区域Ⅰ和第二区域Ⅱ的交界处，且覆盖部分所述隔离结构410；
源极460，位于所述栅极结构440一侧的阱区420内，所述源极460内具有第四掺杂离子，且所述第四掺杂离子与所述第三掺杂离子类型相同；
漏极470，位于所述栅极结构440另一侧的漂移区430内，所述漏极470内具有第四掺杂离子，且所述第四掺杂离子与所述第三掺杂离子类型相同。
本实施例中，所述衬底400为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅或绝缘体上锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。
本实施例中，所述半导体结构为P型半导体结构。具体地，所述P型半导体结构为P型LDMOS。在另一实施例中，所述半导体结构还可以是N型LDMOS。
所述隔离结构410位于所述漂移区430内。所述隔离结构410可以起到增长LDMOS器件导通路径的作用，从而增大LDMOS器件的击穿电压。
本实施例中，所述隔离结构410的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述补偿掺杂区402位于所述漂移区430内，且所述补偿掺杂区402位于所述隔离结构410侧壁和所述第一区域Ⅰ衬底400表面围成的拐角处(如图3中区域B所示)。
所述补偿掺杂区402与所述隔离结构410相邻接，且所述第一掺杂离子类型与所述第三掺杂离子类型相同；所述补偿掺杂区402用于对所述拐角处的漂移区430进行补偿，避免因所述拐角处的第三掺杂离子过多扩散至所述隔离结构410中而在所述拐角处形成高阻区，即对所述拐角处漂移区430的第三掺杂离子流失进行补偿，从而可以提高半导体结构的驱动电流。
需要说明的是，沿垂直于所述衬底400表面的方向上，所述补偿掺杂区402的掺杂深度H(如图4所示)不宜过小，也不宜过大。如果所述掺杂深度H过小，容易导致所述拐角处的部分漂移区430因未能受到所述补偿掺杂区402的补偿，而出现第三掺杂离子流失过多的问题，也就是说，所述补偿掺杂区402的补偿效果不明显，所述拐角处仍旧容易出现高阻区，从而难以提高半导体结构的驱动电流；如果所述掺杂深度H过大，即所述补偿掺杂区402位于不易出现高阻区的漂移区430内，反而容易造成形成所述补偿掺杂区402的工艺成本的浪费。为此，本实施例中，沿垂直于所述衬底400表面的方向上，所述补偿区402的掺杂深度H为50埃至500埃。
本实施例中，所述半导体结构为P型LDMOS，相应的，所述第一掺杂离子类型为P型。具体地，所述第一掺杂离子包括B离子。
需要说明的是，所述补偿掺杂区402的掺杂离子浓度不宜过小，也不宜过大。如果掺杂离子浓度过小，对所述拐角处的漂移区430进行补偿的效果不明显，也就是说，难以对所述拐角处漂移区430的掺杂离子流失进行补偿，所述拐角处依旧容易形成高阻区，从而难以提高LDMOS的驱动电流；如果掺杂离子浓度过大，容易导致所述补偿掺杂区402过于靠近所述第二区域Ⅱ，而所述源极460位于所述第二区域Ⅱ衬底400内，从而容易导致短沟道效应的恶化。为此，本实施例中，所述补偿掺杂区402的掺杂离子浓度为5E12原子每立方厘米至2E13原子每立方厘米。
本实施例中，所述第二掺杂离子类型与所述第一掺杂离子类型不同；所述第三掺杂离子类型与所述第一掺杂离子类型相同。
相应的，所述第二掺杂离子类型为N型，所述第二掺杂离子为P离子，所述阱区420的掺杂浓度为2E18至2E19原子每立方厘米。在其他实施例中，所述第二掺杂离子还可以为As离子或Sb离子。
相应的，所述第三掺杂离子类型为P型，所述第三掺杂离子为B离子，所述漂移区430的掺杂浓度为5E18至5E19原子每立方厘米。在其他实施例中，所述第三掺杂离子还可以为Ga离子或In离子。
需要说明的是，本实施例中，所述阱区420和漂移区430相接触。
本实施例中，所述栅极结构440包括位于所述衬底400上的栅氧化层441、以及位于所述栅氧化层441上的栅极层442；所述栅极层442的材料为多晶硅层。
需要说明的是，所述半导体结构还包括：覆盖所述栅极结构440侧壁的侧墙450。
所述侧墙450用于在形成所述半导体结构的过程中，对所述栅极结构440起到保护作用，还用于作为形成所述源极460和漏极470的注入掩膜。
所述侧墙450可以为单层结构或叠层结构；所述侧墙450的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙450为单层结构，所述侧墙450的材料为氮化硅。
所述第四掺杂离子类型与所述第三掺杂离子类型相同。本实施例中，所述第四掺杂离子类型为P型，所述第四掺杂离子为P离子、As离子或Sb离子，掺杂离子浓度为5E13至2E15原子每立方厘米。
需要说明的是，本实施例中，所述半导体结构为P型LDMOS。在另一实施例中，所述半导体结构还可以是N型LDMOS。
相应的，所述第二掺杂离子类型为P型，所述第三掺杂离子、第一掺杂离子和第四掺杂离子类型为N型。具体地，所述第一掺杂离子为P，所述补偿掺杂区的掺杂离子浓度为5E12原子每立方厘米至5E13原子每立方厘米。
结合参考图10，示出了漂移区430的掺杂浓度和掺杂深度相关的变化曲线图。横坐标表示所述漂移区430的掺杂深度，纵坐标表示所述漂移区430的掺杂浓度。图10中曲线501表示未形成有所述补偿掺杂区402的情况下，所述漂移区430的掺杂浓度随掺杂深度变化的曲线图；曲线502表示形成有所述补偿掺杂区402的情况下，所述漂移区430的掺杂浓度随掺杂深度变化的曲线图。
如图10中区域C所示，在未形成有所述补偿掺杂区402的情况下，掺杂深度较小的区域中(即所述隔离结构410侧壁和所述第一区域Ⅰ衬底400表面围成的拐角处)，由于所述漂移区430的掺杂离子易扩散至所述隔离结构410中，从而导致所述拐角处的漂移区430掺杂浓度较小；在形成有所述补偿掺杂区402的情况下，所述补偿掺杂区402可以对所述拐角处的漂移区430进行补偿，因此所述拐角处的漂移区430掺杂浓度较大。
本实施例所述的半导体结构包括位于所述第一区域Ⅰ衬底400内的补偿掺杂区402，所述补偿掺杂区402位于所述隔离结构410靠近第二区域Ⅱ衬底400的一侧，所述补偿掺杂区402与所述隔离结构410相邻接，且所述补偿掺杂区402内的掺杂离子类型与漂移区430内的掺杂离子类型相同。所述补偿掺杂区402可以对所述隔离结构410侧壁与第一区域Ⅰ衬底400表面围成的拐角处(如图3中区域B所示)的漂移区430进行补偿，避免因所述拐角处漂移区430的掺杂离子过多扩散至所述隔离结构410中而形成高阻区，即避免因所述拐角处漂移区430的掺杂离子过多流失而在所述拐角处形成高阻区，从而可以提高半导体结构的驱动电流，进而提高半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底，所述衬底包括用于形成漂移区的第一区域和用于形成阱区的第二区域；
在所述第一区域衬底中形成沟槽；
在靠近所述第二区域一侧的沟槽侧壁内形成补偿掺杂区，所述补偿掺杂区内具有第一掺杂离子；
形成所述补偿掺杂区后，在所述沟槽中形成隔离结构；
在所述第二区域衬底内形成阱区，所述阱区内具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子类型不同；
在所述第一区域衬底内形成漂移区，所述漂移区内具有第三掺杂离子，所述第三掺杂离子类型与所述第一掺杂离子类型相同；
形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构还覆盖部分所述隔离结构；
在所述栅极结构一侧的阱区内形成源极，在所述栅极结构另一侧的漂移区内形成漏极，所述源极和漏极内具有第四掺杂离子，且所述第四掺杂离子类型与所述第三掺杂离子类型相同；
在靠近所述第二区域一侧的沟槽侧壁内形成补偿掺杂区的步骤包括：对所述沟槽侧壁和衬底顶部之间拐角处的衬底，进行离子注入工艺。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述衬底用于形成P型半导体结构，所述离子注入工艺的离子源为B、BF2或C2B10H12；
或者，
所述衬底用于形成N型半导体结构，所述离子注入工艺的离子源为P。
3.如权利要求2所述的半导体结构的制造方法，其特征在于，所述衬底用于形成P型半导体结构，所述离子注入工艺的离子源为B或BF2，所述离子注入工艺的工艺参数包括：注入能量为5KeV至50KeV，注入剂量为5E12原子每平方厘米至2E13原子每平方厘米，注入角度为15度至45度。
4.如权利要求2所述的半导体结构的制造方法，其特征在于，所述衬底用于形成P型半导体结构，所述离子注入工艺的离子源为C2B10H12，所述离子注入工艺的工艺参数包括：注入能量为30KeV至100KeV，注入剂量为5E12原子每平方厘米至1E13原子每平方厘米，注入角度为15度至45度。
5.如权利要求2所述的半导体结构的制造方法，其特征在于，所述衬底用于形成N型半导体结构，所述离子注入工艺的离子源为P，所述离子注入工艺的工艺参数包括：注入能量为5KeV至25KeV，注入剂量为5E12原子每平方厘米至5E13原子每平方厘米，注入角度为15度至45度。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，提供衬底的步骤中，所述第一区域和第二区域为相邻区域；
形成所述阱区和漂移区后，所述阱区和漂移区相接触。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，沿垂直于所述衬底表面的方向上，所述补偿掺杂区的掺杂深度为50埃至500埃。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述第一区域衬底中形成沟槽的步骤包括：在所述衬底上形成图形化的硬掩膜层，所述硬掩膜层中具有暴露出所述第一区域部分衬底的图形开口；
以所述图形开口为掩膜，去除部分厚度的所述衬底，形成沟槽。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，采用等离子体干法刻蚀工艺，去除部分厚度的所述衬底。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括用于形成漂移区的第一区域和用于形成阱区的第二区域；
隔离结构，位于所述第一区域衬底内；
位于所述第一区域衬底内的补偿掺杂区，所述补偿掺杂区位于所述隔离结构靠近所述第二区域衬底的一侧，且所述补偿掺杂区与所述隔离结构相邻接，所述补偿掺杂区内具有第一掺杂离子；
阱区，位于所述第二区域衬底内，所述阱区内具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子类型不同；
漂移区，位于所述第一区域衬底内，所述漂移区包围所述隔离结构和补偿掺杂区；所述漂移区内具有第三掺杂离子，所述第三掺杂离子类型与所述第一掺杂离子类型相同；
栅极结构，位于所述第一区域和第二区域的交界处，且覆盖部分所述隔离结构；
源极，位于所述栅极结构一侧的阱区内，所述源极内具有第四掺杂离子，且所述第四掺杂离子与所述第三掺杂离子类型相同；
漏极，位于所述栅极结构另一侧的漂移区内，所述漏极内具有第四掺杂离子，且所述第四掺杂离子与所述第三掺杂离子类型相同。
11.如权利要求10所述的半导体结构，其特征在于，所述补偿掺杂区位于所述隔离结构侧壁和所述第一区域衬底表面围成的拐角处。
12.如权利要求10所述的半导体结构，其特征在于，所述半导体结构为P型半导体结构，所述第一掺杂离子为B离子；
或者，
所述半导体结构为N型半导体结构，所述第一掺杂离子为P离子。
13.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为P型半导体结构，所述第一掺杂离子为B离子，所述补偿掺杂区的掺杂离子浓度为5E12原子每立方厘米至2E13原子每立方厘米。
14.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为N型半导体结构，所述第一掺杂离子为P离子，所述补偿掺杂区的掺杂离子浓度为5E12原子每立方厘米至5E13原子每立方厘米。
15.如权利要求10所述的半导体结构，其特征在于，所述第一区域和第二区域为相邻区域；所述阱区和漂移区相接触。
16.如权利要求10所述的半导体结构，其特征在于，沿垂直于所述衬底表面的方向上，所述补偿掺杂区的掺杂深度为50埃至500埃。
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