KR20090072013A - 수평형 디모스 트랜지스터 - Google Patents

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KR20090072013A
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Abstract

본 발명은 향상된 온저항 특성을 갖는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터에 관한 것이다.
본 발명에 따른 수평형 디모스 트랜지스터는 트렌치 소자분리막에 의해 활성 영역이 한정되는 제 1 도전형의 반도체 기판과; 상기 반도체 기판의 상부 일부 영역에 배치되는 제 2 도전형의 바디 영역과; 상기 바디 영역 상부에 배치되는 제1 도전형의 소스 영역과; 상기 반도체 기판의 상부 일정영역에서 상기 바디 영역과 상호 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역과; 상기 제 2 도전형 바디 영역의 상부 영역중 제 1 도전형 소스 영역에 인접한 상기 제 1 도전형의 반도체 기판 상에 배치되는 게이트 절연막과; 상기 제 1 도전형의 소스 영역에서부터 상기 트렌치 소자분리막 및 상기 트렌치 소자분리막 내부의 일정 부분까지 걸쳐서 배치되는 게이트 도전막을 포함하는 것을 특징으로 한다.
게이트 절연막, 수평형 디모스 트랜지스터

Description

수평형 디모스 트랜지스터{Lateral Double Diffused Metal Oxide Semiconductor}
본 발명은 반도체 소자에 관한 것으로, 특히, 향상된 온저항 특성을 갖는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 제조 설계기술의 발달로 인하여 반도체 칩을 하나로 시스템을 구성하려는 시도가 크게 일어나고 있다. 시스템의 1칩화는 콘트롤러와 메모리 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술 위주로 발전되어 왔다.
그러나, 시스템의 경량화, 소형화가 되기 위해서는 시스템의 전원을 조절하는 회로부, 즉, 입력단과 출력단과의 주요 기능을 하는 회로와 1개 칩화를 하여야 가능하게 된다. 입력단과 출력단은 고전압이 인가되는 회로이므로 일반적인 저전압CMOS 회로로는 구성할 수 없어 고전압 파워트랜지스터로 구성된다.
따라서, 시스템의 크기나 무게를 줄이기 위해서는 전원의 입력/출력단과 콘트롤러를 1개 칩으로 구성해야 한다. 이를 가능하게 하는 기술이 파워 IC로, 이는 고전압 트랜지스터와 저전압 CMOS트랜지스터 회로를 하나의 칩으로 구성하는 것이다.
파워 IC 기술은 종래의 불연속 파워트랜지스터(Discrete Power Transistor)인 VDMOS(Vertical DMOS) 소자 구조를 개선한 것으로, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트(Drift)영역을 채널과 드레인 사이에 두어 고전압 브레이크다운(Breakdown) 확보를 가능하게 하는 LDMOS(Lateral DMOS) 소자가 구현된다.
이때, LDMOS 소자에 형성되는 소자분리막은 0.25um 급 이하의 기술에서는 로직 소자의 밀도를 높이기 위해서 LOCOS(LOCcal Oxidation of Silicon) 구조 대신에 STI 구조가 사용된다.
이와 같은 종래의 STI 구조의 수평형 디모스 트랜지스터를 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 종래의 STI 구조의 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, 트렌치 소자분리막(Shallow Trench Isolation: STI)(11)에 의해 활성 영역이 한정되는 n-형 반도체 기판(10) 위에 p형 바디 영역(12)과 n-형확장된 드레인 영역(13)이 상호 일정 간격 이격되도록 배치된다. p형 바디 영역(12)의 상부에는 n+형 소스 영역(14)이 배치된다. p형 바디 영역(12)의 상부 영역중 n+형 소스 영역(14)에 인접하고 게이트 절연막(16) 및 게이트 도전막(17)과 중첩되는 부분은 채널 영역이다. n-형 확장된 드레인 영역(13)의 상부에는 n+형 드 레인 영역(15)이 배치된다. 채널 영역 위에는 게이트 절연막(16)과 게이트 도전막(17)이 순차적으로 적층되고, 게이트 도전막(17)의 측벽에는 게이트 스페이서막(18)이 형성된다. n+형 소스 영역(14) 및 n+형 드레인 영역(15)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다.
하지만, 이와 같은 종래의 STI 구조의 수평형 디모스 트랜지스터는 트렌치 소자분리막이 소스와 드레인 사이에 존재하며, 게이트는 소스에서부터 트렌치 소자분리막의 일부분까지 연장된 구조를 가지고 있는데, 이로 인해 수평형 디모스 트랜지스터의 온상태에서는 전류의 흐름이 트렌치 소자분리막에 의해 방해를 받게 되어 온 저항이 증가하는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 향상된 온저항 특성을 갖는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터를 제공하는 데 그 목적이 있다.
본 발명에 따른 수평형 디모스 트랜지스터는 트렌치 소자분리막에 의해 활성 영역이 한정되는 제 1 도전형의 반도체 기판과; 상기 반도체 기판의 상부 일부 영역에 배치되는 제 2 도전형의 바디 영역과; 상기 바디 영역 상부에 배치되는 제1 도전형의 소스 영역과; 상기 반도체 기판의 상부 일정영역에서 상기 바디 영역과 상호 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역과; 상기 제 2 도전형 바디 영역의 상부 영역중 제 1 도전형 소스 영역에 인접한 상기 제 1 도전형의 반도체 기판 상에 배치되는 게이트 절연막과; 상기 제 1 도전형의 소스 영역에서부터 상기 트렌치 소자분리막 및 상기 트렌치 소자분리막 내부의 일정 부분까지 걸쳐서 배치되는 게이트 도전막을 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 수평형 디모스 트랜지스터는 게이트를 STI의 일부영역에 형성함으로써 STI에 의한 온상태에서의 전류의 흐름 방해를 방지하여 향상된 온저항 특성을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 STI구조의 수평형 디모스 트랜지스터를 상세히 설명한다.
도 2는 본 발명에 따른 STI구조의 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 STI구조의 수평형 디모스 트랜지스터는 트렌치 소자분리막(shallow trench isolation: STI)(110)에 의해 활성 영역이 한정되는 n-형 반도체 기판(100) 위에 p형 바디 영역(120)과 n-형확장된 드레인 영역(130)이 상호 일정 간격 이격되도록 배치된다. p형 바디 영역(120)의 상부에는 n+형 소스 영역(140)이 배치된다. p형 바디 영역(120)의 상부 영역중 n+형 소스 영역(140)에 인접하고 게이트 절연막(160) 및 게이트 도전막(170)과 중첩되는 부분은 채널 영역(210)이다. n-형 확장된 드레인 영역(130)의 상부에는 n+형 드레인 영역(150)이 배치된다.
채널 영역(210) 위에는 게이트 절연막(160)과 게이트 도전막(170)이 순차적으로 적층되고, 게이트 도전막(170)의 측벽에는 게이트 스페이서막(180)이 형성된다.
여기서, 게이트 도전막(170)은 트렌치 소자분리막(110)의 소스 전극(S) 쪽 일부영역을 식각하여, 식각된 트렌치 소자분리막(110)의 일부영역 내부까지 형성된다. 이와 같은 구조로 인해 트랜지스터가 온 상태일 경우 전류의 흐름을 방해하는 종래의 구조와는 달리 트렌치 소자분리막(110) 내부의 게이트 도전막(170)과 실리콘 사이에도 게이트 전계에 따라 축적층(accumulation layer)(300)이 형성되기 때 문에 온저항이 감소하게 된다.
여기서, 표면에 형성된 게이트 도전막(170)보다 트렌치 소자분리막(110) 내부에 형성된 게이트 도전막(170)의 두께가 더 두껍게 형성되는데, 이로 인해 트랜지스터가 오프 상태일 경우 게이트 전극과 실리콘 사이에 존재하는 전계를 낮출 수 있다.
n+형 소스 영역(140) 및 n+형 드레인 영역(150)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다.
또한, 본 발명에 따른 수평형 디모스 트랜지스터는 트렌치 소자분리막(110) 내부에 형성된 게이트 도전막(170)이 있는 부분의 트렌치 소자분리막(110)과 게이트 절연막(160) 아래에 걸쳐서 n+형 추가층(320)이 형성될 수 있다. 이로 인해 트랜지스터 온 상태에서의 온저항을 더욱 감소시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 STI 구조의 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도.
도 2는 본 발명에 따른 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도.

Claims (5)

  1. 트렌치 소자분리막에 의해 활성 영역이 한정되는 제 1 도전형의 반도체 기판과;
    상기 반도체 기판의 상부 일부 영역에 배치되는 제 2 도전형의 바디 영역과;
    상기 바디 영역 상부에 배치되는 제1 도전형의 소스 영역과;
    상기 반도체 기판의 상부 일정영역에서 상기 바디 영역과 상호 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역과;
    상기 제 2 도전형 바디 영역의 상부 영역중 제 1 도전형 소스 영역에 인접한 상기 제 1 도전형의 반도체 기판 상에 배치되는 게이트 절연막과;
    상기 제 1 도전형의 소스 영역에서부터 상기 트렌치 소자분리막 및 상기 트렌치 소자분리막 내부의 일정 부분까지 걸쳐서 배치되는 게이트 도전막을 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 게이트 도전막의 측벽에 형성되는 게이트 스페이서막을 추가로 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 게이트 도전막은
    상기 제 1 도전형의 반도체 기판 표면에 형성된 게이트 도전막보다 상기 트렌치 소자분리막 내부에 형성된 게이트 도전막의 두께가 더 두껍게 형성되는 것을 특징으로 수평형 디모스 트랜지스터.
  4. 제 1항에 있어서,
    상기 트렌치 소자분리막 내부에 형성된 게이트 도전막이 있는 부분의 트렌치 소자분리막과 게이트 절연막 아래에 걸쳐서 형성된 n+형 추가층이 추가로 포함되는 것을 특징으로 하는 수평형 디모스 트랜지스터.
  5. 제 1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 수평형 디모스 트랜지스터.
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