TWI737218B - 半導體裝置 - Google Patents

Abstract

一種半導體裝置，其包括具有第一導電型的基底和位於基底上的閘極結構。基底包括第一井區、第二井區和至少一第三井區。第一井區在基底中且具有第二導電型。第二井區在閘極結構下方的第一井區中且具有第二導電型。第三井區在第一井區中且位於第二井區的至少一側。第三井區包括第一摻雜區、第二摻雜區、源極區和汲極區。第一摻雜區和第二摻雜區分別具有第一導電型和第二導電型，且第一摻雜區在第二井區和第二摻雜區之間。源極區在第一摻雜區中且具有第二導電型。汲極區在第二摻雜區中且具有第二導電型。

Description

半導體裝置

本發明是有關於一種半導體裝置，且特別是有關於一種金屬氧化物半導體。

高壓半導體元件廣泛地應用在各個領域中，例如高壓交流-直流轉換器（AC-DC converter）、LED驅動器等領域。隨著半導體技術逐漸進步，具有高轉換效率以及低預備能量消耗（standby power consumption）的高壓半導體元件也愈來愈受到重視。舉例來說，一般會將高壓啟動電路（常見如HV JFET、DMOS等電晶體）以及脈衝寬度調變（Pulse Width Modulation，PWM）電路整合於單一晶片中，通過高壓接面場效電晶體在啟動脈衝寬度電路之後關閉來以減少能量消耗。然而，為了要耐受高達數百伏特電壓以上，高壓接面場效電晶體的尺寸通常較大，使得高壓接面場效電晶體的飽和電流（saturation current）受到限制。

本發明提供一種半導體裝置，其能夠提供良好的耐壓特性。

本發明提供一種半導體裝置，其包括具有第一導電型的基底和位於基底上的閘極結構。基底包括第一井區、第二井區和至少一第三井區。第一井區在基底中且具有第二導電型。第二井區在閘極結構下方的第一井區中且具有第二導電型。第三井區在第一井區中且位於第二井區的至少一側，其中第三井區包括第一摻雜區、第二摻雜區、源極區和汲極區。第一摻雜區具有第一導電型。第二摻雜區具有第二導電型，其中第一摻雜區在第二井區和第二摻雜區之間。源極區在第一摻雜區中且具有第二導電型。汲極區在第二摻雜區中且具有第二導電型。

在本發明的一實施例中，上述的至少一第三井區包括多個第三井區，其分別位於第二井區的相對兩側。

在本發明的一實施例中，上述的第二摻雜區的摻雜濃度大於第一井區的摻雜濃度。

在本發明的一實施例中，上述的第二井區的摻雜濃度大於第一井區的摻雜濃度。

在本發明的一實施例中，上述的半導體裝置更包括設置在源極區和汲極區之間的隔離結構。

在本發明的一實施例中，上述的第一井區包括第一漂移區和第二漂移區，其中第一漂移區位於鄰近第一摻雜區底部的第一井區中，且第二漂移區位於鄰近第二摻雜區的第一井區中。

在本發明的一實施例中，上述的第三井區包括具有第一導電型的至少一子摻雜區，且子摻雜區在第一摻雜區中且與源極區間隔開來。

在本發明的一實施例中，上述的至少一子摻雜區包括彼此間隔開來的多個子摻雜區。

在本發明的一實施例中，上述的第一摻雜區分別與第二摻雜區和第二井區接觸。

本發明另提供一種半導體裝置，其包括具有第一導電型的基底和位於基底上的閘極結構，其中基底包括第一井區、多個第一摻雜區、多個源極區以及多個汲極區。第一井區在基底中且具有第二導電型，其中第一井區包括第一部分、第二部分和位於第一部分和第二部分之下的第三部分。多個第一摻雜區在第一井區中且具有第一導電型，其中多個第一摻雜區中的每一者在第一部分和第二部分之間，且第一部分在多個第一摻雜區之間及閘極結構之下。多個源極區分別在相對應的第一摻雜區中且具有第二導電型。多個汲極區分別在第一井區的第二部分中且具有第二導電型。

在本發明的一實施例中，上述的基底包括具有第二導電型的第二井區，其位於第一井區的第一部分中。

在本發明的一實施例中，上述的第二井區與相鄰的第一摻雜區接觸。

在本發明的一實施例中，上述的基底包括具有第二導電型的多個第二摻雜區，其分別位於第一井區中的第二部分中，且多個汲極區分別位於相對應的第二摻雜區中。

在本發明的一實施例中，上述的第二摻雜區的摻雜濃度大於第一井區的摻雜濃度。

在本發明的一實施例中，上述的第二摻雜區與相鄰的第一摻雜區接觸。

在本發明的一實施例中，上述的半導體裝置更包括隔離結構，其設置在彼此相鄰的源極區和汲極區之間。

在本發明的一實施例中，上述的第一井區包括第一漂移區和第二漂移區，其中第一漂移區在第一井區的第三部分中，且第二漂移區在第一井區的第二部分中。

在本發明的一實施例中，上述的基底包括具有第一導電型的多個子摻雜區，且多個子摻雜區分別在相對應的第一摻雜區中且與相對應的源極區間隔開來。

基於上述，由於具有第一導電型的第一摻雜區在具有第二導電型的第一井區中且位於具有第二導電型的第二井區和第二摻雜區之間，因此，在具有第二導電型的源極區和汲極區分別位於第一摻雜區和第二摻雜區的情況下，第一井區於鄰近第一摻雜區的底部處會形成額外的埋入式漂移區（buried drift region），如此可增加漂移區的長度且可使半導體裝置具有良好的耐壓特性。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1是本發明一實施例的半導體裝置的剖面示意圖。圖2是本發明另一實施例的半導體裝置的剖面示意圖。圖3是本發明又一實施例的半導體裝置的剖面示意圖。圖4是本發明再一實施例的半導體裝置的剖面示意圖。圖5是本發明一其他實施例的半導體裝置的剖面示意圖。

請參照圖1，半導體裝置10可包括具有第一導電型的基底100和位於基底100上的閘極結構200。在本實施例中，基底100可包括第一井區110、第二井區120和至少一第三井區130。第一井區110可位於基底100中且具有第二導電型。第二井區120可位於閘極結構200下方的第一井區110中且具有第二導電型。第三井區130可在第一井區110中且位於第二井區120的至少一側。第三井區130可包括具有第一導電型的第一摻雜區132、具有第二導電型的第二摻雜區134、具有第二導電型的源極區136和具有第二導電型的汲極區138。第一摻雜區132可位於第二井區120和第二摻雜區134之間。源極區136可位於第一摻雜區132中；而汲極區138可位於第二摻雜區134中。如此一來，由於具有第一導電型的第一摻雜區132位於具有第二導電型的第一井區110中以及具有第二導電型的第二井區120和第二摻雜區134之間，因此，在具有第二導電型的源極區136和汲極區138分別位於第一摻雜區132和第二摻雜區134的情況下，第一井區110於鄰近第一摻雜區132的底部會形成額外的埋入式漂移區（buried drift region），如此可增加漂移區的長度且可使半導體裝置具有良好的耐壓特性。另一方面，埋入式漂移區可具有雙重降低表面場（RESURF）的作用，故可提高汲極端的耐壓。在本實施例中，第一摻雜區132可分別與第二摻雜區134和第二井區120接觸。在本實施例中，半導體裝置10可例如採用CMOS的製程來製作，但本發明不以此為限。

以下，以第一導電型為N型、第二導電型為P型作為示範性實施例進行說明，但本發明不此為限。在其他實施例中，第一導電型也可為P型；而第二導電型也可為N型。

在第一導電型為N型且第二導電型為P型的情況下，半導體裝置10的導通電流路徑可如圖1所示之虛線，其內部電阻可包括下列電阻的總和：源極接觸電阻R _SC、源極區電阻R _S、通道區電阻R _CH、累積區電阻R _A、JFET區電阻R _JFET、埋入式漂移區電阻R _burieddrift、漂移區電阻R _drift、井區電阻R _well、汲極區電阻R _D和汲極接觸電阻R _DC。換句話說，導體裝置10在鄰近第一摻雜區132的底部處的第一井區110中可具有第一漂移區（如圖1中R _burieddrift所示之區域），且在鄰近第二摻雜區134的第一井區110中可具有第二漂移區（如圖1中R _drift所示之區域）。因此，半導體裝置10能夠在維持元件尺寸的情況下增加漂移區的長度，使得半導體裝置10具有良好的耐壓特性。另一方面，由圖1可看出，半導體裝置10的導通電流路徑可包括水平電流路徑和垂直電流路徑。也就是說，從半導體裝置10的結構上來看，半導體裝置10除了包含了類似於VDMOS的JFET區（如圖1中R _JFET所示之區域，垂直電流路）和LDMOS的漂移區（如圖1中R _drift所示之區域，水平電流路徑）之外，其更包含了位於第一摻雜區132和第一井區110之間的第一漂移區（如圖1中R _burieddrift所示之區域，水平電流路徑），以作為上述JFET區和漂移區的電流連接路徑。換句話說，半導體裝置10整合了VDMOS和LDMOS的特徵而形成具折疊埋入式漂移區的DMOS。

在本實施例中，閘極結構200可包括間隙壁202、閘介電層204和閘電極206。閘介電層204可包括二氧化矽或高介電常數（high-k）的閘極介電材料，且閘電極206可包括多晶矽或金屬閘極材料。間隙壁202可包括氮化物類的側壁間隔件（例如，包括SiN）或氧化物類的側壁間隔件（例如，SiO ₂、SiOC等）。

在本實施例中，如圖1所示，至少一第三井區130可包括多個第三井區130，其分別位於第二井區120的相對兩側。也就是說，半導體裝置10可具有兩個通道區（即第一摻雜區132中位於閘極結構200下方的部分）、單個JFET區（即第二井區120）、兩個埋入式漂移區（如圖1中R _burieddrift所示之區域）、兩個漂移區（如圖1中R _drift所示之區域）、兩個源極區136和兩個汲極區138。

在本實施例中，第二摻雜區134的摻雜濃度可大於第一井區110的摻雜濃度，如此可縮短源極區136和汲極區138之間的間隔距離，使得半導體裝置10的元件尺寸能夠進一步縮小。在本實施例中，第二井區120的摻雜濃度可大於第一井區110的摻雜濃度，如此可縮短相鄰的兩個第一摻雜區132之間的間隔距離，使得半導體裝置10的元件尺寸能夠進一步縮小。

在本實施例中，半導體裝置10可包括用來定義元件區的隔離結構140。第一井區110、第二井區120和第三井區130可位於兩個相鄰的隔離結構140之間。在本實施例中，半導體裝置10可包括介電層170以及形成於介電層170中的多個接觸窗180。介電層170可形成於基底100上且覆蓋閘極結構200。接觸窗180可分別與相應之源極136、汲極138和閘電極206電性連接。在本實施例中，半導體裝置10可選擇性地包括矽化物層150以及自對準金屬矽化物阻擋層160。矽化物層150可分別形成於源極區136和汲極區138上，且將源極區136和汲極區138電性連接至相對應之接觸窗180。自對準金屬矽化物阻擋層160可形成於兩個相鄰的矽化物層150之間。在其他實施例中，如圖2所示，半導體裝置20可不包括矽化物層150以及自對準金屬矽化物阻擋層160，源極136和汲極138可直接電性連接至相對應之接觸窗180。

在一些實施例中，如圖3所示，半導體裝置30可更包括設置在源極區136和汲極區138之間的隔離結構142，如此可提升汲極的施加電壓。

在一些實施例中，如圖4所示，半導體裝置40的第三井區230可包括具有第一導電型的至少一子摻雜區233，其中子摻雜區233可位於第一摻雜區232中且與源極區136間隔開來，如此可藉由對第一摻雜區232進行電壓調制來改善本體效應（Body effect）。在另一些實施例中，如圖5所示，至少一子摻雜區233可包括彼此間隔開來的多個子摻雜區233。

圖6是本發明另一其他實施例的半導體裝置的剖面示意圖。圖7是本發明又一其他實施例的半導體裝置的剖面示意圖。圖8是本發明再一其他實施例的半導體裝置的剖面示意圖。

圖6中所示之半導體裝置50與圖1所示之半導體裝置10相似，其差異僅在於圖6的基底100a未包括第二摻雜區134和第二井區120，其他相同或相似構件採用相同或相似元件標號，下文中不再作進一步的贅述。圖7中所示之半導體裝置60與圖6所示之半導體裝置50相似，其差異僅在於圖7的基底100a更包括了第二井區120，其他相同或相似構件採用相同或相似元件標號，下文中不再作進一步的贅述。圖8中所示之半導體裝置70與圖6所示之半導體裝置50相似，其差異僅在於圖8的基底100a更包括了多個第二摻雜區134，其他相同或相似構件採用相同或相似元件標號，下文中不再作進一步的贅述。

請參照圖6，半導體裝置50可包括具有第一導電型的基底100a和位於基底100a上的閘極結構200。在本實施例中，基底100a可包括第一井區110a、多個第一摻雜區132、多個源極區136和多個汲極區138。第一井區110a可位於基底100a中且具有第二導電型。第一井區110a可包括第一部分110a1、第二部分110a2和位於第一部分110a1和第二部分110a2之下的第三部分110a3。第一摻雜區132可位於第一井區110a中且具有第一導電型。第一摻雜區132中的每一者可位於第一部分110a1和第二部分110a2之間，且第一部分110a1可位於第一摻雜區132之間及閘極結構200下方。源極區136可分別在相對應的第一摻雜區132中且具有第二導電型。汲極區138可分別在第一井區110a的第二部分110a2中且具有第二導電型。如此一來，由於具有第一導電型的第一摻雜區132位於具有第二導電型的第一部分110a1和第二部分110a2之間以及具有第二導電型的第三部分110a3上，因此，在具有第二導電型的源極區136和汲極區138分別位於第一摻雜區132和第一井區110a的第二部分110a2中的情況下，第一井區110a於鄰近第一摻雜區132的第三部分110a3中會形成第一漂移區（即埋入式漂移區），且在第一井區110a的第二部分110a2中會形成第二漂移區，如此可增加漂移區的長度且可使半導體裝置具有良好的耐壓特性。另一方面，埋入式漂移區可具有雙重降低表面場（RESURF）的作用，故可提高汲極端的耐壓。

在一些實施例中，如圖7所示，半導體裝置60中的基底100b可包括具有第二導電型的第二井區120。第二井區120可位於第一井區110a的第一部分110a1中（請同時參照圖6和圖7）。在本實施例中，第二井區120的摻雜濃度可大於第一井區110a的摻雜濃度，如此可縮短相鄰的兩個第一摻雜區132之間的間隔距離，使得半導體裝置60的元件尺寸能夠進一步縮小。在本實施例中，第二井區120可與相鄰的第一摻雜區132接觸。

在一些實施例中，如圖8所示，半導體裝置70的基底100a可包括具有第二導電型的多個第二摻雜區134。第二摻雜區134可分別位於第一井區110a中的第二部分110a2中（請同時參照圖6和圖8），其中汲極區138可分別位於相對應的第二摻雜區134中。在本實施例中，第二摻雜區134的摻雜濃度可大於第一井區110a的摻雜濃度，如此可縮短源極區136和汲極區138之間的間隔距離，使得半導體裝置70的元件尺寸能夠進一步縮小。在本實施例中，第二摻雜區134可與相鄰的第一摻雜區132接觸。

綜上所述，在上述實施例的半導體裝置中，由於具有第一導電型的第一摻雜區在具有第二導電型的第一井區中且位於具有第二導電型的第二井區和第二摻雜區之間（或是具有第二導電型的第一部分和第二部分之間），因此，在具有第二導電型的源極區和汲極區分別位於第一摻雜區和第二摻雜區（或是第二部分）的情況下，第一井區於鄰近第一摻雜區的底部處會形成額外的埋入式漂移區，如此可增加漂移區的長度且可使半導體裝置具有良好的耐壓特性。

10、20、30、40、50、60、70:半導體裝置 100、100a:基底 110、110a:第一井區 110a1:第一部分 110a2:第二部分 110a3:第三部分 120:第二井區 130、230:第三井區 132、232:第一摻雜區 134:第二摻雜區 136:源極區 138:汲極區 140、142:隔離結構 150:矽化物層 160:自對準金屬矽化物阻擋層 170:介電層 180:接觸窗 200:閘極結構 202:間隙璧 204:閘介電層 206:閘電極 233:子摻雜區 R _SC:源極接觸電阻 R _S:源極區電阻 R _CH:通道區電阻 R _A:累積區電阻 R _JFET:JFET區電阻 R _burieddrift:埋入式漂移區電阻 R _drift:漂移區電阻 R _well:井區電阻 R _D:汲極區電阻 R _DC:汲極接觸電阻

圖1是本發明一實施例的半導體裝置的剖面示意圖。 圖2是本發明另一實施例的半導體裝置的剖面示意圖。 圖3是本發明又一實施例的半導體裝置的剖面示意圖。 圖4是本發明再一實施例的半導體裝置的剖面示意圖。 圖5是本發明一其他實施例的半導體裝置的剖面示意圖。 圖6是本發明另一其他實施例的半導體裝置的剖面示意圖。 圖7是本發明又一其他實施例的半導體裝置的剖面示意圖。 圖8是本發明再一其他實施例的半導體裝置的剖面示意圖。

10:半導體裝置

100:基底

110:第一井區

120:第二井區

130:第三井區

132:第一摻雜區

134:第二摻雜區

136:源極區

138:汲極區

140:隔離結構

150:矽化物層

160:自對準金屬矽化物阻擋層

170:介電層

180:接觸窗

200:閘極結構

202:間隙璧

204:閘介電層

206:閘電極

R_SC:源極接觸電阻

R_S:源極區電阻

R_CH:通道區電阻

R_A:累積區電阻

R_JFET:JFET區電阻

R_burieddrift:埋入式漂移區電阻

R_drift:漂移區電阻

R_well:井區電阻

R_D:汲極區電阻

R_DC:汲極接觸電阻

Claims (20)

1. 一種半導體裝置，包括具有第一導電型的基底和位於所述基底上的閘極結構，其中所述基底包括：第一井區，在所述基底中且具有第二導電型；第二井區，在所述閘極結構下方的所述第一井區中且具有所述第二導電型，其中所述第二井區的摻雜濃度大於所述第一井區的摻雜濃度；以及至少一第三井區，在所述第一井區中且位於所述第二井區的至少一側，其中所述至少一第三井區包括：第一摻雜區，具有所述第一導電型；第二摻雜區，具有所述第二導電型，其中所述第一摻雜區在所述第二井區和所述第二摻雜區之間；源極區，在所述第一摻雜區中且具有所述第二導電型；以及汲極區，在所述第二摻雜區中且具有所述第二導電型。
2. 如請求項1所述的半導體裝置，其中所述至少一第三井區包括多個第三井區，所述多個第三井區分別位於所述第二井區的相對兩側。
3. 如請求項1所述的半導體裝置，其中所述第二摻雜區的摻雜濃度大於所述第一井區的摻雜濃度。
4. 如請求項1所述的半導體裝置，更包括：隔離結構，設置在所述源極區和所述汲極區之間。
5. 如請求項1所述的半導體裝置，其中所述至少一第三井區包括具有所述第一導電型的至少一子摻雜區，且所述至少一子摻雜區在所述第一摻雜區中且與所述源極區間隔開來。
6. 如請求項5所述的半導體裝置，其中所述至少一子摻雜區包括彼此間隔開來的多個子摻雜區。
7. 如請求項1所述的半導體裝置，其中所述第一摻雜區分別與所述第二摻雜區和所述第二井區接觸。
8. 一種半導體裝置，包括具有第一導電型的基底和位於所述基底上的閘極結構，其中所述基底包括：第一井區，在所述基底中且具有第二導電型；第二井區，在所述閘極結構下方的所述第一井區中且具有所述第二導電型；以及至少一第三井區，在所述第一井區中且位於所述第二井區的至少一側，其中所述至少一第三井區包括：第一摻雜區，具有所述第一導電型；第二摻雜區，具有所述第二導電型，其中所述第一摻雜區在所述第二井區和所述第二摻雜區之間；源極區，在所述第一摻雜區中且具有所述第二導電型；以及汲極區，在所述第二摻雜區中且具有所述第二導電型，其中所述第一井區包括第一漂移區和第二漂移區，所述第一漂移區位於鄰近所述第一摻雜區底部的所述第一井區中，所 述第二漂移區位於鄰近所述第二摻雜區的所述第一井區中。
9. 如請求項8所述的半導體裝置，其中所述至少一第三井區包括具有所述第一導電型的至少一子摻雜區，且所述至少一子摻雜區在所述第一摻雜區中且與所述源極區間隔開來。
10. 如請求項9所述的半導體裝置，其中所述至少一子摻雜區包括彼此間隔開來的多個子摻雜區。
11. 如請求項8所述的半導體裝置，其中所述第一摻雜區分別與所述第二摻雜區和所述第二井區接觸。
12. 一種半導體裝置，包括具有第一導電型的基底和位於所述基底上的閘極結構，其中所述基底包括：第一井區，在所述基底中且具有第二導電型，其中所述第一井區包括第一部分、第二部分和位於所述第一部分和所述第二部分之下的第三部分；第二井區，具有所述第二導電型，所述第二井區位於所述第一井區的所述第一部分中，其中所述第二井區的摻雜濃度大於所述第一井區的摻雜濃度；多個第一摻雜區，在所述第一井區中且具有所述第一導電型，其中所述多個第一摻雜區中的每一者在所述第一部分和所述第二部分之間，且所述第一部分在所述多個第一摻雜區之間及所述閘極結構之下；多個源極區，分別在相對應的第一摻雜區中且具有所述第二導電型；以及 多個汲極區，分別在所述第一井區的所述第二部分中且具有所述第二導電型。
13. 如請求項12所述的半導體裝置，其中所述第二井區與相鄰的第一摻雜區接觸。
14. 如請求項12所述的半導體裝置，更包括：隔離結構，設置在彼此相鄰的源極區和汲極區之間。
15. 如請求項12所述的半導體裝置，其中所述基底包括具有所述第一導電型的多個子摻雜區，且所述多個子摻雜區分別在相對應的第一摻雜區中且與相對應的源極區間隔開來。
16. 一種半導體裝置，包括具有第一導電型的基底和位於所述基底上的閘極結構，其中所述基底包括：第一井區，在所述基底中且具有第二導電型，其中所述第一井區包括第一部分、第二部分和位於所述第一部分和所述第二部分之下的第三部分；多個第一摻雜區，在所述第一井區中且具有所述第一導電型，其中所述多個第一摻雜區中的每一者在所述第一部分和所述第二部分之間，且所述第一部分在所述多個第一摻雜區之間及所述閘極結構之下；多個源極區，分別在相對應的第一摻雜區中且具有所述第二導電型；多個汲極區，分別在所述第一井區的所述第二部分中且具有所述第二導電型；以及 具有所述第二導電型的多個第二摻雜區，所述多個第二摻雜區分別位於所述第一井區中的所述第二部分中，其中所述多個汲極區分別位於相對應的第二摻雜區中，其中所述第一井區包括第一漂移區和第二漂移區，所述第一漂移區在所述第一井區的所述第三部分中，所述第二漂移區在所述第一井區的所述第二部分中。
17. 如請求項16所述的半導體裝置，其中所述第二摻雜區的摻雜濃度大於所述第一井區的摻雜濃度。
18. 如請求項16所述的半導體裝置，其中所述第二摻雜區與相鄰的第一摻雜區接觸。
19. 如請求項16所述的半導體裝置，更包括：隔離結構，設置在彼此相鄰的源極區和汲極區之間。
20. 如請求項16所述的半導體裝置，其中所述基底包括具有所述第一導電型的多個子摻雜區，且所述多個子摻雜區分別在相對應的第一摻雜區中且與相對應的源極區間隔開來。

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