CN216871980U - 金属-氧化物半导体场效应晶体管结构 - Google Patents
金属-氧化物半导体场效应晶体管结构 Download PDFInfo
- Publication number
- CN216871980U CN216871980U CN202122636593.9U CN202122636593U CN216871980U CN 216871980 U CN216871980 U CN 216871980U CN 202122636593 U CN202122636593 U CN 202122636593U CN 216871980 U CN216871980 U CN 216871980U
- Authority
- CN
- China
- Prior art keywords
- doped region
- well
- type
- heavily doped
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本实用新型公开一种金属‑氧化物半导体场效应晶体管(MOSFET)结构,其使用双扩散漏极结构于源极以及使用场漂移结构于漏极。在不进行额外的半导体技术优化的情况下,该MOSFET结构可保持一个较高的跨导,而短沟道效应亦不易出现,芯片面积没有大幅增加,并保持低阈值电压。
Description
技术领域
本实用新型涉及一种半导体器件结构,尤其涉及一种用于提高耐受工作电压的金属-氧化物半导体场效应晶体管结构。
背景技术
金属-氧化物半导体场效应晶体管(MOSFET)常应用于不同的电子设备中。但在高电压(HV)驱动的时候,其结构必须要有所改变才能满足高电压的需求。现有的具有双扩散漏极(double-diffused drain(DDD)) 结构的晶体管,其优点在于,栅极到源极的距离可以更短,增加跨导,不过,在提高漏源极间的电压(VDS)时,耗尽区会增加,传导时沟道长度降低,因此会受到短沟道效应的影响。至于现有的场漂移(Field Drift (FD))结构具有漂移区,在漏极和栅极之间形成耗尽区,增加击穿电压电平,降低短沟道效应的影响,然而,此结构需要更大面积和高阈值电压 (VT),并不利地减小沟道跨导,输出功率降低,使在应用中带来不便,还需要更大的芯片尺寸。
实用新型内容
本实用新型公开一种MOSFET结构,其使用双扩散漏极(DDD)结构于源极以及使用场漂移(FD)结构于漏极。在不进行额外的半导体技术优化的情况下,该MOSFET结构能保持低阈值电压并减少短沟道效应的影响。
本实用新型公开一种MOSFET结构,其包括:衬底;第一阱,其位于该衬底之上并且与衬底的掺杂类型相同;源极,其包括第二阱、第一轻掺杂区和第一重掺杂区,该第二阱位于该第一阱之中并且与第一阱的掺杂类型相反,该第一轻掺杂区位于该第二阱之中并且与第二阱的掺杂类型相同但掺杂浓度更大或相同,该第一重掺杂区用于与第一导线连接以及位于该第一轻掺杂区之中并且与第一轻掺杂区的掺杂类型相同但掺杂浓度更大;漏极,其包括第三阱和第二重掺杂区,该第三阱位于该第一阱之中并且与第一阱的掺杂类型相反,该第二阱和该第三阱被第一阱的部分隔开,该第二重掺杂区用于与第二导线连接以及位于该第三阱之中并且与第三阱的掺杂类型相同但掺杂浓度更大;栅极绝缘层,其位于该第一重掺杂区和该第二重掺杂区之间并且至少在该第一阱和该第三阱之上;栅极,其位于该栅极绝缘层之上;第一场氧化物层,其位于该栅极绝缘层和该第二重掺杂区之间,第一场氧化物层的第一部分位于第三阱的顶端之上,第一场氧化物层的第二部分位于第三阱的顶端之下以形成隔离沟槽;以及场板,其位于该第一场氧化物层之上并且在栅极的一侧沿第二重掺杂区的方向伸延。
根据某些实施例,该衬底为p型衬底、该第一阱为p型阱、该第二阱为n型阱、该第三阱为n型阱、该第一轻掺杂区为n型轻掺杂区、该第一重掺杂区为n型重掺杂区、该第二重掺杂区为n型重掺杂区。
根据某些实施例,该衬底为n型衬底、该第一阱为n型阱、该第二阱为p型阱、该第三阱为p型阱、该第一轻掺杂区为p型轻掺杂区、该第一重掺杂区为p型重掺杂区、该第二重掺杂区为p型重掺杂区。
根据某些实施例,该MOSFET结构还包括:第三重掺杂区,其位于该第一阱之中并且与该第二阱相邻,该第三重掺杂区与第一阱的掺杂类型相同但掺杂浓度更大;第二场氧化物层,其位于该第一重掺杂区和该第三重掺杂区之间,第二场氧化物层的第一部分位于在第一阱、第二阱和第一轻掺杂区的顶端之上,第二场氧化物层的第二部分位于第一阱、第二阱和第一轻掺杂区的顶端之下;第四重掺杂区,其位于该第一阱之中并且与该第三阱相邻,该第四重掺杂区与第一阱的掺杂类型相同但掺杂浓度更大;以及第三场氧化物层,其位于该第二重掺杂区和该第四重掺杂区之间,第三场氧化物层的第一部分在第一阱和第三阱的顶端之上,第三场氧化物层的第二部分在第一阱和第三阱的顶端之下。
根据某些实施例,该衬底为p型衬底、该第一阱为p型阱、该第三重掺杂区为p型重掺杂区、该第四重掺杂区为p型重掺杂区、该第二阱为n 型阱、该第三阱为n型阱、该第一轻掺杂区为n型轻掺杂区、该第一重掺杂区为n型重掺杂区、该第二重掺杂区为n型重掺杂区。
根据某些实施例,该衬底为n型衬底、该第一阱为n型阱、该第三重掺杂区为n型重掺杂区、该第四重掺杂区为n型重掺杂区、该第二阱为p 型阱、该第三阱为p型阱、该第一轻掺杂区为p型轻掺杂区、该第一重掺杂区为p型重掺杂区、该第二重掺杂区为p型重掺杂区。
根据某些实施例,该栅极和该场板包括多晶硅或金属。
根据某些实施例,该栅极绝缘层包括二氧化硅。
根据某些实施例,该栅极绝缘层还在该第二阱之上。
根据某些实施例,该漏极还包括第二轻掺杂区,其位于该第三阱和该第二重掺杂区之间并且与第二重掺杂区的掺杂类型相同但掺杂浓度在第三阱和第二重掺杂区的掺杂浓度之间或与第三阱的掺杂浓度相同。
根据某些实施例,第一场氧化物层的第一部分还位于第二轻掺杂区的顶端之上,第一场氧化物层的第二部分还位于第二轻掺杂区的顶端之下。
根据某些实施例,第三场氧化物层的第一部分还位于第二轻掺杂区的顶端之上,第三场氧化物层的第二部分还位于第二轻掺杂区的顶端之下。
附图说明
以下将结合附图和实施例对本实用新型作进一步详细说明,附图中:
图1为根据某些实施例的MOSFET结构的横截面图;以及
图2为根据另一实施例的MOSFET结构的横截面图。
具体实施方式
下面结合附图以及实施例说明本实用新型的具体实施方式。
在传统的集成电路,漏极和源极基本上采用对称的设计,漏极和源极是可以交换的,当需要配置成用于高电压操作时,可以选择使用具有双重扩散的设计,或场漂移的设计。
正如以上述背景技术所讨论,每种方法都有不同的优点和缺点,双重扩散的设计改变掺杂分布,在n型阱或p型阱内加上了一个轻掺杂区,该轻掺杂区具有相对较低的掺杂浓度,改变了耗尽轮廓,耗尽层会增加,耗尽深度也会增加,增加跨导,不过,当传导时,沟道长度亦会降低,因此会受到短沟道效应的影响。
至于采用场漂移结构的设计,其特征在于,在栅极和源极之间,或栅极和漏极之间皆具有漂移区,有利地在漏极和栅极之间形成了耗尽区,位于漂移区的下方,均匀分布栅漏极间的电压(VGD),降低栅极末端的电场,增加击穿电压电平,从而降低出现短沟道效应的机会,不过,此结构增加栅极和漏极之间的距离,整体设计需要更大的芯片面积,其阈值电压亦较高,并不利地减小沟道跨导,输出功率降低,使在应用中带来不便。
为了要同时获得两者的优点,本实用新型特意定义了芯片布局中源极和漏极的位置,并各自采用不同的结构。尤其是,双重扩散的结构用于栅极到源极之间,而场漂移的结构用于栅极到漏极之间。因此,在不进行额外的半导体技术优化的情况下,本实用新型可保持一个较高的跨导的同时,短沟道效应亦不易出现,芯片面积没有大幅增加,可以保持在一个合理的范围。
本实用新型并不是非对称的MOSFET结构,因为传统的非对称结构需要将基极和源极连接一起,或者只有很小的电压差。本实用新型可以应用于高电压的设计上,基极和源极之间的电压差可以很大。
本实用新型的MOSFET结构结合了以上两种结构,在源极上采用具有双重扩散以承受源极与体极端之间的高电位差。此外,漏极则采用场漂移的结构,通过场氧化物下方的路径连接到沟道以降低栅极末端的电场,并且漏极可延伸沿沟道的耗尽区以减少短沟道效应的影响。此外,在场氧化物上方生成用于防止栅极末端到漏极击穿的场板。
图1为根据某些实施例的MOSFET结构100的横截面图。MOSFET结构 100包括源极111、漏极112和位于沟道之上的栅极绝缘层141和栅极142。该MOSFET结构100被配置成于源极111具有双重扩散的结构,于漏极112 具有场漂移的结构,从而同时获取两种结构的优点,一方面跨导可以足够高,没有受到严重短沟道效应的影响,另一方面,芯片面积没有大幅增加,输出功率亦为合理。该MOSFET结构100包括衬底110、第一阱121、第二阱122、第三阱123、第一轻掺杂区131、第一重掺杂区132、第二重掺杂区133、栅极绝缘层141、栅极142、第一场氧化物层143和场板144。第一阱121位于衬底110之上并且与衬底110的掺杂类型相同。源极111包括第二阱122、第一轻掺杂区131和第一重掺杂区132。漏极112包括第三阱123和第二重掺杂区133。第二阱122位于第一阱121之中并且与第一阱121的掺杂类型相反。第三阱123位于第一阱121之中并且与第一阱 121的掺杂类型相反,第二阱122和第三阱123被第一阱121的部分隔开。第一轻掺杂区131位于第二阱122之中并且与第二阱122的掺杂类型相同但掺杂浓度更大或相同。第一重掺杂区132位于第一轻掺杂区131之中并且与第一轻掺杂区131的掺杂类型相同但掺杂浓度更大,第一重掺杂区132 与源极电导线1321相连。第二重掺杂区133位于第三阱123之中并且与第三阱123的掺杂类型相同但掺杂浓度更大,第二重掺杂区133与漏极电导线1331相连。栅极绝缘层141位于第一重掺杂区132和第二重掺杂区133之间并且在第一阱121、第二阱122、第三阱123之上。栅极142位于栅极绝缘层141之上。第一场氧化物层143位于栅极绝缘层141和第二重掺杂区133之间,第一场氧化物层143的第一部分(即上部分)1431位于第三阱123的顶端1231之上,第一场氧化物层143的第二部分(即下部分)1432位于第三阱123的顶端之下以形成隔离沟槽。就此,漏极112可通过隔离沟槽下方的路径伸延到栅极142下方的区域。场板144位于第一场氧化物层143之上并且在栅极142的一侧沿第二重掺杂区133的方向伸延。
优选的,该MOSFET结构100还包括第三重掺杂区151、第二场氧化物层152、第四重掺杂区153和第三场氧化物层154。第三重掺杂区151位于第一阱121之中并且与第二阱122相邻,第三重掺杂区151与第一阱121 的掺杂类型相同但掺杂浓度更大。第二场氧化物层152位于第一重掺杂区 132和第三重掺杂151区之间,第二场氧化物层152的第一部分(即上部分)位于第一阱121、第二阱122和第一轻掺杂区131的顶端之上,第二场氧化物层152的第二部分(即下部分)位于第一阱121、第二阱122和第一轻掺杂区131的顶端之下。第四重掺杂区153位于第一阱121之中并且与第三阱123相邻,第四重掺杂区153与第一阱121的掺杂类型相同但掺杂浓度更大。第三场氧化物层154位于第二重掺杂区133和第四重掺杂区153之间,第三场氧化物层154的第一部分(即上部分)位于第一阱121 和第三阱123的顶端之上,第三场氧化物层154的第二部分(即下部分) 位于第一阱121和第三阱123的顶端之下。
根据某些实施例,衬底110、第一阱121、第三重掺杂区151和第四重掺杂区153的掺杂类型为p型,第二阱122、第三阱123、第一轻掺杂区131、第一重掺杂区132和第二重掺杂区133的掺杂类型为n型。
根据某些实施例,衬底110为p型衬底、第一阱121为p型阱、第三重掺杂区151为p型重掺杂区、第四重掺杂区153为p型重掺杂区、第二阱122为n型阱、第三阱123为n型阱、第一轻掺杂区131为n型轻掺杂区、第一重掺杂区132为n型重掺杂区、第二重掺杂区133为n型重掺杂区。
根据某些实施例,衬底110、第一阱121、第三重掺杂区151和第四重掺杂区153的掺杂类型为n型,第二阱122、第三阱123、第一轻掺杂区131、第一重掺杂区132和第二重掺杂区133的掺杂类型为p型。
根据某些实施例,衬底110为n型衬底、第一阱121为n型阱、第三重掺杂区151为n型重掺杂区、第四重掺杂区153为n型重掺杂区、第二阱122为p型阱、第三阱123为p型阱、第一轻掺杂区131为p型轻掺杂区、第一重掺杂区132为p型重掺杂区、第二重掺杂区133为p型重掺杂区。
根据某些实施例,栅极142和场板144包括多晶硅或金属。
根据某些实施例,栅极绝缘层141包括二氧化硅。
图2为根据另一实施例的MOSFET结构200的横截面图。与图1的 MOSFET结构100比较,在本实施例中的MOSFET结构200的漏极113还包括第二轻掺杂区134,其位于第三阱123和第二重掺杂区133之间并且与第二重掺杂区133的掺杂类型相同但掺杂浓度在第三阱123和第二重掺杂区133的掺杂浓度之间或与第三阱123的掺杂浓度相同。第一场氧化物层 143的第一部分(即上部分)1431位于第三阱123和第二轻掺杂区134的顶端之上,第一场氧化物层143的第二部分(即下部分)1432位于第三阱 123和第二轻掺杂区134的顶端之下。第三场氧化物层154的第一部分位于第一阱121、第三阱123和第二轻掺杂区134的顶端之上,第三场氧化物层的第二部分位第一阱121、第三阱123和第二轻掺杂区134的顶端之下。
虽然以上描述了本实用新型的具体实施方式,但是本领域的技术人员应当理解,这仅仅是举例说明,在不背离本实用新型的原理和实质的前提下,可以对这些实施的方式做出一些变更和修改,因此,本实用新型的保护范围由所附的权利要求书限定。
Claims (12)
1.一种金属-氧化物半导体场效应晶体管结构,其特征在于,其包括:
衬底;
第一阱,其位于该衬底之上并且与衬底的掺杂类型相同;
源极,其包括第二阱、第一轻掺杂区和第一重掺杂区,该第二阱位于该第一阱之中并且与第一阱的掺杂类型相反,该第一轻掺杂区位于该第二阱之中并且与第二阱的掺杂类型相同但掺杂浓度更大或相同,该第一重掺杂区用于与第一导线连接以及位于该第一轻掺杂区之中并且与第一轻掺杂区的掺杂类型相同但掺杂浓度更大;
漏极,其包括第三阱和第二重掺杂区,该第三阱位于该第一阱之中并且与第一阱的掺杂类型相反,该第二阱和该第三阱被第一阱的部分隔开,该第二重掺杂区用于与第二导线连接以及位于该第三阱之中并且与第三阱的掺杂类型相同但掺杂浓度更大;
栅极绝缘层,其位于该第一重掺杂区和该第二重掺杂区之间并且至少在该第一阱和该第三阱之上;
栅极,其位于该栅极绝缘层之上;
第一场氧化物层,其位于该栅极绝缘层和该第二重掺杂区之间,第一场氧化物层的第一部分位于第三阱的顶端之上,第一场氧化物层的第二部分位于第三阱的顶端之下以形成隔离沟槽;以及
场板,其位于该第一场氧化物层之上并且在栅极的一侧沿第二重掺杂区的方向伸延。
2.根据权利要求1所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该衬底为p型衬底、该第一阱为p型阱、该第二阱为n型阱、该第三阱为n型阱、该第一轻掺杂区为n型轻掺杂区、该第一重掺杂区为n型重掺杂区、该第二重掺杂区为n型重掺杂区。
3.根据权利要求1所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该衬底为n型衬底、该第一阱为n型阱、该第二阱为p型阱、该第三阱为p型阱、该第一轻掺杂区为p型轻掺杂区、该第一重掺杂区为p型重掺杂区、该第二重掺杂区为p型重掺杂区。
4.根据权利要求1所述的金属-氧化物半导体场效应晶体管结构,还包括:
第三重掺杂区,其位于该第一阱之中并且与该第二阱相邻,该第三重掺杂区与第一阱的掺杂类型相同但掺杂浓度更大;
第二场氧化物层,其位于该第一重掺杂区和该第三重掺杂区之间,第二场氧化物层的第一部分位于第一阱、第二阱和第一轻掺杂区的顶端之上,第二场氧化物层的第二部分位于第一阱、第二阱和第一轻掺杂区的顶端之下;
第四重掺杂区,其位于该第一阱之中并且与该第三阱相邻,该第四重掺杂区与第一阱的掺杂类型相同但掺杂浓度更大;以及
第三场氧化物层,其位于该第二重掺杂区和该第四重掺杂区之间,第三场氧化物层的第一部分位于第一阱和第三阱的顶端之上,第三场氧化物层的第二部分位于第一阱和第三阱的顶端之下。
5.根据权利要求4所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该衬底为p型衬底、该第一阱为p型阱、该第三重掺杂区为p型重掺杂区、该第四重掺杂区为p型重掺杂区、该第二阱为n型阱、该第三阱为n型阱、该第一轻掺杂区为n型轻掺杂区、该第一重掺杂区为n型重掺杂区、该第二重掺杂区为n型重掺杂区。
6.根据权利要求4所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该衬底为n型衬底、该第一阱为n型阱、该第三重掺杂区为n型重掺杂区、该第四重掺杂区为n型重掺杂区、该第二阱为p型阱、该第三阱为p型阱、该第一轻掺杂区为p型轻掺杂区、该第一重掺杂区为p型重掺杂区、该第二重掺杂区为p型重掺杂区。
7.根据权利要求1所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该栅极和该场板包括多晶硅或金属。
8.根据权利要求1所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该栅极绝缘层包括二氧化硅。
9.根据权利要求1所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该栅极绝缘层还在该第二阱之上。
10.根据权利要求1至9中任一项所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该漏极还包括第二轻掺杂区,其位于该第三阱和该第二重掺杂区之间并且与第二重掺杂区的掺杂类型相同但掺杂浓度在第三阱和第二重掺杂区的掺杂浓度之间或与第三阱的掺杂浓度相同。
11.根据权利要求10所述的金属-氧化物半导体场效应晶体管结构,其特征在于,第一场氧化物层的第一部分还位于第二轻掺杂区的顶端之上,第一场氧化物层的第二部分还位于第二轻掺杂区的顶端之下。
12.根据权利要求4所述的金属-氧化物半导体场效应晶体管结构,其特征在于,该漏极还包括第二轻掺杂区,其位于该第三阱和该第二重掺杂区之间并且与第二重掺杂区的掺杂类型相同但掺杂浓度在第三阱和第二重掺杂区的掺杂浓度之间或与第三阱的掺杂浓度相同,第一场氧化物层的第一部分还位于第二轻掺杂区的顶端之上,第一场氧化物层的第二部分还位于第二轻掺杂区的顶端之下,第三场氧化物层的第一部分还位于第二轻掺杂区的顶端之上,第三场氧化物层的第二部分还位于第二轻掺杂区的顶端之下。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202122636593.9U CN216871980U (zh) | 2021-10-29 | 2021-10-29 | 金属-氧化物半导体场效应晶体管结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202122636593.9U CN216871980U (zh) | 2021-10-29 | 2021-10-29 | 金属-氧化物半导体场效应晶体管结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN216871980U true CN216871980U (zh) | 2022-07-01 |
Family
ID=82125481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202122636593.9U Active CN216871980U (zh) | 2021-10-29 | 2021-10-29 | 金属-氧化物半导体场效应晶体管结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN216871980U (zh) |
-
2021
- 2021-10-29 CN CN202122636593.9U patent/CN216871980U/zh active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20180138312A1 (en) | Lateral DMOS Device with Dummy Gate | |
US7602037B2 (en) | High voltage semiconductor devices and methods for fabricating the same | |
US7928505B2 (en) | Semiconductor device with vertical trench and lightly doped region | |
US8319289B2 (en) | Power MISFET, semiconductor device and DC/DC converter | |
JP3395473B2 (ja) | 横型トレンチmisfetおよびその製造方法 | |
US9082846B2 (en) | Integrated circuits with laterally diffused metal oxide semiconductor structures | |
US20120168856A1 (en) | Trench-type semiconductor power devices | |
JPH0897411A (ja) | 横型高耐圧トレンチmosfetおよびその製造方法 | |
US20110024836A1 (en) | Field Effect Transistor With Trench-Isolated Drain | |
US8729631B2 (en) | MOS transistor | |
US11322617B2 (en) | Semiconductor device | |
US5846866A (en) | Drain extension regions in low voltage lateral DMOS devices | |
US20210167175A1 (en) | Transistor Device with a Field Electrode that Includes Two Layers | |
CN108258046B (zh) | 半导体元件 | |
JPS63266882A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
CN101297407B (zh) | 晶体管器件及其制造方法 | |
TW201603288A (zh) | 橫向雙擴散金氧半導體元件及減少表面電場的結構 | |
CN216871980U (zh) | 金属-氧化物半导体场效应晶体管结构 | |
US20050139858A1 (en) | Lateral double-diffused MOS transistor device | |
CN111509044B (zh) | 半导体结构及其形成方法 | |
KR20050012955A (ko) | 인버스 드리프트를 갖는 고전압 트랜지스터 | |
CN111354792A (zh) | Ldmos器件及其形成方法、半导体器件的形成方法 | |
JPS63254769A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
US20240072163A1 (en) | Laterally diffused metal-oxide- semiconductor structure | |
TWI384623B (zh) | 垂直雙擴散金氧半導體電晶體元件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |