TWI384623B - 垂直雙擴散金氧半導體電晶體元件 - Google Patents

Description

垂直雙擴散金氧半導體電晶體元件

本發明係關於一種雙擴散源極(double diffused drain)金氧半導體電晶體元件元件，尤指一種垂直雙擴散金氧半導體電晶體元件元件。

隨著半導體技術的提昇，業界已能將控制電路、記憶體、低壓操作電路、以及高壓操作電路及相關元件同時整合製作於單一晶片上，以降低成本並提高操作效能。而常用於放大電路中電流或電壓訊號、作為電路震盪器(oscillator)、或作為控制電路開關動作之開關元件的MOS電晶體元件，更隨著半導體製程技術的進步被應用作為高功率元件或高壓元件。舉例來說，作為高壓元件的MOS電晶體元件係設置於晶片內部電路(internal circuit)與輸入/輸出(I/O)接腳之間，以避免大量電荷在極短時間內經由I/O接腳進入內部電路而造成破壞。其中，作為高壓元件之MOS電晶體元件又可概分為橫向擴散金氧半導體(lateral－diffusion metal－oxide－semiconductor，以下簡稱為LDMOS)電晶體元件以及垂直雙擴散金氧半導體(vertical double－diffusion metal－oxide－semiconductor，VDMOS)電晶體元件等。

習知LDMOS電晶體元件係設置於一第一導電型基底，如一P型半導體基底內，其包含有一N型井區與一P型井區。LDMOS電晶體元件之汲極區域係設置於該N型井區內；而源極區域則設置於該P型井區內，且源極區域與汲極區域係以水平方向鄰接LDMOS電晶體元件之一閘極結構。一般而言，LDMOS電晶體元件更包含有一設置於該N型井區與該P型井區下方之N型埋入層(N^＋ buried layer以下簡稱為NBL)，用以於垂直方向電性隔離P型井區。

當施加於LDMOS電晶體之閘極結構的電壓大於閾值電壓(threshold voltage)時，LDMOS電晶體元件即被開啟，且自汲極區域輸入之高壓訊號會經由N型井區傳向源極區域。此時該N型井區係用以作為一電阻，使得流經該N型井區之高壓訊號產生壓降成為低壓訊號，以利內部電路使用。

LDMOS電晶體元件雖具有製程較簡單，且易與其他元件整合製作等優點，但在面對元件積集度的要求時，LDMOS電晶體元件之閘極結構、源極區域、汲極區域、N型井區與P型井區等必須維持於特定之尺寸，以維持其足夠的耐壓能力，因而佔據了晶片的大量面積，嚴重影響元件積集度。反過來說，因應元件積集度之要求，LDMOS電晶體元件無法隨著外部高壓訊號的要求將作為電阻之N 型井區102之面積持續擴張。此外，LDMOS電晶體元件因導通電阻(drain－source on－state resistance，R_dson )會隨著元件面積增加而上升等問題，使得LDMOS電晶體元件之尺寸更面臨著R_dson 居高不下等困境。

因此，本發明之一目的在於提供一種可有效節省晶片面積、增加元件積集度的VDMOS電晶體元件。

根據本發明所提供之申請專利範圍，係提供一種垂直雙擴散金氧半導體(vertical double－diffusion metal－oxide－semiconductor，以下簡稱為VDMOS)電晶體元件。該VDMOS電晶體元件包含有一第一導電型半導體基底，一設置於一第一溝渠內之閘極結構，一設置於該第一導電型半導體基底內且鄰接該閘極結構之第一導電型離子井，一設置於該第一導電型離子井內且鄰接該閘極結構之源極區域，一設置於該第一導電型半導體基底內且環繞該源極區域之汲極區域，以及一設置於該源極區域與部分該汲極區域之間之一第二溝渠內之溝渠隔離(trench isolation)結構。

根據本發明所提供之VDMOS電晶體元件，該溝渠隔離結構係用以提供該源極區域與部分該汲極區域之電性隔 離，因此汲極區域中來自外部的高壓訊號必須由下方繞過此一溝渠隔離結構，同時產生壓降成為低壓訊號，而可供內部電路使用。由於用以作為電阻以導致壓降的部分汲極區域係垂直設置於第一導電型半導體基底中，故此一用以產生壓降之電阻將不再受限於晶片上有限面積之使用度。另外，由於該電阻之大小，即部分汲極區域之深度係可隨著外部高壓訊號的要求調整，故本發明所提供之VDMOS電晶體元件更可根據外部高壓訊號的要求，在不佔據晶片有限面積的前提下擴張，更符合現今半導體產業高積集度之要求。

請參閱第1圖與第2圖，第1圖係為本發明所提供之垂直雙擴散金氧半導體VDMOS電晶體元件之一較佳實施例之上視圖；而第2圖係第1圖中沿A－A’切線所得之剖面示意圖。此外，為清楚說明本較佳實施例技術特徵，第2圖中部分元件，如介電層與接觸插塞(contact plug)等，係省略而未繪示於第1圖中。

請同時參閱第1圖與第2圖。本較佳實施例所提供之VDMOS電晶體元件200包含有一第一導電型半導體基底202，如一P型半導體基底。此外，第一導電型半導體基底202上係設置有一第一溝渠212與一介電層204(示於第2 圖)。VDMOS電晶體元件200亦包含一設置於第一溝渠212內之閘極結構210，閘極結構210則包含有一形成於第一溝渠212之側壁與底部表面之閘極介電槽214，以及一形成於第一溝渠212內且填滿第一溝渠212之閘極導電層216。而閘極導電層216則藉由一設置於介電層204內之接觸插塞260連接至上層電路。

VDMOS電晶體元件200亦包含一第一導電型離子井220，如一P型離子井，設置於第一導電型半導體基底200內，鄰接且環繞閘極結構210(僅示於第2圖)。第一導電型離子井220內更設置有一源極區域230，源極區域230係鄰接閘極結構210。當然，VDMOS電晶體元件200尚包含有一汲極區域250，設置於第一導電型半導體基底200內。在本較佳實施例中，汲極區域250係如第1圖所示，以一水平方向環繞源極區域230。值得注意的是，本較佳實施例所提供之VDMOS電晶體元件200更包含有一溝渠隔離(trench isolation)結構240，設置於源極區域230與部分汲極區域250之間之一第二溝渠242內，用以於水平方向電性隔離源極區域230與部分汲極區域250。溝渠隔離結構240亦可如第1圖所示，為一環狀構造，且以水平方向環繞源極區域230。另外，雖然在本較佳實施例中第一溝渠212之深度係與溝渠隔離結構240不相同，然而第一溝渠212之深度亦可同於溝渠隔離結構240之深度，而作 為本較佳實施例之一變化型。

此外，本較佳實施例所提供之VDMOS電晶體元件200可包含一第一導電型磊晶層206，如一P型磊晶層(P－Epi layer)，而上述的部分汲極區域250、第一導電型離子井220以及設置於其內之源極區域230則設置於第一導電型磊晶層206內。

接下來請繼續參閱第2圖。VDMOS電晶體元件200之源極區域230包含有一與閘極結構210鄰接之源極重摻雜區232，其係為一第二導電型重摻雜區，如為一N型重摻雜區。且源極重摻雜區232係藉由一設置於介電層204內之接觸插塞262電性連接至上層電路。而在源極重摻雜區232與溝渠隔離結構240之間，則更包含有一第一導電型重摻雜區234，設置於第一導電型離子井220內。第一導電型重摻雜區234係用以電連接作為VDMOS電晶體元件200之基極的第一導電型離子井220，其亦藉由一設置於介電層204內之接觸插塞264電性連接至上層電路。值得注意的是，第一導電型重摻雜區234與源極重摻雜區232係分別藉由接觸插塞264、262電性連接至相同電位。

請繼續參閱第2圖。VDMOS電晶體元件元件200之汲極區域250更包含有一第二導電型離子井252，例如一N 型離子井，且第二導電型離子井252之深度可約略等於溝渠隔離結構240之深度。而第二導電型離子井252內則設置有一汲極重摻雜區254，其亦為一第二導電型重摻雜區，如一N型重摻雜區。第二導電型離子井252以及汲極重摻雜區254係設置於溝渠隔離結構240相對於源極區域230之另一側。當溝渠隔離結構240為環狀時，第二導電型離子井252與汲極重摻雜區254係設置於環狀之溝渠隔離結構240之外側。換句話說，環狀之溝渠隔離結構240係用以於水平方向電性隔離汲極區域230與部分汲極區域250；即第二導電型離子井252以及汲極重摻雜區254。汲極重摻雜區254係藉由一設置於介電層204內之接觸插塞266與上層電路電性連接。此外汲極區域250尚包含有一鄰接閘極結構210之汲極輕摻雜區256，其與源極區域230設置於溝渠隔離結構240之相同側，且設置於源極區域230之下方。而當溝渠隔離結構240為環狀時，汲極輕摻雜區256係設置於環狀之溝渠隔離結構240之內側。如第2圖所示，第一導電型離子井220係設置於汲極輕摻雜區256與源極區域230之間，且垂直隔離該汲極輕摻雜區域256與該源極區域230，用以作為VDMOS電晶體元件200之基極。而設置於環狀之溝渠隔離結構240外側的第二導電型離子井252及汲極重摻雜區254與設置於環狀之溝渠隔離結構240內側的汲極輕摻雜區256係藉由一第二導電型埋入層(buried layer)258，例如一N型埋入層(NBL)電性連 接。

當施加於閘極電極216的電壓大於閾值電壓時，VDMOS電晶體元件200即被開啟，而一通道區270則於第一導電型離子井220中，環繞閘極結構210且與閘極介電層214相鄰之表面產生。由於環狀的溝渠隔離結構240係電性隔離了源極區域230與部分的汲極區域250，因此自汲極區域250輸入之高壓訊號必須由包含有汲極重摻雜區254、第二導電型離子井252、NBL258、汲極輕摻雜區256而約略呈現「J」字型之汲極區域250，繞過溝渠隔離結構240下方，始能通過約略垂直於源極區域230與部分汲極區域250之通道區270，傳向源極區域230。此外，為避免源極區域230與汲極區域250，尤其是指源極重摻雜區232與汲極輕摻雜區256之間發生鑿穿效應(punch－through effect)，在本發明之所提供之VDMOS電晶體元件其他改良型中，亦可於源極重摻雜區232與第一導電型離子井220之間另設置至少一同導電型，如N型之梯度摻雜區域(grade region)(圖未示)，以及於汲極輕摻雜區256與第一導電型離子井220之間再設置至少一同導電型，如N型之梯度摻雜區域(圖未示)，然不限於此。

根據本發明所提供之VDMOS電晶體元件200，設置於溝渠隔離結構240外側之第二導電型離子井252係用以作 為一電阻，甚至分別設置於溝渠隔離結構240下方及內側之NBL 258與汲極輕摻雜區256亦可作為電阻，使得流經汲極區域250之高壓訊號產生壓降成為低壓訊號，以利內部電路使用。且由於第二導電型離子井252係垂直設置於第一導電型半導體基底202中，也就是說，此一用以產生壓降之電阻將不再受限於晶片上有限佈局面積之使用度，且此電阻之大小，即第二導電型離子井252之深度與摻雜濃度係可隨著外部高壓訊號的要求調整。由此可知本發明所提供之VDMOS電晶體元件除了可維持特定尺寸以提供足夠的耐壓能力，其更可根據外部高壓訊號的要求，在不佔據晶片有限面積的前提下逕行擴張，故更符合現今半導體產業高積集度之要求。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

200‧‧‧垂直擴散金氧半導體(VDMOS)電晶體元件

202‧‧‧第一導電型半導體基底

204‧‧‧介電層

206‧‧‧第一導電型磊晶層

210‧‧‧閘極結構

212‧‧‧第一溝渠

214‧‧‧閘極介電層

216‧‧‧閘極導電層

220‧‧‧第一導電型離子井

230‧‧‧源極區域

232‧‧‧源極重摻雜區

234‧‧‧第一導電型重摻雜區

240‧‧‧環狀溝渠隔離結構

242‧‧‧第二溝渠

250‧‧‧汲極區域

252‧‧‧第二導電型離子井

254‧‧‧汲極重摻雜區

256‧‧‧汲極輕摻雜區

258‧‧‧第二導電型埋入層

260、262、264、266‧‧‧接觸插塞

270‧‧‧通道區

第1圖為本發明所提供之垂直雙擴散金氧半導體電晶體元件元件之一較佳實施例之上視圖第2圖係第1圖中沿A－A’切線所得之剖面示意圖。

200‧‧‧垂直雙擴散金氧半導體(VDMOS)電晶體元件

202‧‧‧第一導電型半導體基底

204‧‧‧介電層

206‧‧‧第一導電型磊晶層

210‧‧‧閘極結構

212‧‧‧第一溝渠

214‧‧‧閘極介電層

216‧‧‧閘極導電層

220‧‧‧第一導電型離子井

230‧‧‧源極區域

232‧‧‧源極重摻雜區

234‧‧‧第一導電型重摻雜區

240‧‧‧溝渠隔離結構

242‧‧‧第二溝渠

250‧‧‧汲極區域

252‧‧‧第二導電型離子井

254‧‧‧汲極重摻雜區

256‧‧‧汲極輕摻雜區

258‧‧‧第二導電型埋入層

260、262、264、266‧‧‧接觸插塞

270‧‧‧通道區

Claims (13)

1. 一種垂直雙擴散金氧半導體(vertical double-diffusion metal-oxide-semiconductor，VDMOS)電晶體元件，包含有：一第一導電型半導體基底，其具有一第一溝渠；一閘極結構，設置於該第一溝渠內；一第一導電型離子井，設置於該第一導電型半導體基底內，且該第一導電型離子井鄰接該閘極結構；一源極區域，設置於該第一導電型離子井內，且鄰接該閘極結構；一汲極區域，設置於該第一導電型半導體基底內，且該汲極區域環繞該源極區域；以及一溝渠隔離(trench isolation)結構，設置於該源極區域與該汲極區域之間之一第二溝渠內。
2. 如申請專利範圍第1項所述之VDMOS電晶體元件，其中該溝渠隔離結構係於水平方向電性隔離該源極區域與該汲極區域。
3. 如申請專利範圍第2項所述之VDMOS電晶體元件，其中該溝渠隔離結構係為一環狀構造。
4. 如申請專利範圍第1項所述之VDMOS電晶體元件，更包含有一第一導電型磊晶層，設置於該第一導電型半導體 基底上。
5. 如申請專利範圍第4項所述之VDMOS電晶體元件，其中該源極區域、該第一導電型離子井、與該汲極區域係設置於該第一導電型磊晶層內。
6. 如申請專利範圍第1項所述之VDMOS電晶體元件，其中該源極區域包含有一鄰接該閘極結構之源極重摻雜區。
7. 如申請專利範圍第6項所述之VDMOS電晶體元件，更包含一第一導電型重摻雜區，設置於該第一導電型離子井內，且設置於該源極重摻雜區與該溝渠隔離結構之間。
8. 如申請專利範圍第7項所述之VDMOS電晶體元件，其中第一導電型重摻雜區與該源極重摻雜區係電性連接至相同電位。
9. 如申請專利範圍第1項所述之VDMOS電晶體元件，其中該汲極區域更包含有：一第二導電型離子井與一形成於該第二導電型離子井內之汲極重摻雜區，設置於該溝渠隔離結構相對於該源極區域之另一側；一汲極輕摻雜區，該汲極輕摻雜區與該源極區域設置於 該溝渠隔離結構之相同側，且鄰接該閘極結構；以及一第二導電型埋入層(buried layer)，電性連接該第二導電型離子井與該汲極輕摻雜區。
10. 如申請專利範圍第9項所述之VDMOS電晶體元件，其中該汲極輕摻雜區係設置於該源極區域下方。
11. 如申請專利範圍第10項所述之VDMOS電晶體元件，其中該第一導電型離子井係垂直隔離該汲極輕摻雜區域與該源極區域。
12. 如申請專利範圍第1項所述之VDMOS電晶體元件，其中該閘極結構更包含有：一閘極介電層，形成於該第一溝渠之側壁與底部表面；以及一閘極導電層，形成於該第一溝渠內且填滿該第一溝渠。
13. 如申請專利範圍第1項所述之VDMOS電晶體元件，其中該第一導電型係為P型，該第二導電型係為N型。