TWI675473B - 高壓半導體裝置 - Google Patents

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Abstract

一種高壓半導體裝置，包括一半導體基底、一閘極結構、一汲極、一絕緣結構以及複數個導電結構。絕緣結構係設置於半導體基底中且設置於閘極結構與汲極之間。絕緣結構包括複數個絕緣單元彼此互相分離設置。各導電結構係嵌入於一個絕緣單元中。

Description

高壓半導體裝置
本發明係關於一種高壓半導體裝置，尤指一種具有一導電結構嵌入位於閘極結構與汲極之間的絕緣單元中之高壓半導體裝置。
隨著半導體技術的提昇，業界已能將控制電路、記憶體、低壓操作電路、以及高壓操作電路及相關元件同時整合製作於單一晶片上，以降低成本並提高操作效能。而常用於放大電路中電流或電壓訊號、作為電路震盪器(oscillator)、或作為控制電路開關動作之開關元件的MOS電晶體元件，更隨著半導體製程技術的進步而被應用作為高功率元件或高壓元件。舉例來說，作為高壓元件的MOS電晶體元件係設置於晶片內部電路(internal circuit)與輸入/輸出(I/O)接腳之間，以避免大量電荷在極短時間內經由I/O接腳進入內部電路而造成破壞。此外，高壓元件亦可應用於嵌入式非揮發性記憶體(embedded nonvolatile memory，eNVM)中的寫入/抹除驅動器，或是應用於LCD驅動器中進行灰階訊之調控。
在目前作為高壓元件之MOS電晶體元件中，主要係以降低側向電場的方式來達到提升崩潰電壓(breakdown voltage)的效果，而在結構上大致包括有導入漂移區(drift region)之雙擴散汲極金氧半導體(double diffused drain MOS， DDDMOS與橫向擴散汲極金氧半導體(laterally diffused drain MOS，LDMOS)以及於汲極側設置淺溝隔離之場擴散汲極金氧半導體(field diffused drain MOS，FDMOS)與汲極延伸金氧半導體(drain extended MOS，DEMOS)等。然而，在上述之設計中許多部件(例如閘極結構、源極區域、汲極區域、N型井區或/及P型井區)須維持特定之尺寸以具有足夠之耐壓能力，但卻會因此佔據了晶片的大量面積，嚴重影響元件積集度。此外，導通電阻(drain-source on-state resistance，Ron)亦會隨著元件面積增加而上升，使得上述之高壓元件例如LDMOS電晶體元件之尺寸更面臨著Ron居高不下等困境。
本發明提供了一種高壓半導體裝置，利用於閘極結構與汲極之間的半導體基底中形成絕緣單元並於其中嵌入一導電結構，並藉由控制嵌入於絕緣單元中之導電結構的電位狀況來達到改善崩潰電壓或/及降低通態電阻(on-state resistance)之效果。
根據本發明之一實施例，本發明提供了一種高壓半導體裝置，包括一半導體基底、一閘極結構、一汲極、一絕緣結構以及複數個導電結構。閘極結構係設置於半導體基底上，而汲極係設置於半導體基底中。絕緣結構係設置於半導體基底中且設置於閘極結構與汲極之間。絕緣結構包括複數個絕緣單元彼此互相分離設置。各導電結構係嵌入於一個絕緣單元中。
在本發明之高壓半導體裝置中，係利用於閘極結構與汲極之間的絕緣單元中嵌入導電結構並控制其電位狀況來改善崩潰電壓或/及降低通態電阻，故可在相對較不增加元件面積狀況下達到所需之電性改善效果，進而可應用於 更先進之製程結點技術(例如28奈米製程結點以上之技術)。
10‧‧‧半導體基底
21‧‧‧絕緣單元
21T‧‧‧第二上表面
22‧‧‧淺溝隔離
31‧‧‧第一井區
32‧‧‧第二井區
40‧‧‧導電結構
40S‧‧‧側表面
40T‧‧‧第一上表面
50‧‧‧接觸插塞
101-102‧‧‧高壓半導體裝置
D‧‧‧汲極
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧垂直方向
FS‧‧‧絕緣結構
G‧‧‧閘極結構
S‧‧‧源極
第1圖繪示了本發明第一實施例之高壓半導體裝置的示意圖。
第2圖為沿第1圖中A-A’剖線所繪示之剖面示意圖。
第3圖為沿第1圖中B-B’剖線所繪示之剖面示意圖。
第4圖繪示了本發明第二實施例之高壓半導體裝置的示意圖。
第5圖為沿第4圖中C-C’剖線所繪示之剖面示意圖。
第6圖為沿第4圖中D-D’剖線所繪示之剖面示意圖。
請參閱第1圖至第3圖。第1圖繪示了本發明第一實施例之高壓半導體裝置的示意圖，第2圖為沿第1圖中A-A’剖線所繪示之剖面示意圖，而第3圖為沿第1圖中B-B’剖線所繪示之剖面示意圖。如第1圖至第3圖所示，本實施例提供一種高壓半導體裝置101，包括一半導體基底10、一閘極結構G、一汲極D、一源極S、一絕緣單元21以及一導電結構40。在本實施例中，半導體基底10可包括矽基板、磊晶矽基板、矽鍺基板、碳化矽基板或矽覆絕緣(silicon-on-insulator，SOI)基板，但不以此為限。閘極結構G係設置於半導體基底10上，汲極D與源極S係分別設置於在一第一方向D1上閘極結構G相對兩側之半導體基底10中。絕緣單元21係設置於半導體基底10中，且絕緣單元21係於第一方向D1上設置於閘極結構G與汲極D之間，而導電結構40係嵌入(embedded)於絕緣單元21中。在本實施例中，閘極結構G可包括一多晶矽閘極、金屬閘極或由其他適合材料所形成之閘極結構，而導電結構40亦可包括一多晶矽導電結構、金屬導電結構或由其他適 合材料所形成之導電結構。絕緣單元21可包括一淺溝隔離(shallow trench isolation，STI)結構，藉由於半導體基底10中形成溝槽並填入絕緣材料而形成，故絕緣單元21可與在半導體基底10中其他所需之淺溝隔離結構(例如第2圖所示之圍繞閘極結構G、源極S以及汲極D之淺溝隔離22)一併形成，但並不以此為限。在本發明之其他實施例中，絕緣單元21亦可為例如透過局部矽氧化(LOCOS)之方法形成場氧化層(field oxide，FOX)或其他適合之絕緣單元。
在本實施例中，導電結構40可藉由於絕緣單元21中形成溝槽並於此溝槽中填入導電材料所形成，而填入導電材料之後可再藉由平坦化製程或/及回蝕刻製程移除多餘的導電材料，故導電結構40之一上表面(如第2圖所示之第一上表面40T)係與絕緣單元21之一上表面(如第2圖所示之第二上表面21T)齊平而共平面，但並不以此為限。在本發明之其他實施例中，亦可視需要使導電結構40之第一上表面40T略低於絕緣單元21之第二上表面21T。導電結構40係嵌入於絕緣單元21中，故除了導電結構40之第一上表面40T之外，導電結構40之其餘表面較佳係被絕緣單元21所圍繞且接觸，但本發明並不以此為限。在本發明之其他實施例中，導電結構40之部分側表面(例如第3圖所示之於一第二方向D2上的側表面40S)亦可視需要暴露於絕緣單元21之外，但由淺溝隔離22覆蓋此側表面。
在本實施例中，高壓半導體裝置101可選擇性地更包括一第一井區31以及一第二井區32分別設置於在第一方向D1上閘極結構G之相對兩側之半導體基底10中，且第一井區31之導電型態係不同於第二井區32之導電型態。舉例來說，半導體基底10可包括第一導電類型或與第一導電類型互補之第二導電類型，第一井區31可具有第一導電類型(例如N型)，第二井區32可具有第二導電類型(例如P型)，汲極D與源極S可分別為具有第一導電類型之摻雜區，且汲極D與 源極S的摻雜濃度係大於第一井區31的摻雜濃度，但並不以此為限。在本發明之其他實施例中亦可使第一導電類型為P型，第二導電類型為N型，而獲得不同型態之高壓半導體裝置。在本實施例中，汲極D、絕緣單元21以及導電結構40可設置於第一井區31中，而源極S係設置於第二井區32中。此外，本實施例之閘極結構G較佳係於一垂直方向D3上絕緣單元21以及第一井區31部分重疊，使得第一井區31與閘極結構G重疊的部分可作為高壓半導體裝置101的通道。
值得說明的是，在本實施例中，可分別於閘極結構G、源極S、汲極D以及導電結構40上形成對應之接觸插塞50，故導電結構40的電位狀況可被獨立控制而藉此改變閘極結構G、汲極D以及半導體基底10之間的電場狀況，進而獲得所需之電性表現。舉例來說，當導電結構40之電位與汲極D之電位相同或/及導電結構40被施加一高電位時(例如源極S的操作電位為0~2.5伏特，汲極D的操作電位為9~60伏特，而導電結構40的電位為9伏特時)，可改善汲極D、絕緣單元21以及第一井區31的相鄰區域中之高電場狀況，進而可使高壓半導體裝置101的崩潰電壓獲得提升，但此狀況下的導通電阻(drain-source on-state resistance，Ron)會相對較高。在另一狀況下，當導電結構40為電性浮置(floating)時，導電結構40之電位可不同於閘極結構G之電位或/及汲極D之電位，而此狀況下可獲得較低的導通電阻和相對較低的崩潰電壓。由於此對於導通電阻以及崩潰電壓的調製作用並不需要額外的工藝製程步驟來完成，故可使此半導體裝置不被局限於高耐壓裝置之應用而亦適合應用於例如靜電防護電路裝置之線路中。此外，在又一狀況下，當導電結構40之電位與閘極結構G之電位相同時，可使高壓半導體裝置101之崩潰電壓與導通電阻獲得較平衡的改善。因此，本實施例可視高壓半導體裝置101之設計需要調整導電結構40的電位狀況，藉此使得高壓半導體裝置101可具有需要的電性表現。此外，由於本實施例之高壓半導體裝置101係藉由控制 嵌入於絕緣單元21中之導電結構40的電位狀況來改善崩潰電壓，故使得其他部件(例如汲極D、絕緣單元21或/及第一井區31)之尺寸可較不受限於須維持相當大小以具有足夠之耐壓能力，故可提升高壓半導體裝置101之尺吋微縮之可行性，進而可應用於較先進之製程結點(例如28奈米製程結點以上之技術)。
請參閱第4圖至第6圖。第4圖繪示了本發明第二實施例之高壓半導體裝置的示意圖，第5圖為沿第4圖中C-C’剖線所繪示之剖面示意圖，而第6圖為沿第4圖中D-D’剖線所繪示之剖面示意圖。如第4圖至第6圖所示，本實施例提供一種高壓半導體裝置102，包括半導體基底10、閘極結構G、汲極D、一絕緣結構FS以及複數個導電結構40。閘極結構G係設置於半導體基底10上，而汲極D係設置於半導體基底10中。絕緣結構FS係設置於半導體基底10中且設置於閘極結構G與汲極D之間，且閘極結構G係於垂直方向D3上與絕緣結構FS部分重疊。此外，高壓半導體裝置102可更包括源極S、第一井區31以及第二井區32，而絕緣結構FS以及汲極D係設置於第一井區31中。本實施例中與上述第一實施例相同之部件的技術特徵以及材料特性已於上述第一實施例中說明，故在此並不再贅述。與上述第一實施例不同的地方在於，本實施例之絕緣結構FS包括複數個絕緣單元21彼此互相分離設置，而各導電結構40係嵌入於一個絕緣單元21中。各導電結構40之上表面可與對應之絕緣單元21之上表面齊平而共平面，但並不以此為限。在本發明之其他實施例中，亦可視需要使導電結構40之上表面略低於絕緣單元21之上表面。絕緣結構FS係於第一方向D1上設置於閘極結構G與汲極D之間，且絕緣結構FS中之絕緣單元21係沿第二方向D2重複排列設置。第一方向D1與第二方向D2係彼此不平行，例如第一方向D1可與第二方向D2正交，但並不以此為限。各絕緣單元21可沿第一方向D1延伸，使得絕緣結構FS可被視為一指狀(finger-shaped)絕緣結構。
在本實施例中，於各絕緣單元21中之導電結構40除了第一上表面40T之外，導電結構40之其餘表面較佳係被對應之絕緣單元21所圍繞且接觸。各絕緣單元21中的導電結構40之電位狀況可被獨立控制而藉此改變閘極結構G、汲極D以及半導體基底10之間的電場狀況，進而獲得所需之電性表現。導電結構40之電位調整方式已於上述第一實施例中說明，故在此並不再贅述。值得說明的是，由於絕緣結構FS為指狀絕緣結構而具有複數個沿第一方向D1延伸之絕緣單元21，故部分之第一井區31係設置於絕緣結構FS中兩相鄰之絕緣單元21之間。藉由此指狀絕緣結構且於各絕緣單元21分別嵌入導電結構40，可達到降低導通電阻而達到較高操作電流之目的。
綜上所述，本發明之高壓半導體裝置可在不增加元件整體尺寸的狀況下，利用於閘極結構與汲極之間的絕緣單元中嵌入導電結構並控制其電位狀況來改善崩潰電壓等電性狀況，故可使得本發明之高壓半導體裝置適合應用於更先進之製程結點技術。此外，本發明更利用具有複數個絕緣單元之指狀絕緣結構來達到降低通態電阻之效果。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (12)

  1. 一種高壓半導體裝置，包括：一半導體基底；一閘極結構，設置於該半導體基底上；一汲極，設置於該半導體基底中；一絕緣結構，設置於該半導體基底中且設置於該閘極結構與該汲極之間，其中該絕緣結構包括複數個絕緣單元彼此互相分離設置；以及複數個導電結構，各該導電結構係嵌入(embedded)於一個該絕緣單元中，其中各該導電結構之一最上表面係與對應之該絕緣單元之一最上表面共平面。
  2. 如請求項1所述之高壓半導體裝置，其中該絕緣結構係於一第一方向上設置於該閘極結構與該汲極之間，且該絕緣結構中之該等絕緣單元係沿一第二方向重複排列設置。
  3. 如請求項2所述之高壓半導體裝置，其中該第一方向係與該第二方向正交。
  4. 如請求項2所述之高壓半導體裝置，其中各該絕緣單元係沿該第一方向延伸，且該絕緣結構包括一指狀絕緣結構。
  5. 如請求項1所述之高壓半導體裝置，其中各該導電結構之電位係與該閘極結構之電位相同。
  6. 如請求項1所述之高壓半導體裝置，其中各該導電結構之電位係與該汲極之電位相同。
  7. 如請求項1所述之高壓半導體裝置，其中各該導電結構之電位係不同於該閘極結構之電位或/及該汲極之電位。
  8. 如請求項1所述之高壓半導體裝置，其中該閘極結構係於一垂直方向上與該絕緣結構部分重疊。
  9. 如請求項1所述之高壓半導體裝置，更包括：一第一井區，設置於該半導體基底中；以及一第二井區，設置於該半導體基底中，其中該第一井區以及該第二井區係分別設置於該閘極結構之相對兩側之該半導體基底中，且該第一井區之導電型態係不同於該第二井區之導電型態。
  10. 如請求項9所述之高壓半導體裝置，其中該絕緣結構以及該汲極係設置於該第一井區中。
  11. 如請求項10所述之高壓半導體裝置，其中部分之該第一井區係設置於該絕緣結構中兩相鄰之該等絕緣單元之間。
  12. 如請求項9所述之高壓半導體裝置，更包括一源極設置於該第二井區中。
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