JP6109931B2 - 高電圧接合型電界効果トランジスタ - Google Patents
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Description
本発明は、電界効果トランジスタのデバイス構造に関し、より具体的には、半導体製造の分野に属する、高電圧で適用されるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）に関する。
電界効果トランジスタは、例えば、増幅器回路、バイアス回路若しくは降圧回路、始動回路又は可変抵抗等に適用される種々のシミュレーション回路を設計するために広く用いられる。高電圧デバイスに対して新たに現れつつある要求として、電界効果トランジスタの様々な種類の降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）を改善する方法が、高電圧電界効果トランジスタの設計目標になってきている。
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属酸化膜半導体電界効果トランジスタ）において、プレーナ拡散（ｐｌａｎａｒ ｄｉｆｆｕｓｉｏｎ）技術を用いたＤＭＯＳ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ；二重拡散ＭＯＳ）は、高電流駆動能力、低いオン抵抗、及び高い降伏電圧等の特徴を備えるので、ＤＭＯＳは、パワーデバイスにより広く用いられている。ここでは、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ；横型二重拡散ＭＯＳ）は、ＣＭＯＳ技術により適合するため、ＤＭＯＳが広く用いられている。通常、ＤＭＯＳデバイスには、活性領域とドレイン領域との間にドリフト領域が設けられ、ドリフト領域の不純物濃度は比較的低い。ＬＤＭＯＳが高電圧に接続されると、ドリフト領域は高インピーダンスを有するので、ドリフト領域は比較的高電圧に耐えることができる。さらに、ＬＤＭＯＳの多結晶層又は金属層が、ドリフト領域の酸素領域の上に延び、フィールド電極プレートとして働き、これにより、ドリフト領域の表面電場が弱まり、降伏電圧を改善するという利点がもたらされる。
ＪＦＥＴにおいては、ＬＤＭＯＳＦＥＴとは異なり、ＪＦＥＴのドレイン電極電圧が、ドレイン電極及びゲート電極のＰＮ接合に印加され、破壊点は、通常、表面上ではなく本体内に配置される。従って、フィールド電極によっても又は他のタイプによっても、ＪＦＥＴの降伏電圧を改善することができない。つまり、従来のＪＦＥＴはＰＮ接合により制限され、降伏電圧は約２０〜３０ボルトであり、そのため高電圧場におけるＪＦＥＴの適用が制限される。
しかしながら、新たに現れつつある高電圧半導体集積回路技術においては、電力管理チップのようなチップの要件を満たすために、高電圧ＭＯＳトランジスタだけではなく、高降伏電圧を有しかつＣＭＯＳ／ＬＤＭＯＳ集積回路製造技術に適合する高電圧ＪＦＥＴも必要とされる。
本発明により解決されるべき技術的問題は、高降伏電圧を有しかつＣＭＯＳ／ＬＤＭＯＳ集積回路に適合する高電圧ＪＦＥＴを提供することである。
上記の技術的問題を解決するために、本発明により次のような解決法が採用される。： 高電圧接合型電界効果トランジスタが、
第１導電型エピタキシャル層を備えた半導体基板と、
第１導電型エピタキシャル層上に配置された第２導電型ドリフト領域と、
第２導電型ドリフト領域内に配置された第２導電型ドレイン高ドープ（ｈｅａｖｉｌｙ ｄｏｐｅｄ）領域と、
第２導電型ドリフト領域上及び第２導電型ドレイン高ドープ領域の１つの側に配置されたドレイン側フィールド酸化物領域と、
第２導電型ドリフト領域の１つの側に配置され、第１導電型エピタキシャル層により第２導電型ドリフト領域から分離される、第１導電型ウェル領域と、
第１導電型ウェル領域上に配置された第２導電型ソース高ドープ領域及び第１導電型ゲート高ドープ領域、並びに第２導電型ソース高ドープ領域と第１導電型ゲート高ドープ領域との間に設けられ、第１導電型ゲート高ドープ領域から第２導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
第２導電型ソース高ドープ領域と第２導電型ドリフト領域との間に配置された第２導電型チャネル層と、
第２導電型チャネル層上に配置され、ドレイン側フィールド酸化物領域の表面の一部分まで延びるフィールド電極プレート、並びにフィールド電極プレートと第２導電型チャネル層との間及び同じくフィールド電極プレートと第２導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、第２導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、フィールド電極プレートと第２導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、第１導電型ゲート高ドープ領域から電気的に導出される。
第１導電型エピタキシャル層を備えた半導体基板と、
第１導電型エピタキシャル層上に配置された第２導電型ドリフト領域と、
第２導電型ドリフト領域内に配置された第２導電型ドレイン高ドープ（ｈｅａｖｉｌｙ ｄｏｐｅｄ）領域と、
第２導電型ドリフト領域上及び第２導電型ドレイン高ドープ領域の１つの側に配置されたドレイン側フィールド酸化物領域と、
第２導電型ドリフト領域の１つの側に配置され、第１導電型エピタキシャル層により第２導電型ドリフト領域から分離される、第１導電型ウェル領域と、
第１導電型ウェル領域上に配置された第２導電型ソース高ドープ領域及び第１導電型ゲート高ドープ領域、並びに第２導電型ソース高ドープ領域と第１導電型ゲート高ドープ領域との間に設けられ、第１導電型ゲート高ドープ領域から第２導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
第２導電型ソース高ドープ領域と第２導電型ドリフト領域との間に配置された第２導電型チャネル層と、
第２導電型チャネル層上に配置され、ドレイン側フィールド酸化物領域の表面の一部分まで延びるフィールド電極プレート、並びにフィールド電極プレートと第２導電型チャネル層との間及び同じくフィールド電極プレートと第２導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、第２導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、フィールド電極プレートと第２導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、第１導電型ゲート高ドープ領域から電気的に導出される。
好ましい実施形態において、第２導電型チャネル層は、イオン注入により形成された第２導電型注入層である。
好ましい実施形態において、フィールド電極プレートは多結晶層又は金属層である。
好ましい実施形態において、高電圧電界効果トランジスタは、その両側に第２導電型ウェル領域を備えており、第２導電型ディープウェル領域が、第１導電型エピタキシャル層の下に設けられて、高電圧電界効果トランジスタを分離する。
好ましい実施形態において、耐高電圧構造体が、第１導電型ウェル領域の反対側の第２導電型ドリフト領域の１つの側に設けられる。
好ましい実施形態において、第１導電型はＰ型であり、前記第２導電型はＮ型である。
好ましい実施形態において、第１導電型はＮ型であり、前記第２導電型はＰ型である。
別の実施形態による高電圧接合型電界効果トランジスタが、
第１導電型エピタキシャル層を備えた半導体基板と、
第１導電型エピタキシャル層上に配置された第２導電型ドリフト領域と、
第２導電型ドリフト領域内に配置された第２導電型ドレイン高ドープ領域と、
第２導電型ドレイン高ドープ領域の両側に配置され、両方とも第２導電型ドリフト領域上に配置された、２つのドレイン側フィールド酸化物領域と、
第２導電型ドリフト領域の両側に配置され、各々が第１導電型エピタキシャル層により第２導電型ドリフト領域から分離される、２つの第１導電型ウェル領域と、
第１導電型ウェル領域の各々の中の第２導電型ソース高ドープ領域及び第１導電型ゲート高ドープ領域、並びに第２導電型ソース高ドープ領域と第１導電型ゲート高ドープ領域との間に設けられて、第１導電型ゲート高ドープ領域から第２導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
各々が１つの第２導電型ソース高ドープ領域と第２導電型ドリフト領域との間に配置された、２つの第２導電型チャネル層と、
それぞれ２つの第２導電型チャネル層上に配置され、各々が対応するドレイン側フィールド酸化物領域の表面の一部分まで延びる２つのフィールド電極プレート、並びにフィールド電極プレートと第２導電型チャネル層との間及び同じくフィールド電極プレートと第２導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、２つの第２導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、ドレイン電極の反対側の２つのフィールド電極プレートと２つの第２導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、ドレイン電極の両側の２つの第１導電型ゲート高ドープ領域の接続から電気的に導出される。
第１導電型エピタキシャル層を備えた半導体基板と、
第１導電型エピタキシャル層上に配置された第２導電型ドリフト領域と、
第２導電型ドリフト領域内に配置された第２導電型ドレイン高ドープ領域と、
第２導電型ドレイン高ドープ領域の両側に配置され、両方とも第２導電型ドリフト領域上に配置された、２つのドレイン側フィールド酸化物領域と、
第２導電型ドリフト領域の両側に配置され、各々が第１導電型エピタキシャル層により第２導電型ドリフト領域から分離される、２つの第１導電型ウェル領域と、
第１導電型ウェル領域の各々の中の第２導電型ソース高ドープ領域及び第１導電型ゲート高ドープ領域、並びに第２導電型ソース高ドープ領域と第１導電型ゲート高ドープ領域との間に設けられて、第１導電型ゲート高ドープ領域から第２導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
各々が１つの第２導電型ソース高ドープ領域と第２導電型ドリフト領域との間に配置された、２つの第２導電型チャネル層と、
それぞれ２つの第２導電型チャネル層上に配置され、各々が対応するドレイン側フィールド酸化物領域の表面の一部分まで延びる２つのフィールド電極プレート、並びにフィールド電極プレートと第２導電型チャネル層との間及び同じくフィールド電極プレートと第２導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、２つの第２導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、ドレイン電極の反対側の２つのフィールド電極プレートと２つの第２導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、ドレイン電極の両側の２つの第１導電型ゲート高ドープ領域の接続から電気的に導出される。
好ましい実施形態において、第２導電型チャネル層は、イオン注入により形成された第２導電型注入層である。
好ましい実施形態において、フィールド電極プレートは多結晶層又は金属層である。
好ましい実施形態において、高電圧電界効果トランジスタは、その両側に第２導電型ウェル領域を備えており、第２導電型ディープウェル領域が、第１導電型エピタキシャル層の下に設けられて、高電圧電界効果トランジスタを分離する。
好ましい実施形態において、第１導電型はＰ型であり、前記第２導電型はＮ型である。
好ましい実施形態において、第１導電型はＮ型であり、前記第２導電型はＰ型である。
本発明の高電圧ＪＦＥＴは、ＬＤＭＯＳの耐高電圧構造体を参考とし、エピタキシャル層の表面上にチャネルを配置し、チャネルとドレイン側フィールド酸化物領域上に設けられたフィールド電極プレートでＲＥＳＵＥＦ原理を用いて、ＪＦＥＴの降伏電圧を大幅に高める。チャネル注入層の注入条件を制御することにより、高電圧ＪＦＥＴのピンチ・オフ電圧を調整することができる。高電圧半導体集積回路製造技術の要件を満たすために、高電圧ＪＦＥＴの製造技術は、従来のＣＭＯＳ／ＬＤＭＯＳ集積回路製造技術に適合する。
添付図面を参照して、本発明の技術的解決法が、以下に明確かつ完全に説明される。説明される実施形態は、本発明の実施形態の全てではなく、単に一部分にすぎないことは明らかである。本発明の実施形態に基づいて当業者により得られる全ての他の実施形態は、創造的努力なしに、本発明の保護範囲内に入るであろう。
以下に、本発明の実施形態における添付図面を参照して、本発明の実施形態の技術的解決法を明確に説明する。明らかに、説明される実施形態は、本発明の実施形態の全てではなく、単に一部分にすぎない。本発明の実施形態に従って当業者により得られる全ての他の実施形態は、創造的努力なしに、本発明の保護範囲内に入るであろう。
背景で説明されるように、ＰＮ接合による制限として、従来のＪＦＥＴの降伏電圧は、約２０〜３０ボルトである。高電圧半導体集積回路技術の要件を満たすために、本発明は、より高い入力電圧に適合され、ＣＭＯＳ／ＬＤＭＯＳ集積回路製造技術に適合する、高電圧ＪＦＥＴを提供する。デバイスの構造は、図面を参照して以下に具体的に説明される。
実施形態１
図１を参照すると、高電圧ＪＦＥＴが、第１導電型エピタキシャル層１００を備えた半導体基板と；第１導電型エピタキシャル層１００上に配置された第２導電型ドリフト領域１１０と；第２導電型ドリフト領域１１０内に配置された第２導電型ドレイン高ドープ領域１２０と；第２導電型ドリフト領域１１０上及び第２導電型ドレイン高ドープ領域１２０の１つの側に配置されたドレイン側フィールド酸化物領域１３０と；第２導電型ドリフト領域１１０の１つの側に配置され、第１導電型エピタキシャル層１００により第２導電型ドリフト領域１１０から分離される第１導電型ウェル領域１４０と；第１導電型ウェル領域１４０上に配置された第２導電型ソース高ドープ領域１５０及び第１導電型ゲート高ドープ領域１６０、並びに第２導電型ソース高ドープ領域１５０と第１導電型ゲート高ドープ領域１６０との間に設けられ、上記２つの領域１５０、１６０を分離するゲート・ソース側フィールド酸化物領域１７０と；第２導電型ソース高ドープ領域１５０と第２導電型ドリフト領域１１０との間に配置された第２導電型チャネル層１８０と；第２導電型チャネル層１８０上に配置され、ドレイン側フィールド酸化物領域１３０の表面の一部分に延びるフィールド電極プレート１９０、並びにフィールド電極プレート１９０と第２導電型チャネル層１８０との間及びフィールド電極プレート１９０と第２導電型ドリフト領域１１０との間に設けられた誘電体層１９１と；第２導電型ドレイン高ドープ領域１２０から電気的に導出されたドレイン電極Ｄと；フィールド電極プレート１９０と第２導電型ソース高ドープ領域１５０との接続から電気的に導出されたソース電極Ｓと；第１導電型ゲート高ドープ領域１６０から電気的に導出されたゲート電極Ｇとを含む。
図１を参照すると、高電圧ＪＦＥＴが、第１導電型エピタキシャル層１００を備えた半導体基板と；第１導電型エピタキシャル層１００上に配置された第２導電型ドリフト領域１１０と；第２導電型ドリフト領域１１０内に配置された第２導電型ドレイン高ドープ領域１２０と；第２導電型ドリフト領域１１０上及び第２導電型ドレイン高ドープ領域１２０の１つの側に配置されたドレイン側フィールド酸化物領域１３０と；第２導電型ドリフト領域１１０の１つの側に配置され、第１導電型エピタキシャル層１００により第２導電型ドリフト領域１１０から分離される第１導電型ウェル領域１４０と；第１導電型ウェル領域１４０上に配置された第２導電型ソース高ドープ領域１５０及び第１導電型ゲート高ドープ領域１６０、並びに第２導電型ソース高ドープ領域１５０と第１導電型ゲート高ドープ領域１６０との間に設けられ、上記２つの領域１５０、１６０を分離するゲート・ソース側フィールド酸化物領域１７０と；第２導電型ソース高ドープ領域１５０と第２導電型ドリフト領域１１０との間に配置された第２導電型チャネル層１８０と；第２導電型チャネル層１８０上に配置され、ドレイン側フィールド酸化物領域１３０の表面の一部分に延びるフィールド電極プレート１９０、並びにフィールド電極プレート１９０と第２導電型チャネル層１８０との間及びフィールド電極プレート１９０と第２導電型ドリフト領域１１０との間に設けられた誘電体層１９１と；第２導電型ドレイン高ドープ領域１２０から電気的に導出されたドレイン電極Ｄと；フィールド電極プレート１９０と第２導電型ソース高ドープ領域１５０との接続から電気的に導出されたソース電極Ｓと；第１導電型ゲート高ドープ領域１６０から電気的に導出されたゲート電極Ｇとを含む。
第１導電型がＰ型として選択された場合、第２導電型はＮ型として選択され、デバイスはＮチャネルＪＦＥＴとなる。第１導電型がＮ型として選択され、第２導電型がＰ型として選択された場合、デバイスはＰチャネルＪＦＥＴとなる。ドレイン電極Ｄ、ソース電極Ｓ、ゲート電極Ｇは、金属配線から導出することができ、これは当業者には周知であり、本明細書には詳細に説明しない。
ゲート電極Ｇは、第１導電型ゲート高ドープ領域１６０を介して第１導電型ウェル領域１４０に接続され、第１導電型ウェル領域１４０と第２導電型チャネル層１８０との間の欠乏領域が、ゲート電極電圧に影響を受けることがあり、それによりＪＦＥＴの電流及びオンオフが制御される。好ましくは、第２導電型チャネル層１８０は、イオン注入により形成された第２導電型注入層であり、注入条件を制御することにより、電界効果トランジスタのピンチ・オフ電圧を調整することができる。
ＪＦＥＴのドレイン端子は、ＬＤＭＯＳの耐高電圧構造体を参考とし、第２導電型ドリフト領域１１０、ドレイン側フィールド酸化物領域１３０を備え、フィールド電極プレート１９０はドレイン側フィールド酸化物領域１３０の表面の一部分まで延び、チャネルはエピタキシャル層の表面上に配置され、ＲＥＳＵＲＥ原理を用いてＪＦＥＴの降伏電圧を大幅に高める。フィールド電極プレート１９０は、多結晶層又は金属層とすることができる。実施形態において、フィールド電極プレート１９０は多結晶層であることが好ましい。フィールド電極プレート１９０は、ソース電極Ｓに接続され、同じ電位を保持する。こうした金属配線のために、第１導電型ウェル領域１４０と第２導電型チャネル層１８０との間の欠乏領域によってのみ、ピンチ・オフ電圧を制御することができる。フィールド電極プレート１９０の電位が浮遊接続された場合、誘導電位により、ピンチ・オフ電圧の変動が生じることがある。フィールド電極プレート１９０が、ゲート電極Ｇ、すなわち第１導電型ウェル領域１４０に接続された場合、これにより生じた逆バイアスは、図１の部分Ａ上の第２導電型ドリフト領域１１０の電荷を容易に排出し、ピンチ・オフ電圧が第２導電型チャネル層１８０の技術条件によって制御できなくなり、トランジスタが早期にカットオフ領域に入ることがある。
さらに、デバイスを基板から分離し、異なる設計の要件を満たすために、高電圧電界効果トランジスタは、その両側の第２導電型ウェル領域１０１と、第１導電型エピタキシャル層１００の下の第２導電型ディープウェル領域１０２とを備えており、これにより、高電圧電界効果トランジスタを分離するための分離構造体が形成される。
本実施形態の好ましいソリューションとして、高圧を、高圧ＪＦＥＴのドレイン電極Ｄに印加し、低濃度及び大きいサイズを有するウェル領域のような耐高圧構造体、すなわち従来のウェル分離構造体を、第１導電型ウェル領域１４０の反対側の第２導電型ドリフト領域１１０の側に設け、これにより、高電圧の印加時にＪＦＥＴがもたらす周囲デバイスへの影響を回避することができる。
実施形態２
図２を参照すると、別の１つの高圧ＪＦＥＴが、第１導電型エピタキシャル層２００を備えた半導体基板と；第１導電型エピタキシャル層２００上に配置された第２導電型ドリフト領域２１０と；第２導電型ドリフト領域２１０内に配置された第２導電型ドレイン高ドープ領域２２０と；第２導電型ドレイン高ドープ領域２２０の両側に配置され、両方とも第２導電型ドリフト領域２１０上に配置された、第１のドレイン側フィールド酸化物領域２３０及び第２のドレイン側フィールド酸化物領域２３００と；第２導電型ドリフト領域２１０の両側に配置され、両方とも第１導電型エピタキシャル層２００により第２導電型ドリフト領域２１０から分離される、第１の第１導電型ウェル領域２４０及び第２の第１導電型ウェル領域２４００と；第１の第１導電型ウェル領域２４０内に配置された第１の第２導電型ソース高ドープ領域２６０及び第１の第１導電型ゲート高ドープ領域２５０、並びに第１の第２導電型ソース高ドープ領域２６０と第１の第１導電型ゲート高ドープ領域２５０との間に配置され、上記２つの高ドープ領域２６０、２５０を分離する第１のゲート・ソース側フィールド酸化物領域２７０と；第２の第１導電型ウェル領域２４００内に配置された第２の第２導電型ソース高ドープ領域２６００及び第２の第１導電型ゲート高ドープ領域２５００、並びに第２の第２導電型ソース高ドープ領域２６００と第２の第１導電型ゲート高ドープ領域２５００との間に配置され、上記２つの高ドープ領域２６００、２５００を分離する第２のゲート・ソース側フィールド酸化物領域２７００と；第１の第２導電型ソース高ドープ領域２５０と第２導電型ドリフト領域２１０との間に配置された第１の第２導電型チャネル層２８０と；第２の第２導電型ソース高ドープ領域２５００と第２導電型ドリフト領域２１０との間に配置された第２の第２導電型チャネル層２８００と；それぞれ、第１の第２導電型チャネル層２８０及び第２の第２導電型チャネル層２８００上に配置され、かつ、第１のドレイン側フィールド酸化物領域２３０及び第２のドレイン側フィールド酸化物領域２３００の表面の一部分まで延びる第１のフィールド電極プレート２９０及び第２の多結晶領域フィールド電極プレート２９００と、第１のフィールド電極プレート２９０と第１の第２導電型チャネル層２８０との間及び同じく第１のフィールド電極プレート２９０と第２導電型ドリフト領域２１０との間に設けられた第１の誘電体層２９１と、第２のフィールド電極プレート２９００と第２の第２導電型チャネル層２８００との間及び同じく第２のフィールド電極プレート２９００と第２導電型ドリフト領域２１０との間に設けられた第２の誘電体層２９１０と；第２導電型ドレイン高ドープ領域２２０から電気的に導出されるドレイン電極Ｄと；ドレイン電極Ｄの両側の、第１のフィールド電極プレート２９０と第２のフィールド電極プレート２９００、並びに第１の第２導電型ソース高ドープ領域２５０と第２の第２導電型ソース高ドープ領域２５００との接続から電気的に導出されるソース電極Ｓと；ドレイン電極Ｄの両側の、第１の第２導電型ソース高ドープ領域２６０と第２の第２導電型ソース高ドープ領域２６００との接続から電気的に導出されるゲート電極Ｇとを含む。
図２を参照すると、別の１つの高圧ＪＦＥＴが、第１導電型エピタキシャル層２００を備えた半導体基板と；第１導電型エピタキシャル層２００上に配置された第２導電型ドリフト領域２１０と；第２導電型ドリフト領域２１０内に配置された第２導電型ドレイン高ドープ領域２２０と；第２導電型ドレイン高ドープ領域２２０の両側に配置され、両方とも第２導電型ドリフト領域２１０上に配置された、第１のドレイン側フィールド酸化物領域２３０及び第２のドレイン側フィールド酸化物領域２３００と；第２導電型ドリフト領域２１０の両側に配置され、両方とも第１導電型エピタキシャル層２００により第２導電型ドリフト領域２１０から分離される、第１の第１導電型ウェル領域２４０及び第２の第１導電型ウェル領域２４００と；第１の第１導電型ウェル領域２４０内に配置された第１の第２導電型ソース高ドープ領域２６０及び第１の第１導電型ゲート高ドープ領域２５０、並びに第１の第２導電型ソース高ドープ領域２６０と第１の第１導電型ゲート高ドープ領域２５０との間に配置され、上記２つの高ドープ領域２６０、２５０を分離する第１のゲート・ソース側フィールド酸化物領域２７０と；第２の第１導電型ウェル領域２４００内に配置された第２の第２導電型ソース高ドープ領域２６００及び第２の第１導電型ゲート高ドープ領域２５００、並びに第２の第２導電型ソース高ドープ領域２６００と第２の第１導電型ゲート高ドープ領域２５００との間に配置され、上記２つの高ドープ領域２６００、２５００を分離する第２のゲート・ソース側フィールド酸化物領域２７００と；第１の第２導電型ソース高ドープ領域２５０と第２導電型ドリフト領域２１０との間に配置された第１の第２導電型チャネル層２８０と；第２の第２導電型ソース高ドープ領域２５００と第２導電型ドリフト領域２１０との間に配置された第２の第２導電型チャネル層２８００と；それぞれ、第１の第２導電型チャネル層２８０及び第２の第２導電型チャネル層２８００上に配置され、かつ、第１のドレイン側フィールド酸化物領域２３０及び第２のドレイン側フィールド酸化物領域２３００の表面の一部分まで延びる第１のフィールド電極プレート２９０及び第２の多結晶領域フィールド電極プレート２９００と、第１のフィールド電極プレート２９０と第１の第２導電型チャネル層２８０との間及び同じく第１のフィールド電極プレート２９０と第２導電型ドリフト領域２１０との間に設けられた第１の誘電体層２９１と、第２のフィールド電極プレート２９００と第２の第２導電型チャネル層２８００との間及び同じく第２のフィールド電極プレート２９００と第２導電型ドリフト領域２１０との間に設けられた第２の誘電体層２９１０と；第２導電型ドレイン高ドープ領域２２０から電気的に導出されるドレイン電極Ｄと；ドレイン電極Ｄの両側の、第１のフィールド電極プレート２９０と第２のフィールド電極プレート２９００、並びに第１の第２導電型ソース高ドープ領域２５０と第２の第２導電型ソース高ドープ領域２５００との接続から電気的に導出されるソース電極Ｓと；ドレイン電極Ｄの両側の、第１の第２導電型ソース高ドープ領域２６０と第２の第２導電型ソース高ドープ領域２６００との接続から電気的に導出されるゲート電極Ｇとを含む。
第１導電型がＰ型として選択された場合、第２導電型はＮ型として選択され、従って、デバイスはＮチャネルＪＦＥＴとなり、第１導電型がＮ型として選択された場合、第２導電型はＰ型として選択され、従って、デバイスはＰチャネルＪＦＥＴとなる。ドレイン電極Ｄ、ソース電極Ｓ、ゲート電極Ｇは、金属配線から導出することができ、これは当業者には周知であり、本明細書には具体的詳細を説明しない。
好ましくは、第１の第２導電型チャネル層２８０及び第２の第２導電型チャネル層２８００の両方とも、イオン注入により形成された第２導電型注入層である。
好ましくは、フィールド電極プレート１９０は、多結晶層又は金属層とすることができる。本実施形態においては、多結晶層である。
好ましくは、高電圧電界効果トランジスタは、その両側の２つの第２導電型ウェル領域２０１と、これにより高電圧電界効果トランジスタを分離する、第１導電型エピタキシャル層２００の下の第２導電型ディープウェル領域２０２とを備えることができる。
こうした構造体と実施形態１により与えられるＪＦＥＴとの間の差は、ドレイン電極Ｄの両側に活性構造体（ソース電極及びゲート電極）が備わっており、こうした設計は、高電圧の印加時にＪＦＥＴがもたらす周囲デバイスへの影響を回避でき、耐高電圧構造体を付加的に追加する必要もなく、チップ表面積を節約できることである。こうした二重ソース端子及びゲート端子の設計は、デバイスの性能も向上させる。
上記のＪＦＥＴデバイスを製造するために、フォトエッチング工程を追加すること、及び第２導電型注入層を注入してチャネル領域を形成することに加えて、他の工程及びその製造条件も、従来のＣＭＯＳ／ＬＤＭＯＳ集積回路製造技術に適合する。
本ソリューションの実現可能性を検証するために、これにより製造されたデバイスの試験が行われた。
図３及び図４を参照すると、図３は、Ｉｄ−Ｖｇｓのドレイン電極電流−ゲートソース電圧の特性グラフであり、図４は、Ｉｄ−Ｖｄｓのドレイン電極電流−ドレインソース電極電圧の特性グラフであり、そのピンチ・オフ電圧は、約−６ボルトであり、その降伏電圧は全て約５０ボルトより上である。
本発明により与えられる高電圧ＪＦＥＴは、耐高電圧性という要件を満たすだけでなく、良好なＪＦＥＴ ＩＶ特性ももたらし、ＣＭＯＳ／ＬＤＭＯＳ集積回路製造技術に適し、従って、統合が容易である。
上述の開示された実施形態は、当業者が本発明を実装又は使用するのを可能にすることができる。当業者であれば、他の実施形態の実施において、本発明の趣旨又は範囲の一般的な原理から逸脱することなく、本明細書に定められたような、これらの実施形態の種々の修正をなし得ることが、当業者には明らかであろう。従って、本発明は、本明細書で示される実施形態に限定されるものではなく、最も広い範囲の原理及び新規な特徴と一致するように開示した本明細書に従う。
１００、２００：第１導電型エピタキシャル層
１０１：第２導電型ウェル領域
１０２：第２導電型ディープウェル領域
１１０、２１０：第２導電型ドリフト領域
１２０、２２０：第２導電型ドレイン高ドープ領域
１３０、２３０、２３００：ドレイン側フィールド酸化物領域
１４０、２４０、２４００：第１導電型ウェル領域
１５０：第２導電型ソース高ドープ領域
１６０：第１導電型ゲート高ドープ領域
１７０：ゲートソース高ドープ領域
１８０、２８０、２８００：第２導電型チャネル層
１９０、２９０、２９００：フィールド電極プレート
１９１、２９１、２９１０：誘電体層
２５０、２５００：第１導電型ゲート高ドープ領域
２６０、２６００：第２導電型ソース高ドープ領域
２７０、２７００：ゲート・ソース側フィールド酸化物領域
Ｄ：ドレイン電極
Ｓ：ソース電極
Ｇ：ゲート電極
１０１：第２導電型ウェル領域
１０２：第２導電型ディープウェル領域
１１０、２１０：第２導電型ドリフト領域
１２０、２２０：第２導電型ドレイン高ドープ領域
１３０、２３０、２３００：ドレイン側フィールド酸化物領域
１４０、２４０、２４００：第１導電型ウェル領域
１５０：第２導電型ソース高ドープ領域
１６０：第１導電型ゲート高ドープ領域
１７０：ゲートソース高ドープ領域
１８０、２８０、２８００：第２導電型チャネル層
１９０、２９０、２９００：フィールド電極プレート
１９１、２９１、２９１０：誘電体層
２５０、２５００：第１導電型ゲート高ドープ領域
２６０、２６００：第２導電型ソース高ドープ領域
２７０、２７００：ゲート・ソース側フィールド酸化物領域
Ｄ：ドレイン電極
Ｓ：ソース電極
Ｇ：ゲート電極
Claims (13)
- 第１導電型エピタキシャル層を備えた半導体基板と、
前記第１導電型エピタキシャル層上に配置された第２導電型ドリフト領域と、
前記第２導電型ドリフト領域内に配置された第２導電型ドレイン高ドープ領域と、
前記第２導電型ドリフト領域上及び前記第２導電型ドレイン高ドープ領域の１つの側に配置されたドレイン側フィールド酸化物領域と、
前記第２導電型ドリフト領域の１つの側に配置され、前記第１導電型エピタキシャル層により前記第２導電型ドリフト領域から分離される、第１導電型ウェル領域と、
前記第１導電型ウェル領域上に配置された第２導電型ソース高ドープ領域及び第１導電型ゲート高ドープ領域、並びに前記第２導電型ソース高ドープ領域と前記第１導電型ゲート高ドープ領域との間に設けられ、前記第１導電型ゲート高ドープ領域から前記第２導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
前記第２導電型ソース高ドープ領域と前記第２導電型ドリフト領域との間に配置された第２導電型チャネル層と、
前記第２導電型チャネル層上に配置され、前記ドレイン側フィールド酸化物領域の表面の一部分まで延びるフィールド電極プレート、並びに前記フィールド電極プレートと前記第２導電型チャネル層との間及び同じく前記フィールド電極プレートと前記第２導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、前記第２導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、前記フィールド電極プレートと前記第２導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、前記第１導電型ゲート高ドープ領域から電気的に導出されることを特徴とする、高電圧接合型電界効果トランジスタ。 - 前記第２導電型チャネル層は、イオン注入により形成された第２導電型注入層であることを特徴とする、請求項１に記載の高電圧接合型電界効果トランジスタ。
- 前記フィールド電極プレートは多結晶層又は金属層であることを特徴とする、請求項１に記載の高電圧接合型電界効果トランジスタ。
- 前記高電圧接合型電界効果トランジスタは、その両側に第２導電型ウェル領域を備えており、第２導電型ディープウェル領域が、前記第１導電型エピタキシャル層の下に設けられて、前記高電圧電界効果トランジスタを分離することを特徴とする、請求項１に記載の高電圧接合型電界効果トランジスタ。
- 耐高電圧構造体が、前記第１導電型ウェル領域の反対側の前記第２導電型ドリフト領域の１つの側に設けられることを特徴とする、請求項１に記載の高電圧接合型電界効果トランジスタ。
- 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする、請求項１に記載の高電圧接合型電界効果トランジスタ。
- 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする、請求項１に記載の高電圧接合型電界効果トランジスタ。
- 第１導電型エピタキシャル層を備えた半導体基板と、
前記第１導電型エピタキシャル層上に配置された第２導電型ドリフト領域と、
前記第２導電型ドリフト領域内に配置された第２導電型ドレイン高ドープ領域と、
前記第２導電型ドレイン高ドープ領域の両側に配置され、両方とも前記第２導電型ドリフト領域上に配置された、２つのドレイン側フィールド酸化物領域と、
前記第２導電型ドリフト領域の両側に配置され、各々が前記第１導電型エピタキシャル層により前記第２導電型ドリフト領域から分離される、２つの第１導電型ウェル領域と、 前記第１導電型ウェル領域の各々の中の第２導電型ソース高ドープ領域及び第１導電型ゲート高ドープ領域、並びに前記第２導電型ソース高ドープ領域と前記第１導電型ゲート高ドープ領域との間に設けられて、前記第１導電型ゲート高ドープ領域から前記第２導電型ソース高ドープ領域を分離するゲート・ソース側フィールド酸化物領域と、
各々が１つの第２導電型ソース高ドープ領域と前記第２導電型ドリフト領域との間に配置された、２つの第２導電型チャネル層と、
それぞれ前記２つの第２導電型チャネル層上に配置され、各々が対応するドレイン側フィールド酸化物領域の表面の一部分まで延びる２つのフィールド電極プレート、並びに前記フィールド電極プレートと前記第２導電型チャネル層との間及び同じく前記フィールド電極プレートと前記第２導電型ドリフト領域との間に設けられた誘電体層と、
を含み、
ドレイン電極が、前記２つの第２導電型ドレイン高ドープ領域から電気的に導出され、ソース電極が、前記ドレイン電極の両側の前記２つのフィールド電極プレートと前記２つの第２導電型ソース高ドープ領域との接続から電気的に導出され、ゲート電極が、前記ドレイン電極の両側の、前記２つの第１導電型ゲート高ドープ領域の接続から電気的に導出されることを特徴とする、高電圧接合型電界効果トランジスタ。 - 前記第２導電型チャネル層は、イオン注入により形成された第２導電型注入層であることを特徴とする、請求項８に記載の高電圧接合型電界効果トランジスタ。
- 前記フィールド電極プレートは多結晶層又は金属層であることを特徴とする、請求項８に記載の高電圧接合型電界効果トランジスタ。
- 前記高電圧接合型電界効果トランジスタは、その両側に第２導電型ウェル領域を備えており、第２導電型ディープウェル領域が、前記第１導電型エピタキシャル層の下に設けられて、前記高電圧電界効果トランジスタを分離することを特徴とする、請求項８に記載の高電圧接合型電界効果トランジスタ。
- 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする、請求項８に記載の高電圧接合型電界効果トランジスタ。
- 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする、請求項８に記載の高電圧接合型電界効果トランジスタ。
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