CN113066854B - 一种高压jfet器件及其制造方法 - Google Patents
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Abstract
本发明提供一种高压JFET器件及制造方法，包括p型衬底、n型漂移区阱，p型阱区、中部及右侧重掺杂层降场层交替结构；中部及右侧重掺杂层降场层交替结构中，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型；本发明在纵向上，降场层辅助耗尽重掺杂层，等效于降低了重掺杂层的有效浓度，在横向上，由于第一导电类型区域的有效浓度等效降低，所以横向上的表面电场峰值降低，提高了表面的耐压能力，从而重掺杂层掺杂浓度上限可以得到提升，器件得以引入更多的载流子，因此，在导通时能够降低电流路径上导通电阻，从而在维持原有击穿电压的条件下，增大器件的电流能力。
Description
技术领域
本发明属于半导体功率器件技术领域,尤其是一种高压JFET器件及其制造方法。
背景技术
由于高压JFET器件有高耐压的需求，使得器件在高压应用时，电流能力减小，这就限制了高压JFET器件在高压功率集成电路中的应用，尤其是在要求较高电流能力的电路中。横向DMOS为了克服高导通电阻的问题，J.A.APPLES等人提出了RESURF(ReducedSURface Field)降低表面场技术，被广泛应用于高压器件的设计中，以解决高导通电阻的问题。将RESURF技术运用在高压JFET器件中，在保证高耐压的条件下，增大器件的电流能力。
发明内容
为实现上述发明目的，本发明提供一种半导体器件及其制造方法。
为实现上述发明目的，本发明技术方案如下：
一种高压JFET器件，包括p型衬底10、p型衬底10上方的n型漂移区阱21，n型漂移区阱21内部设有p型阱区31、中部重掺杂层降场层交替结构、右侧重掺杂层降场层交替结构；所述中部重掺杂层降场层交替结构、右侧重掺杂层降场层交替结构分别位于p型阱区31的上方和右侧；
所述中部重掺杂层降场层交替结构中，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型；
所述右侧重掺杂层降场层交替结构中，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型；
第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型；
所述中部重掺杂层降场层交替结构的上方为p+阱接触区71，p+阱接触区71与上方的第二金属电极902接触，
所述右侧重掺杂层降场层交替结构右侧的n型漂移区阱21内部表面设有第二n+区82，第二n+区82与上方的第三金属电极903接触，
所述中部重掺杂层降场层交替结构左侧的n型漂移区阱21内部表面设有第一n+区81，第一n+区81与上方的第一金属电极901接触，所述中部重掺杂层降场层交替结构和第二n+区82之间的n型漂移区阱21上表面设有场氧化层51，场氧化层51位于右侧重掺杂层降场层交替结构上方，第一n+区81与中部重掺杂层降场层交替结构之间的n型漂移区阱21上表面设有场氧化层51，右侧重掺杂层降场层交替结构上方场氧化层51左侧的n型漂移区阱21上表面设有栅氧化层41，栅氧化层41的右端与右侧重掺杂层降场层交替结构上方场氧化层51的左边界相连，栅氧化层41的左端覆盖部分中部重掺杂层降场层交替结构上表面，多晶硅栅61左端覆盖部分栅氧化层41、右端覆盖部分场氧化层51；多晶硅场板62处于场氧化层51上并与第三金属电极903相连；金属前介质11覆盖场氧化层51、多晶硅栅61、多晶硅场板62，第一金属电极901、第二金属电极902、多晶硅场板62、第三金属电极903通过金属前介质11相互隔离。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二n型重掺杂层202、第二n型重掺杂层202上方的第一p型降场层301、第一p型降场层301上方的第一n型重掺杂层201。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二p型降场层302、第二p型降场层302上方的第一n型重掺杂层201、第一n型重掺杂层201上方的第一p型降场层301。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二p型降场层302、第二p型降场层302上方的第二n型重掺杂层202、第二n型重掺杂层202上方的第一p型降场层301、第一p型降场层301上方的第一n型重掺杂层201。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二n型重掺杂层202、第二n型重掺杂层202上方的第二p型降场层302、第二p型降场层302上方的第一n型重掺杂层201、第一n型重掺杂层201上方的第一p型降场层301。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第三n型重掺杂层203、第三n型重掺杂层203上方的第二p型降场层302、第二p型降场层302上方的第二n型重掺杂层202、第二n型重掺杂层202上方的第一p型降场层301、第一p型降场层301上方的第一n型重掺杂层201。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第三p型降场层303、第三p型降场层303上方的第二n型重掺杂层202、第二n型重掺杂层202上方的第二p型降场层302、第二p型降场层302上方的第一n型重掺杂层201、第一n型重掺杂层201上方的第一p型降场层301。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第一n型重掺杂层201、第一n型重掺杂层201下方的第一p型降场层301、第一p型降场层301下方的第二n型重掺杂层202、第二n型重掺杂层202下方的第二p型降场层302……以此类推，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型。
作为优选方式，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第一p型降场层301、第一p型降场层301下方的第一n型重掺杂层201、第一n型重掺杂层201下方的第二p型降场层302、第二p型降场层302下方的第二n型重掺杂层202……重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型。
本发明还提供一种高压JFET器件的制造方法，包括以下步骤：
第一步：在p型衬底10中，注入n型杂质扩散形成n型漂移区阱21，p型衬底电阻率为10～300欧姆·厘米，n型杂质注入剂量为1E12cm-2～1E13cm-2；
第二步：注入p型杂质形成p型阱区31，p型杂质注入剂量为5E11cm-2～5E13cm-2；
第三步：硅局部氧化LOCOS(Local Oxidation of Silicon)工艺形成场氧化层51；
第四步：在n型漂移区阱21中注入n型杂质形成第二n型重掺杂层202；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第五步：在n型漂移区阱21中注入p型杂质形成第一p型降场层301；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2；
第六步：在n型漂移区阱21中注入n型杂质形成第一n型重掺杂层201；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第七步：形成高压JFET器件的栅氧化层41，栅氧化层厚度为7nm～100nm；
第八步：形成高压JFET器件的多晶硅栅61和多晶硅场板62，多晶硅栅方块电阻值为10～40欧姆/方块；
第九步：注入n型或p型杂质形成高压JFET器件的第一n+区81，第二n+区82，p+阱接触区71，n型杂质和p型杂质注入剂量为1E15cm-2～2E16cm-2；
第十步：淀积形成金属前介质11；
第十一步：金属化形成：第一金属电极901、第二金属电极902、第三金属电极903。
本发明的有益效果为：本发明在纵向上，降场层辅助耗尽重掺杂层，等效于降低了重掺杂层的有效浓度，在横向上，由于第一导电类型区域的有效浓度等效降低，所以横向上的表面电场峰值降低，提高了表面的耐压能力，从而重掺杂层掺杂浓度上限可以得到提升，器件得以引入更多的载流子，因此，在导通时能够降低电流路径上导通电阻，从而在维持原有击穿电压的条件下，增大器件的电流能力。
附图说明
图1是本发明实施例1的结构示意图。
图2是本发明实施例2的结构示意图。
图3是本发明实施例3的结构示意图。
图4是本发明实施例4的结构示意图。
图5是本发明实施例5的结构示意图。
图6是本发明实施例6的结构示意图。
图7是本发明实施例7的结构示意图。
图8是本发明实施例8的结构示意图。
图中，10是p型衬底，11是金属前介质，21是n型漂移区阱，31是p型阱区，201是第一n型重掺杂层、202是第二n型重掺杂层、203是第三n型重掺杂层，301是第一p型降场层、302是第二p型降场层、303是第三p型降场层，41是栅氧化层，51是场氧化层，61是多晶硅栅，62是多晶硅场板，71是p+阱接触区，81是第一n+区、82是第二n+区，901是第一金属电极、902是第二金属电极、903是第三金属电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，本实施例提供一种高压JFET器件，包括p型衬底10、p型衬底10上方的n型漂移区阱21，n型漂移区阱21内部设有p型阱区31、中部重掺杂层降场层交替结构、右侧重掺杂层降场层交替结构；所述中部重掺杂层降场层交替结构、右侧重掺杂层降场层交替结构分别位于p型阱区31的上方和右侧；
所述中部重掺杂层降场层交替结构中，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型；
所述右侧重掺杂层降场层交替结构中，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型；
第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型；
本实施例中，中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二n型重掺杂层202、第二n型重掺杂层202上方的第一p型降场层301、第一p型降场层301上方的第一n型重掺杂层201。
所述中部重掺杂层降场层交替结构的上方为p+阱接触区71，p+阱接触区71与上方的第二金属电极902接触，
所述右侧重掺杂层降场层交替结构右侧的n型漂移区阱21内部表面设有第二n+区82，第二n+区82与上方的第三金属电极903接触，
所述中部重掺杂层降场层交替结构左侧的n型漂移区阱21内部表面设有第一n+区81，第一n+区81与上方的第一金属电极901接触，所述中部重掺杂层降场层交替结构和第二n+区82之间的n型漂移区阱21上表面设有场氧化层51，场氧化层51位于右侧重掺杂层降场层交替结构上方，第一n+区81与中部重掺杂层降场层交替结构之间的n型漂移区阱21上表面设有场氧化层51，右侧重掺杂层降场层交替结构上方场氧化层51左侧的n型漂移区阱21上表面设有栅氧化层41，栅氧化层41的右端与右侧重掺杂层降场层交替结构上方场氧化层51的左边界相连，栅氧化层41的左端覆盖部分中部重掺杂层降场层交替结构上表面，多晶硅栅61左端覆盖部分栅氧化层41、右端覆盖部分场氧化层51；多晶硅场板62处于场氧化层51上并与第三金属电极903相连；金属前介质11覆盖场氧化层51、多晶硅栅61、多晶硅场板62，第一金属电极901、第二金属电极902、多晶硅场板62、第三金属电极903通过金属前介质11相互隔离。
本实施例还提供一种高压JFET器件的制造方法，包括以下步骤：
第一步：在p型衬底10中，注入n型杂质扩散形成n型漂移区阱21，p型衬底电阻率为10～300欧姆·厘米，n型杂质注入剂量为1E12cm-2～1E13cm-2；
第二步：注入p型杂质形成p型阱区31，p型杂质注入剂量为5E11cm-2～5E13cm-2；
第三步：硅局部氧化LOCOS(Local Oxidation of Silicon)工艺形成场氧化层51；
第四步：在n型漂移区阱21中注入n型杂质形成第二n型重掺杂层202；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第五步：在n型漂移区阱21中注入p型杂质形成第一p型降场层301；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2；
第六步：在n型漂移区阱21中注入n型杂质形成第一n型重掺杂层201；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第七步：形成高压JFET器件的栅氧化层41，栅氧化层厚度为7nm～100nm；
第八步：形成高压JFET器件的多晶硅栅61和多晶硅场板62，多晶硅栅方块电阻值为10～40欧姆/方块；
第九步：注入n型或p型杂质形成高压JFET器件的第一n+区81，第二n+区82，p+阱接触区71，n型杂质和p型杂质注入剂量为1E15cm-2～2E16cm-2；
第十步：淀积形成金属前介质11；
第十一步：金属化形成：第一金属电极901、第二金属电极902、第三金属电极903。
本发明在p型衬底上制造半导体器件。第一n型重掺杂层201、第二n型重掺杂层202，第一p型降场层301、第二p型降场层302，n型漂移区阱21，p型衬底10形成多重RESURF结构，增高压JFET器件的电流能力。
实施例1较传统结构有更大的电流能力。本例中，p型衬底10电阻率10～500欧姆·厘米、n型漂移区阱21结深2微米～25微米、p型降场层的厚度为0.2～5微米、n型重掺杂层厚度为0.2～5微米、p型阱区31结深0.5微米～6微米、栅氧化层41厚度7nm～100nm。
实施例2
如图2所示，本实施例和实施例1的区别在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二p型降场层302、第二p型降场层302上方的第一n型重掺杂层201、第一n型重掺杂层201上方的第一p型降场层301。
实施例3
如图3所示，本实施例和实施例1的区别在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二p型降场层302、第二p型降场层302上方的第二n型重掺杂层202、第二n型重掺杂层202上方的第一p型降场层301、第一p型降场层301上方的第一n型重掺杂层201。
实施例4
如图4所示，本实施例和实施例1的区别在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二n型重掺杂层202、第二n型重掺杂层202上方的第二p型降场层302、第二p型降场层302上方的第一n型重掺杂层201、第一n型重掺杂层201上方的第一p型降场层301。
实施例5
如图5所示，本实施例和实施例1的区别在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第三n型重掺杂层203、第三n型重掺杂层203上方的第二p型降场层302、第二p型降场层302上方的第二n型重掺杂层202、第二n型重掺杂层202上方的第一p型降场层301、第一p型降场层301上方的第一n型重掺杂层201。
实施例6
如图6所示，本实施例和实施例1的区别在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第三p型降场层303、第三p型降场层303上方的第二n型重掺杂层202、第二n型重掺杂层202上方的第二p型降场层302、第二p型降场层302上方的第一n型重掺杂层201、第一n型重掺杂层201上方的第一p型降场层301。
实施例7
如图7所示，本实施例和实施例1的区别在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第一n型重掺杂层201、第一n型重掺杂层201下方的第一p型降场层301、第一p型降场层301下方的第二n型重掺杂层202、第二n型重掺杂层202下方的第二p型降场层302……以此类推，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型。
实施例8
如图8所示，本实施例和实施例1的区别在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第一p型降场层301、第一p型降场层301下方的第一n型重掺杂层201、第一n型重掺杂层201下方的第二p型降场层302、第二p型降场层302下方的第二n型重掺杂层202……以此类推，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种高压JFET器件，其特征在于：包括p型衬底(10)、p型衬底(10)上方的n型漂移区阱(21)，n型漂移区阱(21)内部设有p型阱区(31)、中部重掺杂层降场层交替结构、右侧重掺杂层降场层交替结构；所述中部重掺杂层降场层交替结构、右侧重掺杂层降场层交替结构分别位于p型阱区(31)的上方和右侧；
所述中部重掺杂层降场层交替结构中，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型；
所述右侧重掺杂层降场层交替结构中，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型；
第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型；
所述中部重掺杂层降场层交替结构的上方为p+阱接触区(71)，p+阱接触区(71)与上方的第二金属电极(902)接触；
所述右侧重掺杂层降场层交替结构右侧的n型漂移区阱(21)内部表面设有第二n+区(82)，第二n+区(82)与上方的第三金属电极(903)接触；
所述中部重掺杂层降场层交替结构左侧的n型漂移区阱(21)内部表面设有第一n+区(81)，第一n+区(81)与上方的第一金属电极(901)接触，所述中部重掺杂层降场层交替结构和第二n+区(82)之间的n型漂移区阱(21)上表面设有场氧化层(51)，场氧化层(51)位于右侧重掺杂层降场层交替结构上方，多晶硅场板(62)处于所述场氧化层(51)上并与第三金属电极(903)相连；第一n+区(81)与中部重掺杂层降场层交替结构之间的n型漂移区阱(21)上表面设有场氧化层(51)，右侧重掺杂层降场层交替结构上方场氧化层(51)左侧的n型漂移区阱(21)上表面设有栅氧化层(41)，栅氧化层(41)的右端与右侧重掺杂层降场层交替结构上方场氧化层(51)的左边界相连，栅氧化层(41)的左端覆盖部分中部重掺杂层降场层交替结构上表面，多晶硅栅(61)左端覆盖部分栅氧化层(41)、右端覆盖部分场氧化层(51)；金属前介质(11)覆盖场氧化层(51)、多晶硅栅(61)、多晶硅场板(62)，第一金属电极(901)、第二金属电极(902)、多晶硅场板(62)、第三金属电极(903)通过金属前介质(11)相互隔离。
2.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二n型重掺杂层(202)、第二n型重掺杂层(202)上方的第一p型降场层(301)、第一p型降场层(301)上方的第一n型重掺杂层(201)。
3.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二p型降场层(302)、第二p型降场层(302)上方的第一n型重掺杂层(201)、第一n型重掺杂层(201)上方的第一p型降场层(301)。
4.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二p型降场层(302)、第二p型降场层(302)上方的第二n型重掺杂层(202)、第二n型重掺杂层(202)上方的第一p型降场层(301)、第一p型降场层(301)上方的第一n型重掺杂层(201)。
5.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第二n型重掺杂层(202)、第二n型重掺杂层(202)上方的第二p型降场层(302)、第二p型降场层(302)上方的第一n型重掺杂层(201)、第一n型重掺杂层(201)上方的第一p型降场层(301)。
6.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第三n型重掺杂层(203)、第三n型重掺杂层(203)上方的第二p型降场层(302)、第二p型降场层(302)上方的第二n型重掺杂层(202)、第二n型重掺杂层(202)上方的第一p型降场层(301)、第一p型降场层(301)上方的第一n型重掺杂层(201)。
7.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第三p型降场层(303)、第三p型降场层(303)上方的第二n型重掺杂层(202)、第二n型重掺杂层(202)上方的第二p型降场层(302)、第二p型降场层(302)上方的第一n型重掺杂层(201)、第一n型重掺杂层(201)上方的第一p型降场层(301)。
8.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第一n型重掺杂层(201)、第一n型重掺杂层(201)下方的第一p型降场层(301)、第一p型降场层(301)下方的第二n型重掺杂层(202)、第二n型重掺杂层(202)下方的第二p型降场层(302)，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型。
9.如权利要求1所述的一种高压JFET器件，其特征在于：中部重掺杂层降场层交替结构和右侧重掺杂层降场层交替结构都包括第一p型降场层(301)、第一p型降场层(301)下方的第一n型重掺杂层(201)、第一n型重掺杂层(201)下方的第二p型降场层(302)、第二p型降场层(302)下方的第二n型重掺杂层(202)，重掺杂层和降场层上下交替设置，且重掺杂层和降场层依次为交替设置的第一导电类型和第二导电类型。
10.权利要求1所述的一种高压JFET器件的制造方法，其特征在于包括以下步骤：
第一步：在p型衬底(10)中，注入n型杂质扩散形成n型漂移区阱(21)，p型衬底电阻率为10～300欧姆·厘米，n型杂质注入剂量为1E12cm-2～1E13cm-2；
第二步：注入p型杂质形成p型阱区(31)，p型杂质注入剂量为5E11cm-2～5E13cm-2；
第三步：硅局部氧化工艺形成场氧化层(51)；
第四步：在n型漂移区阱(21)中注入n型杂质形成第二n型重掺杂层(202)；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第五步：在n型漂移区阱(21)中注入p型杂质形成第一p型降场层(301)；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2；
第六步：在n型漂移区阱(21)中注入n型杂质形成第一n型重掺杂层(201)；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第七步：形成高压JFET器件的栅氧化层(41)，栅氧化层厚度为7nm～100nm；
第八步：形成高压JFET器件的多晶硅栅(61)和多晶硅场板(62)，多晶硅栅方块电阻值为10～40欧姆/方块；
第九步：注入n型或p型杂质形成高压JFET器件的第一n+区(81)，第二n+区(82)，p+阱接触区(71)，n型杂质和p型杂质注入剂量为1E15cm-2～2E16cm-2；
第十步：淀积形成金属前介质(11)；
第十一步：金属化形成：第一金属电极(901)、第二金属电极(902)、第三金属电极(903)。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9054129B1 (en) * | 2014-03-26 | 2015-06-09 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
| US9190536B1 (en) * | 2014-06-05 | 2015-11-17 | Macronix International Co., Ltd. | Junction field effect transistor |
| CN105161538A (zh) * | 2015-08-07 | 2015-12-16 | 电子科技大学 | 横向高压器件及其制造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT2173U1 (de) * | 1997-06-19 | 1998-05-25 | Austria Mikrosysteme Int | Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium |
| CN101771039B (zh) * | 2010-01-20 | 2011-06-01 | 电子科技大学 | 一种bcd器件及其制造方法 |
| CN102097389B (zh) * | 2011-01-12 | 2013-11-06 | 深圳市联德合微电子有限公司 | 一种ldmos、集成该ldmos的半导体器件及其制造方法 |
| CN102184963A (zh) * | 2011-05-12 | 2011-09-14 | 电子科技大学 | 一种具有横向复合缓冲层结构的ldmos器件 |
| CN103489912B (zh) * | 2012-06-12 | 2016-02-24 | 无锡华润上华半导体有限公司 | 一种高压结型场效应晶体管 |
| CN103337498B (zh) * | 2013-05-31 | 2017-02-08 | 深圳市联德合微电子有限公司 | 一种bcd半导体器件及其制造方法 |
| US20160181369A1 (en) * | 2014-12-23 | 2016-06-23 | Kaiming Ning | Jfet device and its manufacturing method |
| US9543452B1 (en) * | 2015-07-01 | 2017-01-10 | Macronix International Co., Ltd. | High voltage junction field effect transistor |
| CN205092246U (zh) * | 2015-09-27 | 2016-03-16 | 王坤祥 | 一种横向高压功率半导体器件 |
| CN109148444B (zh) * | 2018-08-22 | 2020-10-27 | 电子科技大学 | Bcd半导体器件及其制造方法 |
| CN111370467B (zh) * | 2020-03-30 | 2023-09-29 | 电子科技大学 | 一种半导体器件及其制造方法 |
| CN111430346B (zh) * | 2020-03-30 | 2023-07-07 | 电子科技大学 | 一种功率集成半导体器件 |
| CN111415932B (zh) * | 2020-03-30 | 2022-10-04 | 电子科技大学 | 高压自举二极管复合器件结构 |
-
2021
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9054129B1 (en) * | 2014-03-26 | 2015-06-09 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
| US9190536B1 (en) * | 2014-06-05 | 2015-11-17 | Macronix International Co., Ltd. | Junction field effect transistor |
| CN105161538A (zh) * | 2015-08-07 | 2015-12-16 | 电子科技大学 | 横向高压器件及其制造方法 |
Also Published As
| Publication number | Publication date |
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