CN111430346B - 一种功率集成半导体器件 - Google Patents

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Abstract

本发明提供一种集成高、低压器件的功率集成半导体器件结构，主要包括集成于同一P型衬底上的高压LDMOS器件、高压JFET器件、高压隔离环、高压电阻、中压二极管、低压对称型PMOS管、低压对称型NMOS管、低压NPN管，低压非对称型NMOS管以及低压非对称型PMOS管。各器件之间通过对通隔离结构实现隔离。同时，通过与RESURF技术相结合，优化功率集成半导体器件高压部分的击穿电压。

Description

一种功率集成半导体器件
技术领域
本发明涉及功率半导体器件技术领域，涉及一种功率集成半导体器件结构。
背景技术
近年来，万物互联的产业理念不断推动全行业的电子化发展，由此增大了对功率半导体器件乃至功率集成电路的需求。功率半导体器件高效节能的特性使其在电子制造业中备受青睐，新能源、电力机车、智能电网等领域都适于功率半导体器件的发展，此外，功率半导体器件能够作为电能、功率处理的核心器件，应用于电力设备的电能变换和电路控制，也是沟通弱电控制欲强电控制的桥梁，主要作用是变流、变频、变压、功率放大与管理以及电压、电流的驱动等；与此同时，随着芯片面积以及制造成本不断降低的要求，功率半导体器件的单片集成度随之也迎来了更高的要求。
横向高压器件能够通过内部链接于内部低压信号电路实现集成，故可应用于高压功率集成电路中。本发明提出的功率集成器件，包含高压LDMOS(横向扩散金属氧化物半导体)晶体管、隔离环、高压JFET(结型场效应晶体管)器件、双极型晶体管、低压CMOS晶体管等，可适用于高压栅驱动电路中，其中LDMOS多作为栅驱动电路中电平位移模块的核心器件，保证信号电平有效转换的同时还要确保足够的击穿电压BV；JFET器件可用于栅驱动电路中替代单一的二极管结构，单片集成与栅驱动芯片，更高效地对自举电容充电。
此外，由J.A.APPLES等人提出的降低表面场技术即RESURF(Reduced SURfaceField)技术也适用于本发明提出的功率集成器件。
发明内容
为实现上述发明目的，本发明技术方案如下：
一种功率集成半导体器件，包括器件：集成于N型外延层上的高压LDMOS器件1、高压JFET器件2、高压隔离环3、高压电阻4、中压二极管5、低压对称型PMOS管6、低压对称型NMOS管7、低压NPN管8，低压非对称型PMOS管9以及低压非对称型NMOS管10；所述集成器件含有N型埋层NBL，所述N型埋层贯穿P型衬底以及所述N型外延层，各器件之间通过PN结对通隔离结构实现隔离；
其中，所述高压LDMOS器件1做在N型外延层17中，LDMOS器件N+漏区11在LDMOS漏极金属701下，所述漏极金属701将LDMOS器件N+漏区11与LDMOS多晶硅场板501连接起来，所述LDMOS多晶硅场板501在LDMOS第二场氧化层402上，LDMOS第二场氧化层402下方作为LDMOS器件漂移区；LDMOS栅极多晶硅502由LDMOS栅极金属702引出，自对准形成的LDMOS栅氧化层601在LDMOS栅极多晶硅502下方，LDMOS栅氧化层601右边缘与LDMOS器件N+源极区12左边缘对齐；LDMOS第二P型阱区14内包含LDMOS器件N型源区12和LDMOS器件P型体区13，LDMOS器件N型源区12与LDMOS器件P型体区13通过LDMOS漏极金属703连接，LDMOS器件P型体区13右侧衔接LDMOS第三场氧化层403，所述对通隔离结构由LDMOS第一P型阱区P-WELL301、LDMOS注入PTYPE201和LDMOS埋层PBL901构成，位于LDMOS第一场氧化层401下方；
所述高压JFET器件2做在N型外延层17上，JFET器件N+源区21在JFET源极金属706下方，JFET器件N+源区21左右为相同结构的栅极，所述栅极由JFET多晶硅栅503、JFET栅氧化层602以及JFET栅极金属705构成，JFET多晶硅栅503在JFET栅氧化层602上方，JFET栅极金属705做在JFET多晶硅栅503上方；所述左半部分的JFET栅氧化层602左侧衔接JFET第二场氧化层405，JFET器件N+漏区22在JFET第一场氧化层404、第二场氧化层405之间，通过JFET漏极金属704引出；其中405下方作为JFET器件的漂移区和夹断区；所述右半部分的JFET栅氧化层602右侧衔接JFET第三场氧化层406，JFET第三场氧化层406下方对通隔离结构中JFET器件P型埋层PBL903左侧延伸至405下方，降低JFET夹断电压；JFET器件N+漏区22左侧通过JFET器件P型阱区P-WELL302、JFET器件P型注入PTYPE202和JFET器件P型埋层PBL902形成对通隔离；
所述高压隔离环3中，隔离环P+区32做在隔离环第一P型阱区P-WELL33中，隔离环P+区32与其右侧的隔离环多晶硅场板504及隔离环多晶硅场板504下方的隔离环栅氧化层603通过隔离环阳极金属707共同构成隔离PN结阳极；隔离环栅氧化层603右侧衔接隔离环第二场氧化层408，隔离环第二场氧化层408下方的外延层17作为隔离环器件的漂移区；隔离环多晶硅场板505与隔离环N+阴极31通过隔离环金属708形成隔离PN结阴极，隔离PN结阴极位于隔离环第二场氧化层408、第三场氧化层409之间；隔离环第二P型阱区P-WELL304、隔离环P型注入PTYPE204和隔离环P型埋层PBL904形成对通隔离；
所述电阻4由电阻多晶硅506、电阻场氧化层410以及电阻金属709构成，电阻金属709做在电阻多晶硅506上方，电阻多晶硅506做在电阻场氧化层410上方，电阻P型阱区P-WELL305、电阻P型注入PTYPE205和电阻P型埋层PBL905构成隔离结构，位于电阻场氧化层410下方，其中电阻场氧化层410可通过硅局部氧化技术或多次淀积注入形成；
所述二极管5中，二极管阴极N+区52做在二极管阴极金属710下方的二极管P型阱区P-WELL53内，二极管阴极N+区52、二极管阴极金属710、二极管P型阱区P-WELL53三者共同构成二极管阴极，二极管阴极位于二极管第一场氧化层411、第二场氧化层412之间；二极管第二场氧化层412、第三场氧化层413之间为二极管阳极，二极管阳极由二极管阳极P+区域51和上方的二极管阳极金属711构成；二极管N型埋层NBL801贯穿于P型衬底18与N型外延层17，降低导通电阻；
所述对称型CMOS器件包括低压对称型PMOS管6和低压对称型NMOS管7，低压对称型PMOS管6和低压对称型NMOS管7下方有对称型CMOS器件N型埋层NBL802贯穿P型衬底18和N型外延层17；低压对称型PMOS管6和低压对称型NMOS管7均做在N型外延层17上，对称型PMOS管漏极61做在右部分的对称型CMOS结构第二P型阱区P-WELL63内，通过对称型PMOS管第一漏极金属714引出，对称型CMOS结构第二P型阱区P-WELL63L做在对称型CMOS结构第四场氧化层416下方的N型外延17中；对称型PMOS管源极62做在左部分的对称型CMOS结构第二P型阱区P-WELL63内，通过对称型PMOS管第一源极金属712引出，对称型CMOS结构第二P型阱区P-WELL63做在对称型CMOS结构第三场氧化层415下方，左、右两部分对称型CMOS结构第二P型阱区P-WELL63之间是对称型PMOS管沟道区N-WELL64，上方栅极部分由对称型PMOS管栅氧化层604、对称型PMOS管多晶硅栅507和对称型PMOS管栅极金属713组成，此外，对称型CMOS结构第一场氧化层413、第二场氧化层414之间还有对称型CMOS结构第一P型阱区P-WELL306、对称型CMOS结构第一P型注入PTYPE206和对称型CMOS结构第一P型埋层PBL906构成的隔离结构，以及对称型CMOS结构第二N型阱区N-WELL65；所述对称型NMOS管7做在对称型CMOS结构第五场氧化层417和第八场氧化层420之间，对称型NMOS管漏极71做在左侧的对称型CMOS结构第三N型阱区N-WELL74内，对称型NMOS管漏极71通过对称型NMOS管漏极金属715引出，左部分对称型CMOS结构第三N型阱区N-WELL74做在对称型CMOS结构第六场氧化层418下方，对称型NMOS管源极72做在右侧的对称型CMOS结构第三N型阱区N-WELL74内，称型NMOS管源极72通过对称型NMOS管源极金属717引出，右侧的对称型CMOS结构第三N型阱区N-WELL74做在对称型CMOS结构第七场氧化层419下方，两部分对称型CMOS结构第三N型阱区N-WELL74之间是器件沟道区，即对称型CMOS结构第四P型阱区73，上方栅极部分由对称型NMOS管栅氧化层605、对称型NMOS管多晶硅栅508和对称型NMOS管栅极金属716构成，对称型NMOS管栅极金属716做在对称型NMOS管多晶硅栅508上方，对称型NMOS管多晶硅栅508做在对称型NMOS管栅氧化层605上方；此外，对称型CMOS结构第八场氧化层420下还有对称型CMOS结构第五P型阱区P-WELL307、对称型CMOS结构第三P型注入PTYPE208和对称型CMOS结构第二P型埋层PBL907构成的隔离结构、以及对称型CMOS结构第三P型阱区P-WELL75；对称型CMOS结构第五场氧化层417、第八场氧化层420下方的对称型CMOS结构第三P型阱区P-WELL75与对称型CMOS结构第三N型阱区N-WELL74下方的对称型CMOS结构第二P型注入PTYPE层207连接起来，纵向形成(N-WELL)-PTYPE-NBL-(P-SUB)的隔离结构将NMOS管7与P型衬底隔离开来；
所述低压NPN管8做在NPN管第一场氧化层421和第六场氧化层426之间的N型外延层中，器件集电极分别由位于NPN管第一场氧化层421和第二场氧化层422之间的集电区N+注入81、位于第五场氧化层425和第六场氧化层426之间的集电区N+注入81、包含集电区N+注入81的NPN管N型阱区N-WELL84和集电区N+注入81上方的集电极金属718构成，器件基极P+区域85分别位于NPN管第二场氧化层422和第三场氧化层423之间的NPN管P-WELL83内、第四场氧化层424和第五场氧化层425之间的NPN管P-WELL83内，器件基极P+区域85通过85上方的基极金属719引出；器件发射极N+区域82位于NPN管第三场氧化层423、第四场氧化层424之间的NPN管P-WELL83内，器件发射极N+区域82通过82上方的发射极金属720引出，NPN器件底部有NPN管N型埋层NBL803贯穿P型衬底18和N型外延层17；
所述非对称型CMOS器件包含低压NMOS器件9和低压PMOS器件10，低压NMOS器件9和低压PMOS器件10做在N型外延17上，位于非对称型CMOS结构第一场氧化层427、第五场氧化层431下方的两处对通隔离结构间，分别为非对称型CMOS结构第一P型阱区P-WELL308、非对称型CMOS结构第一P型注入PTYPE209、非对称型CMOS结构第一P型埋层PBL908构成的对通隔离结构，以及非对称型CMOS结构第二P型阱区P-WELL309、非对称型CMOS结构第二P型注入PTYPE211和非对称型CMOS结构第二埋层PBL909构成的对通隔离结构，底部包含非对称型CMOS结构N型埋层NBL804贯穿P型衬底18和N型外延层17；所述非对称型低压NMOS位于非对称型CMOS结构第一场氧化层427与第三场氧化层429之间，非对称型NMOS器件漏极区N+91位于非对称型CMOS结构第二场氧化层428和第三场氧化层429之间的非对称型CMOS结构第一N型阱区N-WELL95内，非对称型NMOS器件漏极区N+91与非对称型NMOS器件漏极金属723连接；非对称型CMOS结构第二场氧化层428左侧的非对称型NMOS器件栅氧化层606、非对称型NMOS器件多晶硅栅509以及非对称型NMOS器件栅极金属722构成器件栅极，非对称型NMOS器件栅极金属722做在非对称型NMOS器件多晶硅栅509上方，非对称型NMOS器件多晶硅栅509做在非对称型NMOS器件栅氧化层606上方；非对称型NMOS器件源极区N+92位于与非对称型CMOS结构第一N型阱区N-WELL95左侧衔接的非对称型CMOS结构第三P型阱区P-WELL94内，非对称型CMOS结构第三P型阱区P-WELL94内非对称型NMOS器件P型体区93通过非对称型NMOS器件源极金属721与非对称型NMOS器件源极区N+92相连；非对称型CMOS结构第三P型注入PTYPE层210将第三场氧化层429下方非对称型CMOS结构第四P型阱区P-WELL97与非对称型CMOS结构第三P型阱区P-WELL94连接起来，纵向将非对称型CMOS结构第一N型阱区N-WELL95与P型衬底18隔离；所述非对称型低压PMOS位于非对称型CMOS结构第三场氧化层429与第五场氧化层431之间，非对称型PMOS器件漏区P+101位于非对称型CMOS结构第四场氧化层430和第五场氧化层431之间的非对称型PMOS器件第五P型阱区P-WELL104内，非对称型PMOS器件漏区P+与非对称型PMOS器件漏极金属726连接；非对称型CMOS结构第四场氧化层430左侧非对称型PMOS器件栅氧化层607、非对称型PMOS器件多晶硅栅510以及非对称型PMOS器件栅极金属725构成器件栅极，非对称型PMOS器件栅极金属725在非对称型PMOS器件多晶硅栅510上方，非对称型PMOS器件多晶硅栅510在非对称型PMOS器件栅氧化层607上方；非对称型PMOS器件源极P+区域102位于与104衔接的非对称型CMOS结构第二N型阱区N-WELL区105内，非对称型PMOS器件体区N+103通过非对称型PMOS器件源极金属724连接形成器件源极，非对称型CMOS结构第三场氧化层429、第五场氧化层431下方分别还有非对称型CMOS结构第三N型阱区N-WELL106。
作为优选方式，高压器件部分，在漂移区部分场氧下方，即LDMOS第二场氧化层402、第二场氧化层405、隔离环第二场氧化层408下方分别衔接一层P-TOP层形成Double-RESURF结构，提高高压器件击穿电压和稳定性。
作为优选方式，高压器件部分，在漂移区部分场氧，即LDMOS第二场氧化层402、第二场氧化层405、隔离环第二场氧化层408下方的N型埋层中分别增添一层P-TOP层形成Triple-RESURF结构，进一步提高高压器件耐压能力。
作为优选方式，高压器件部分通过增加不同数量P-TOP层以形成多RESURF结构，调整高压器件的耐压能力。
作为优选方式，所述高压LDMOS器件、高压JFET器件以及高压隔离环将高压侧电路与低压侧电路隔离开来，P型阱区P-WELL、P型注入P-TYPE和P型埋层PBL构成的对通隔离结构最高适用于20V电源。
作为优选方式，所述低压对称型NMOS管7、低压非对称型NMOS管N-WELL9下方引入的对称型CMOS结构第二P型注入PTYPE层207和非对称型CMOS结构第三P型注入PTYPE层210，分别连通对称型CMOS结构第三N型阱区N-WELL74和非对称型CMOS结构第一N型阱区N-WELL95两侧的P型阱区P-WELL，将所述对称型CMOS结构第三N型阱区N-WELL74和非对称型CMOS结构第一N型阱区N-WELL95包围，结合P型衬底P-SUB形成纵向“N型阱区-P型注入-N型埋层-P型衬底”结构的隔离结构。
作为优选方式，所述电阻场氧化层410为硅局部氧化隔离或多次淀积注入形成。
和现有技术相比，本发明的有益效果为：
本发明所述功率集成器件由于高集成度以及降场技术的应用，能在减小芯片面积、降低制造成本的同时保证器件原有的耐高压水平，同时，各器件之间的隔离结构能有效减小工作时来自其他器件的干扰，保证了整个功率集成器件的稳定性。
附图说明
图1第一行为本发明所述功率集成器件包含的高压LDMOS、高压JFET、高压隔离环、电阻以及中压二极管部分；第二行为所述功率集成器件包含的对称型低压PMOS管、NMOS管，低压结型场效应晶体管NPN和非对称型低压NMOS管、PMOS管。
图2基于图1，是本发明所述功率集成器件包含的高压LDMOS、高压JFET、高压隔离环部分应用double RESURF技术后的示意图。
图3基于图2，是本发明所述功率集成器件包含的高压LDMOS、高压JFET、高压隔离环部分应用triple RESURF技术后的示意图。
1为高压LDMOS器件，2为高压JFET器件，3为高压隔离环，4为高压电阻，5为中压二极管，6为低压对称型PMOS管，7为低压对称型NMOS管，8为低压NPN管，9为低压非对称型PMOS管，10为低压非对称型NMOS管，11为LDMOS器件N+漏区，12为LDMOS器件N+源极区，13为LDMOS器件P型体区，17是N型外延层，18是P型衬底。301是LDMOS第一P型阱区P-WELL，LDMOS14是第二P型阱区P-WELL，201是LDMOS注入PTYPE，901是LDMOS埋层PBL，401至403是LDMOS第一至第三场氧化层，701是LDMOS漏极金属，702是LDMOS栅极金属，703是LDMOS漏极金属，501是LDMOS多晶硅场板，502是LDMOS栅极多晶硅，601是LDMOS栅氧化层，15是LDMOS第一P型掺杂P-TOP，16是LDMOS第二P型掺杂P-TOP。
21是JFET器件N+源区，22是JFET器件N+漏区，503是JFET多晶硅栅，602是JFET栅氧化层，704是JFET漏极金属，705是JFET栅极金属，706是JFET源极金属，404至406是JFET第一至第三场氧化层，302是JFET器件P型阱区P-WELL，202是JFET器件P型注入PTYPE，902是JFET器件P型埋层PBL，23是JFET第一P型掺杂P-TOP，24是JFET第二P型掺杂P-TOP。
32是隔离环P+区，33是隔离环第一P型阱区P-WELL，304是隔离环第二P型阱区P-WELL，504是隔离环多晶硅场板，603是隔离环栅氧化层，407至409是隔离环第一至第三场氧化层，505隔离环多晶硅场板是，31是隔离环N+阴极，707是隔离环阳极金属，708是隔离环金属，204是隔离环P型注入PTYPE，904是隔离环P型埋层PBL，34是隔离环第一P型掺杂P-TOP，35是隔离环第二P型掺杂P-TOP。
506是电阻多晶硅，305是电阻P型阱区P-WELL，205是电阻P型注入PTYPE，905是电阻P型埋层PBL，410电阻场氧化层是,709是电阻金属。
52是二极管阴极N+区，53是二极管P型阱区P-WELL，411至413是二极管第一至第三场氧化层，51是二极管阳极P+区域，710是二极管阴极金属，711是二极管阳极金属，801是二极管N型埋层NBL。
802是对称型CMOS器件N型埋层NBL，61是对称型PMOS管漏极，62是对称型PMOS管源极，64是对称型PMOS管沟道区N-WELL，604是对称型PMOS管栅氧化层、507是对称型PMOS管多晶硅栅，71是对称型NMOS管漏极，72是对称型NMOS管源极，605是对称型NMOS管栅氧化层、508是对称型NMOS管多晶硅栅，65是对称型CMOS结构第二N型阱区N-WELL，74是对称型CMOS结构第三N型阱区N-WELL，906是对称型CMOS结构第一P型埋层PBL，907是对称型CMOS结构第二P型埋层PBL，206至208是对称型CMOS结构第一至第三P型注入PTYPE，306是对称型CMOS结构第一P型阱区P-WELL，63是对称型CMOS结构第二P型阱区P-WELL，75是对称型CMOS结构第三P型阱区P-WELL，73是对称型CMOS结构第四P型阱区P-WELL，307是对称型CMOS结构第五P型阱区P-WELL，712是对称型PMOS管第一源极金属，713是对称型PMOS管栅极金属，714是对称型PMOS管第一漏极金属，715是对称型NMOS管第二漏极金属，716是对称型NMOS管栅极金属，717是对称型NMOS管第二源极金属，413至420是对称型CMOS结构第一至第八场氧化层。
81是集电区N+注入，84是NPN管N型阱区N-WELL，85是基极P+区域，83是NPN管P-WELL，82是发射极N+区域，718是集电极金属，719是基极金属，720是发射极金属，803是NPN管N型埋层NBL，421至426是NPN管第一至第六场氧化层。
91是非对称型NMOS器件漏区N+，606是非对称型NMOS器件栅氧化层，509是非对称型NMOS器件多晶硅栅，92是非对称型NMOS器件源极N+区域，93是非对称型NMOS器件P型体区，209是非对称型CMOS结构第一P型注入PTYPE,211是非对称型CMOS结构第二P型注入PTYPE,210是非对称型CMOS结构第三P型注入PTYPE层，101是非对称型PMOS器件漏区P+，607是非对称型PMOS器件栅氧化层、510是非对称型PMOS器件多晶硅栅，102是非对称型PMOS器件源极P+区域，103是非对称型PMOS器件体区N+，908是非对称型CMOS结构第一P型埋层PBL，909是非对称型CMOS结构第二埋层PBL，804是非对称型CMOS结构N型埋层NBL，95是非对称型CMOS结构第一N型阱区N-WELL，105是非对称型CMOS结构第二N型阱区N-WELL区，106是非对称型CMOS结构第三N型阱区N-WELL，308是非对称型CMOS结构第一P型阱区P-WELL、309是非对称型CMOS结构第二P型阱区P-WELL,94是非对称型CMOS结构第三P型阱区P-WELL，97是非对称型CMOS结构第四P型阱区P-WELL，104是非对称型PMOS器件第五P型阱区P-WELL，721是非对称型NMOS器件源极金属，722是非对称型NMOS器件栅极金属，723是非对称型NMOS器件漏极金属，724是非对称型PMOS器件源极金属，725是非对称型PMOS器件栅极金属，726是非对称型PMOS器件漏极金属，427至431是非对称型CMOS结构第一至五氧化层。
具体实施方式
实施例1
本实施例提供一种功率集成半导体器件，包括器件：集成于N型外延层上的高压LDMOS器件1、高压JFET器件2、高压隔离环3、高压电阻4、中压二极管5、低压对称型PMOS管6、低压对称型NMOS管7、低压NPN管8，低压非对称型PMOS管9以及低压非对称型NMOS管10；所述集成器件含有N型埋层NBL，所述N型埋层贯穿P型衬底以及所述N型外延层，各器件之间通过PN结对通隔离结构实现隔离；
其中，所述高压LDMOS器件1做在N型外延层17中，LDMOS器件N+漏区11在LDMOS漏极金属701下，所述漏极金属701将LDMOS器件N+漏区11与LDMOS多晶硅场板501连接起来，所述LDMOS多晶硅场板501在LDMOS第二场氧化层402上，LDMOS第二场氧化层402下方作为LDMOS器件漂移区；LDMOS栅极多晶硅502由LDMOS栅极金属702引出，自对准形成的LDMOS栅氧化层601在LDMOS栅极多晶硅502下方，LDMOS栅氧化层601右边缘与LDMOS器件N+源极区12左边缘对齐；LDMOS第二P型阱区14内包含LDMOS器件N型源区12和LDMOS器件P型体区13，LDMOS器件N型源区12与LDMOS器件P型体区13通过LDMOS漏极金属703连接，LDMOS器件P型体区13右侧衔接LDMOS第三场氧化层403，所述对通隔离结构由LDMOS第一P型阱区P-WELL301、LDMOS注入PTYPE201和LDMOS埋层PBL901构成，位于LDMOS第一场氧化层401下方；
所述高压JFET器件2做在N型外延层17上，JFET器件N+源区21在JFET源极金属706下方，JFET器件N+源区21左右为相同结构的栅极，所述栅极由JFET多晶硅栅503、JFET栅氧化层602以及JFET栅极金属705构成，JFET多晶硅栅503在JFET栅氧化层602上方，JFET栅极金属705做在JFET多晶硅栅503上方；所述左半部分的JFET栅氧化层602左侧衔接JFET第二场氧化层405，JFET器件N+漏区22在JFET第一场氧化层404、第二场氧化层405之间，通过JFET漏极金属704引出；其中405下方作为JFET器件的漂移区和夹断区；所述右半部分的JFET栅氧化层602右侧衔接JFET第三场氧化层406，JFET第三场氧化层406下方对通隔离结构中JFET器件P型埋层PBL903左侧延伸至405下方，降低JFET夹断电压；JFET器件N+漏区22左侧通过JFET器件P型阱区P-WELL302、JFET器件P型注入PTYPE202和JFET器件P型埋层PBL902形成对通隔离；
所述高压隔离环3中，隔离环P+区32做在隔离环第一P型阱区P-WELL33中，隔离环P+区32与其右侧的隔离环多晶硅场板504及隔离环多晶硅场板504下方的隔离环栅氧化层603通过隔离环阳极金属707共同构成隔离PN结阳极；隔离环栅氧化层603右侧衔接隔离环第二场氧化层408，隔离环第二场氧化层408下方的外延层17作为隔离环器件的漂移区；隔离环多晶硅场板505与隔离环N+阴极31通过隔离环金属708形成隔离PN结阴极，隔离PN结阴极位于隔离环第二场氧化层408、第三场氧化层409之间；隔离环第二P型阱区P-WELL304、隔离环P型注入PTYPE204和隔离环P型埋层PBL904形成对通隔离；
所述电阻4由电阻多晶硅506、电阻场氧化层410以及电阻金属709构成，电阻金属709做在电阻多晶硅506上方，电阻多晶硅506做在电阻场氧化层410上方，电阻P型阱区P-WELL305、电阻P型注入PTYPE205和电阻P型埋层PBL905构成隔离结构，位于电阻场氧化层410下方，其中电阻场氧化层410可通过硅局部氧化技术或多次淀积注入形成；
所述二极管5中，二极管阴极N+区52做在二极管阴极金属710下方的二极管P型阱区P-WELL53内，二极管阴极N+区52、二极管阴极金属710、二极管P型阱区P-WELL53三者共同构成二极管阴极，二极管阴极位于二极管第一场氧化层411、第二场氧化层412之间；二极管第二场氧化层412、第三场氧化层413之间为二极管阳极，二极管阳极由二极管阳极P+区域51和上方的二极管阳极金属711构成；二极管N型埋层NBL801贯穿于P型衬底18与N型外延层17，降低导通电阻；
所述对称型CMOS器件包括低压对称型PMOS管6和低压对称型NMOS管7，低压对称型PMOS管6和低压对称型NMOS管7下方有对称型CMOS器件N型埋层NBL802贯穿P型衬底18和N型外延层17；低压对称型PMOS管6和低压对称型NMOS管7均做在N型外延层17上，对称型PMOS管漏极61做在右部分的对称型CMOS结构第二P型阱区P-WELL63内，通过对称型PMOS管第一漏极金属714引出，对称型CMOS结构第二P型阱区P-WELL63L做在对称型CMOS结构第四场氧化层416下方的N型外延17中；对称型PMOS管源极62做在左部分的对称型CMOS结构第二P型阱区P-WELL63内，通过对称型PMOS管第一源极金属712引出，对称型CMOS结构第二P型阱区P-WELL63做在对称型CMOS结构第三场氧化层415下方，左、右两部分对称型CMOS结构第二P型阱区P-WELL63之间是对称型PMOS管沟道区N-WELL64，上方栅极部分由对称型PMOS管栅氧化层604、对称型PMOS管多晶硅栅507和对称型PMOS管栅极金属713组成，此外，对称型CMOS结构第一场氧化层413、第二场氧化层414之间还有对称型CMOS结构第一P型阱区P-WELL306、对称型CMOS结构第一P型注入PTYPE206和对称型CMOS结构第一P型埋层PBL906构成的隔离结构，以及对称型CMOS结构第二N型阱区N-WELL65；所述对称型NMOS管7做在对称型CMOS结构第五场氧化层417和第八场氧化层420之间，对称型NMOS管漏极71做在左侧的对称型CMOS结构第三N型阱区N-WELL74内，对称型NMOS管漏极71通过对称型NMOS管漏极金属715引出，左部分对称型CMOS结构第三N型阱区N-WELL74做在对称型CMOS结构第六场氧化层418下方，对称型NMOS管源极72做在右侧的对称型CMOS结构第三N型阱区N-WELL74内，称型NMOS管源极72通过对称型NMOS管源极金属717引出，右侧的对称型CMOS结构第三N型阱区N-WELL74做在对称型CMOS结构第七场氧化层419下方，两部分对称型CMOS结构第三N型阱区N-WELL74之间是器件沟道区，即对称型CMOS结构第四P型阱区73，上方栅极部分由对称型NMOS管栅氧化层605、对称型NMOS管多晶硅栅508和对称型NMOS管栅极金属716构成，对称型NMOS管栅极金属716做在对称型NMOS管多晶硅栅508上方，对称型NMOS管多晶硅栅508做在对称型NMOS管栅氧化层605上方；此外，对称型CMOS结构第八场氧化层420下还有对称型CMOS结构第五P型阱区P-WELL307、对称型CMOS结构第三P型注入PTYPE208和对称型CMOS结构第二P型埋层PBL907构成的隔离结构、以及对称型CMOS结构第三P型阱区P-WELL75；对称型CMOS结构第五场氧化层417、第八场氧化层420下方的对称型CMOS结构第三P型阱区P-WELL75与对称型CMOS结构第三N型阱区N-WELL74下方的对称型CMOS结构第二P型注入PTYPE层207连接起来，纵向形成(N-WELL)-PTYPE-NBL-(P-SUB)的隔离结构将NMOS管7与P型衬底隔离开来；
所述低压NPN管8做在NPN管第一场氧化层421和第六场氧化层426之间的N型外延层中，器件集电极分别由位于NPN管第一场氧化层421和第二场氧化层422之间的集电区N+注入81、位于第五场氧化层425和第六场氧化层426之间的集电区N+注入81、包含集电区N+注入81的NPN管N型阱区N-WELL84和集电区N+注入81上方的集电极金属718构成，器件基极P+区域85分别位于NPN管第二场氧化层422和第三场氧化层423之间的NPN管P-WELL83内、第四场氧化层424和第五场氧化层425之间的NPN管P-WELL83内，器件基极P+区域85通过85上方的基极金属719引出；器件发射极N+区域82位于NPN管第三场氧化层423、第四场氧化层424之间的NPN管P-WELL83内，器件发射极N+区域82通过82上方的发射极金属720引出，NPN器件底部有NPN管N型埋层NBL803贯穿P型衬底18和N型外延层17；
所述非对称型CMOS器件包含低压NMOS器件9和低压PMOS器件10，低压NMOS器件9和低压PMOS器件10做在N型外延17上，位于非对称型CMOS结构第一场氧化层427、第五场氧化层431下方的两处对通隔离结构间，分别为非对称型CMOS结构第一P型阱区P-WELL308、非对称型CMOS结构第一P型注入PTYPE209、非对称型CMOS结构第一P型埋层PBL908构成的对通隔离结构，以及非对称型CMOS结构第二P型阱区P-WELL309、非对称型CMOS结构第二P型注入PTYPE211和非对称型CMOS结构第二埋层PBL909构成的对通隔离结构，底部包含非对称型CMOS结构N型埋层NBL804贯穿P型衬底18和N型外延层17；所述非对称型低压NMOS位于非对称型CMOS结构第一场氧化层427与第三场氧化层429之间，非对称型NMOS器件漏极区N+91位于非对称型CMOS结构第二场氧化层428和第三场氧化层429之间的非对称型CMOS结构第一N型阱区N-WELL95内，非对称型NMOS器件漏极区N+91与非对称型NMOS器件漏极金属723连接；非对称型CMOS结构第二场氧化层428左侧的非对称型NMOS器件栅氧化层606、非对称型NMOS器件多晶硅栅509以及非对称型NMOS器件栅极金属722构成器件栅极，非对称型NMOS器件栅极金属722做在非对称型NMOS器件多晶硅栅509上方，非对称型NMOS器件多晶硅栅509做在非对称型NMOS器件栅氧化层606上方；非对称型NMOS器件源极区N+92位于与非对称型CMOS结构第一N型阱区N-WELL95左侧衔接的非对称型CMOS结构第三P型阱区P-WELL94内，非对称型CMOS结构第三P型阱区P-WELL94内非对称型NMOS器件P型体区93通过非对称型NMOS器件源极金属721与非对称型NMOS器件源极区N+92相连；非对称型CMOS结构第三P型注入PTYPE层210将第三场氧化层429下方非对称型CMOS结构第四P型阱区P-WELL97与非对称型CMOS结构第三P型阱区P-WELL94连接起来，纵向将非对称型CMOS结构第一N型阱区N-WELL95与P型衬底18隔离；所述非对称型低压PMOS位于非对称型CMOS结构第三场氧化层429与第五场氧化层431之间，非对称型PMOS器件漏区P+101位于非对称型CMOS结构第四场氧化层430和第五场氧化层431之间的非对称型PMOS器件第五P型阱区P-WELL104内，非对称型PMOS器件漏区P+与非对称型PMOS器件漏极金属726连接；非对称型CMOS结构第四场氧化层430左侧非对称型PMOS器件栅氧化层607、非对称型PMOS器件多晶硅栅510以及非对称型PMOS器件栅极金属725构成器件栅极，非对称型PMOS器件栅极金属725在非对称型PMOS器件多晶硅栅510上方，非对称型PMOS器件多晶硅栅510在非对称型PMOS器件栅氧化层607上方；非对称型PMOS器件源极P+区域102位于与104衔接的非对称型CMOS结构第二N型阱区N-WELL区105内，非对称型PMOS器件体区N+103通过非对称型PMOS器件源极金属724连接形成器件源极，非对称型CMOS结构第三场氧化层429、第五场氧化层431下方分别还有非对称型CMOS结构第三N型阱区N-WELL106。
实施例2
如图2所示，本实施例和实施例1的区别在于：所述器件结构也可应用doubleRESURF结构，即在漂移区部分场氧下方，即LDMOS第二场氧化层402、第二场氧化层405、隔离环第二场氧化层408下方分别衔接一层LDMOS第一P型掺杂P-TOP15、JFET第一P型掺杂P-TOP23、隔离环第一P型掺杂P-TOP34形成Double-RESURF结构，优化高压器件的击穿电压。
实施例3
如图3所示，本实施例和实施例1的区别在于：在漂移区部分场氧，即LDMOS第二场氧化层402、第二场氧化层405、隔离环第二场氧化层408下方的N型埋层中分别增添一层P-TOP层，即LDMOS第二P型掺杂P-TOP16、JFET第二P型掺杂P-TOP24、隔离环第二P型掺杂P-TOP35，可形成triple RESURF结构，进一步优化高压器件的击穿电压。
实施例4
本实施例为实施例2与3的结合方案，由于易于实施故无需示意图：在LDMOS第二场氧化层402、第二场氧化层405、隔离环第二场氧化层408下方同时增加LDMOS第一P型掺杂P-TOP15、JFET第一P型掺杂P-TOP23、隔离环第一P型掺杂P-TOP34、LDMOS第二P型掺杂P-TOP16、JFET第二P型掺杂P-TOP24、隔离环第二P型掺杂P-TOP35形成多RESURF结构，进一步优化高压器件的击穿电压。

Claims (7)

1.一种功率集成半导体器件，其特征在于，包括器件：集成于N型外延层上的高压LDMOS器件(1)、高压JFET器件(2)、高压隔离环(3)、高压电阻(4)、中压二极管(5)、低压对称型PMOS管(6)、低压对称型NMOS管(7)、低压NPN管(8)，低压非对称型NMOS管(9)以及低压非对称型PMOS管(10)；所述功率集成半导体器件含有N型埋层NBL，所述N型埋层夹设于P型衬底以及所述N型外延层之间，各器件之间通过PN结对通隔离结构实现隔离；
其中，所述高压LDMOS器件(1)做在N型外延层(17)中，LDMOS器件N+漏区(11)在LDMOS漏极金属(701)下，所述漏极金属(701)将LDMOS器件N+漏区(11)与LDMOS多晶硅场板(501)连接起来，所述LDMOS多晶硅场板(501)在LDMOS第二场氧化层(402)上，LDMOS第二场氧化层(402)下方作为LDMOS器件漂移区；LDMOS栅极多晶硅(502)由LDMOS栅极金属(702)引出，自对准形成的LDMOS栅氧化层(601)在LDMOS栅极多晶硅(502)下方，LDMOS栅氧化层(601)右边缘与LDMOS器件N+源极区(12)左边缘对齐；LDMOS第二P型阱区(14)内包含LDMOS器件N型源区(12)和LDMOS器件P型体区(13)，LDMOS器件N型源区(12)与LDMOS器件P型体区(13)通过LDMOS源极金属(703)连接，LDMOS器件P型体区(13)右侧衔接LDMOS第三场氧化层(403)，所述对通隔离结构包括LDMOS第一P型阱区P-WELL(301)、LDMOS P型注入区(201)和LDMOS埋层PBL(901)，位于LDMOS第一场氧化层(401)下方；
所述高压JFET器件(2)做在N型外延层(17)上，JFET器件N+源区(21)在JFET源极金属(706)下方，JFET器件N+源区(21)左右为相同结构的栅极，所述栅极由JFET多晶硅栅(503)、JFET栅氧化层(602)以及JFET栅极金属(705)构成，JFET多晶硅栅(503)在JFET栅氧化层(602)上方，JFET栅极金属(705)做在JFET多晶硅栅(503)上方；所述JFET器件N+源区(21)左侧的JFET栅氧化层(602)左侧衔接JFET第二场氧化层(405)，JFET器件N+漏区(22)在JFET第一场氧化层(404)、JFET第二场氧化层(405)之间，通过JFET漏极金属(704)引出；其中JFET第二场氧化层(405)下方作为JFET器件的漂移区和夹断区；所述JFET器件N+源区(21)右侧的JFET栅氧化层(602)右侧衔接JFET第三场氧化层(406)，JFET第三场氧化层(406)下方对通隔离结构中第二JFET器件P型埋层PBL(903)左侧延伸至JFET第二场氧化层(405)下方，降低JFET夹断电压；JFET器件N+漏区(22)左侧通过JFET器件P型阱区P-WELL(302)、JFET器件P型注入PTYPE(202)和第一JFET器件P型埋层PBL(902)形成对通隔离；
所述高压隔离环(3)中，隔离环P+区(32)做在隔离环第一P型阱区P-WELL(33)中，隔离环P+区(32)与其右侧的隔离环多晶硅场板(504)及隔离环多晶硅场板(504)下方的隔离环栅氧化层(603)通过隔离环阳极金属(707)共同构成隔离PN结阳极；隔离环栅氧化层(603)右侧衔接隔离环第二场氧化层(408)，隔离环第二场氧化层(408)下方的N型外延层(17)作为隔离环器件的漂移区；隔离环多晶硅场板(505)与隔离环N+阴极(31)通过隔离环金属(708)相连接形成隔离PN结阴极，其中，隔离环多晶硅场板(505)位于隔离环第二场氧化层(408)上方，隔离环N+阴极(31)位于隔离环第二场氧化层(408)、第三场氧化层(409)之间；隔离环第二P型阱区P-WELL(304)、隔离环P型注入PTYPE(204)和隔离环P型埋层PBL(904)形成对通隔离；
所述高压电阻(4)由电阻多晶硅(506)、电阻场氧化层(410)以及电阻金属(709)构成，电阻金属(709)做在电阻多晶硅(506)上方，电阻多晶硅(506)做在电阻场氧化层(410)上方，电阻P型阱区P-WELL(305)、电阻P型注入PTYPE(205)和电阻P型埋层PBL(905)构成高压电阻(4)的对通隔离结构，位于电阻场氧化层(410)下方；
所述中压二极管(5)中，二极管阴极N+区(52)做在二极管阴极金属(710)下方的二极管P型阱区P-WELL(53)内，二极管阴极N+区(52)、二极管阴极金属(710)二者共同构成二极管阴极，二极管阴极位于二极管第一场氧化层(411)、第二场氧化层(412)之间；二极管第二场氧化层(412)、第三场氧化层(413)之间为二极管阳极，二极管阳极由二极管阳极P+区域(51)和上方的二极管阳极金属(711)构成；二极管N型埋层NBL(801)夹设于P型衬底(18)以及所述N型外延层(17)之间，降低导通电阻；
对称型CMOS器件包括低压对称型PMOS管(6)和低压对称型NMOS管(7)，低压对称型PMOS管(6)和低压对称型NMOS管(7)下方有对称型CMOS器件N型埋层NBL(802)夹设于P型衬底(18)以及所述N型外延层(17)之间；低压对称型PMOS管(6)和低压对称型NMOS管(7)均做在N型外延层(17)上，对称型PMOS管漏极(61)做在右部分的对称型CMOS结构第二P型阱区P-WELL(63)内，通过对称型PMOS管第一漏极金属(714)引出，右部分的对称型CMOS结构第二P型阱区P-WELL(63)做在对称型CMOS结构第四场氧化层(416)下方的N型外延层(17)中；对称型PMOS管源极(62)做在左部分的对称型CMOS结构第二P型阱区P-WELL(63)内，通过对称型PMOS管第一源极金属(712)引出，左部分的对称型CMOS结构第二P型阱区P-WELL(63)做在对称型CMOS结构第三场氧化层(415)下方，左、右两部分对称型CMOS结构第二P型阱区P-WELL(63)之间是对称型PMOS管沟道区N-WELL(64)，上方栅极部分由对称型PMOS管栅氧化层(604)、对称型PMOS管多晶硅栅(507)和对称型PMOS管栅极金属(713)组成，此外，对称型CMOS结构第一场氧化层(413)、第二场氧化层(414)之间还有对称型CMOS结构第一P型阱区P-WELL(306)、对称型CMOS结构第一P型注入PTYPE(206)和对称型CMOS结构第一P型埋层PBL(906)构成的对称型CMOS结构的对通隔离结构；所述低压对称型NMOS管(7)做在对称型CMOS结构第五场氧化层(417)和第八场氧化层(420)之间，对称型NMOS管漏极(71)做在左侧的对称型CMOS结构第三N型阱区N-WELL(74)内，对称型NMOS管漏极(71)通过对称型NMOS管漏极金属(715)引出，左部分对称型CMOS结构第三N型阱区N-WELL(74)做在对称型CMOS结构第六场氧化层(418)下方，对称型NMOS管源极(72)做在右侧的对称型CMOS结构第三N型阱区N-WELL(74)内，对称型NMOS管源极(72)通过对称型NMOS管源极金属(717)引出，右侧的对称型CMOS结构第三N型阱区N-WELL(74)做在对称型CMOS结构第七场氧化层(419)下方，两部分对称型CMOS结构第三N型阱区N-WELL(74)之间是器件沟道区，即对称型CMOS结构第四P型阱区(73)，上方栅极部分由对称型NMOS管栅氧化层(605)、对称型NMOS管多晶硅栅(508)和对称型NMOS管栅极金属(716)构成，对称型NMOS管栅极金属(716)做在对称型NMOS管多晶硅栅(508)上方，对称型NMOS管多晶硅栅(508)做在对称型NMOS管栅氧化层(605)上方；此外，对称型CMOS结构第八场氧化层(420)下还有对称型CMOS结构第五P型阱区P-WELL(307)、对称型CMOS结构第三P型注入PTYPE(208)和对称型CMOS结构第二P型埋层PBL(907)构成的对称型CMOS结构的对通隔离结构、以及对称型CMOS结构第三P型阱区P-WELL(75)；对称型CMOS结构第八场氧化层(420)下方的对称型CMOS结构第三P型阱区P-WELL(75)与对称型CMOS结构第三N型阱区N-WELL(74)下方的对称型CMOS结构第二P型注入PTYPE层(207)连接起来，纵向形成N型阱区-P型-N型埋层-P型衬底的隔离结构将低压对称型NMOS管(7)与P型衬底隔离开来；
所述低压NPN管(8)做在NPN管第一场氧化层(421)和第六场氧化层(426)之间的N型外延层中，器件集电极分别由位于NPN管第一场氧化层(421)和第二场氧化层(422)之间的集电区N+注入(81)、位于第五场氧化层(425)和第六场氧化层(426)之间的集电区N+注入(81)、包含集电区N+注入(81)的NPN管N型阱区N-WELL(84)和集电区N+注入(81)上方的集电极金属(718)构成，一个器件基极P+区域(85)位于NPN管第二场氧化层(422)和第三场氧化层(423)之间，一个器件基极P+区域(85)位于第四场氧化层(424)和第五场氧化层(425)之间，且两个器件基极P+区域(85)在NPN管P-WELL(83)内部；器件基极P+区域(85)通过(85)上方的基极金属(719)引出；器件发射极N+区域(82)位于NPN管第三场氧化层(423)、第四场氧化层(424)之间且同时位于NPN管P-WELL(83)内，器件发射极N+区域(82)通过(82)上方的发射极金属(720)引出，低压NPN管底部有NPN管N型埋层NBL(803)夹设于P型衬底(18)以及所述N型外延层(17)之间；
非对称型CMOS器件包含低压非对称型NMOS管(9)和低压非对称型PMOS管(10)，低压非对称型NMOS管(9)和低压非对称型PMOS管(10)做在N型外延层(17)上，位于非对称型CMOS结构第一场氧化层(427)、第五场氧化层(431)下方的两处对通隔离结构间，所述两处对通隔离结构分别为非对称型CMOS结构第一P型阱区P-WELL(308)、非对称型CMOS结构第一P型注入PTYPE(209)、非对称型CMOS结构第一P型埋层PBL(908)构成的对通隔离结构，以及非对称型CMOS结构第二P型阱区P-WELL(309)、非对称型CMOS结构第二P型注入PTYPE(211)和非对称型CMOS结构第二埋层PBL(909)构成的对通隔离结构；底部包含非对称型CMOS结构N型埋层NBL(804)夹设于P型衬底(18)以及所述N型外延层(17)之间；低压非对称型NMOS管位于非对称型CMOS结构第一场氧化层(427)与第三场氧化层(429)之间，非对称型NMOS器件漏极区N+(91)位于非对称型CMOS结构第二场氧化层(428)和第三场氧化层(429)之间且位于非对称型CMOS结构第一N型阱区N-WELL(95)内，非对称型NMOS器件漏极区N+(91)与非对称型NMOS器件漏极金属(723)连接；非对称型CMOS结构第二场氧化层(428)左侧的非对称型NMOS器件栅氧化层(606)、非对称型NMOS器件多晶硅栅(509)以及非对称型NMOS器件栅极金属(722)构成器件栅极，非对称型NMOS器件栅极金属(722)做在非对称型NMOS器件多晶硅栅(509)上方，非对称型NMOS器件多晶硅栅(509)做在非对称型NMOS器件栅氧化层(606)上方；非对称型NMOS器件源极区N+(92)位于与非对称型CMOS结构第一N型阱区N-WELL(95)左侧衔接的非对称型CMOS结构第三P型阱区P-WELL(94)内，非对称型CMOS结构第三P型阱区P-WELL(94)内非对称型NMOS器件P型体区(93)通过非对称型NMOS器件源极金属(721)与非对称型NMOS器件源极区N+(92)相连；非对称型CMOS结构第三P型注入PTYPE层(210)将第三场氧化层(429)下方非对称型CMOS结构第四P型阱区P-WELL(97)与非对称型CMOS结构第三P型阱区P-WELL(94)连接起来，纵向将非对称型CMOS结构第一N型阱区N-WELL(95)与P型衬底(18)隔离；低压非对称型PMOS管位于非对称型CMOS结构第三场氧化层(429)与第五场氧化层(431)之间，非对称型PMOS器件漏区P+(101)位于非对称型CMOS结构第四场氧化层(430)和第五场氧化层(431)之间且位于非对称型PMOS器件第五P型阱区P-WELL(104)内，非对称型PMOS器件漏区P+与非对称型PMOS器件漏极金属(726)连接；非对称型CMOS结构第四场氧化层(430)左侧非对称型PMOS器件栅氧化层(607)、非对称型PMOS器件多晶硅栅(510)以及非对称型PMOS器件栅极金属(725)构成器件栅极，非对称型PMOS器件栅极金属(725)在非对称型PMOS器件多晶硅栅(510)上方，非对称型PMOS器件多晶硅栅(510)在非对称型PMOS器件栅氧化层(607)上方；非对称型PMOS器件源极P+区域(102)位于非对称型CMOS结构第二N型阱区N-WELL(105)内，且非对称型CMOS结构第二N型阱区N-WELL(105)内的非对称型PMOS器件体区N+(103)与非对称型PMOS器件源极P+区域(102)相接，非对称型PMOS器件体区N+(103)与非对称型PMOS器件源极P+区域(102)通过非对称型PMOS器件源极金属(724)相连接形成器件的源极，非对称型CMOS结构第三场氧化层(429)、第五场氧化层(431)下方分别还有非对称型CMOS结构第三N型阱区N-WELL(106)。
2.根据权利要求1所述的功率集成半导体器件，其特征在于：高压器件部分，即高压LDMOS器件(1)、高压JFET器件(2)、高压隔离环(3)、高压电阻(4)，在漂移区部分场氧下方，即LDMOS第二场氧化层(402)、JFET第二场氧化层(405)、隔离环第二场氧化层(408)下方分别衔接一层具有P型掺杂类型的表面掺杂区域形成Double-RESURF结构，提高高压器件击穿电压和稳定性。
3.根据权利要求1所述的功率集成半导体器件，其特征在于：高压器件部分，即高压LDMOS器件(1)、高压JFET器件(2)、高压隔离环(3)、高压电阻(4)，在漂移区部分场氧，即LDMOS第二场氧化层(402)、JFET第二场氧化层(405)、隔离环第二场氧化层(408)下方的N型外延层中未与漂移区部分场氧下方衔接的位置分别增添一层具有P型掺杂类型的掺杂区域形成Triple-RESURF结构，进一步提高高压器件耐压能力。
4.根据权利要求1至3任意一项所述的功率集成半导体器件，其特征在于：高压器件部分通过增加不同数量具有P型掺杂类型的掺杂区域以形成多RESURF结构，调整高压器件的耐压能力，高压器件部分即高压LDMOS器件(1)、高压JFET器件(2)、高压隔离环(3)、高压电阻(4)。
5.根据权利要求1所述的功率集成半导体器件，其特征在于：所述高压LDMOS器件、高压JFET器件以及高压隔离环将高压侧电路与低压侧电路隔离开来，P型阱区P-WELL、P型注入P-TYPE和P型埋层PBL构成对通隔离结构，其中对通隔离结构包括LDMOS第一P型阱区P-WELL(301)、JFET器件P型阱区P-WELL(302)、隔离环第二P型阱区P-WELL(304)、电阻P型阱区P-WELL(305)、对称型CMOS结构第一P型阱区P-WELL(306)、对称型CMOS结构第五P型阱区P-WELL(307)、非对称型CMOS结构第一P型阱区P-WELL(308)、非对称型CMOS结构第二P型阱区P-WELL(309)和LDMOS P型注入区(201)、JFET器件P型注入PTYPE(202)、隔离环P型注入PTYPE(204)、电阻P型注入PTYPE(205)、对称型CMOS结构第一P型注入PTYPE(206)、对称型CMOS结构第三P型注入PTYPE(208)、非对称型CMOS结构第一P型注入PTYPE(209)、非对称型CMOS结构第三P型注入PTYPE层(210)、非对称型CMOS结构第二P型注入PTYPE(211)和LDMOS埋层PBL(901)、第一JFET器件P型埋层PBL(902)、第二JFET器件P型埋层PBL(903)、隔离环P型埋层PBL(904)、电阻P型埋层PBL(905)、对称型CMOS结构第一P型埋层PBL(906)、对称型CMOS结构第二P型埋层PBL(907)、非对称型CMOS结构第一P型埋层PBL(908)、非对称型CMOS结构第二埋层PBL(909)，构成的对通隔离结构最高适用于20V电源。
6.根据权利要求1所述的功率集成半导体器件，其特征在于：所述低压对称型NMOS管(7)下方引入对称型CMOS结构第二P型注入PTYPE层(207)，所述低压非对称型NMOS管(9)结构下方引入第三P型注入PTYPE层(210)；
第二P型注入PTYPE层(207)两侧分别连接对称型CMOS结构第三P型阱区P-WELL(75)，将对称型CMOS结构第三N型阱区N-WELL(74)包围，第三P型注入PTYPE层(210)两端分别连接非对称型CMOS结构第四P型阱区P-WELL(97)和非对称型CMOS结构第三P型阱区P-WELL(94)，将非对称型CMOS结构第一N型阱区N-WELL(95)包围，结合P型衬底(18)形成纵向N型阱区-P型注入-N型埋层-P型衬底结构的隔离结构。
7.根据权利要求1所述的功率集成半导体器件，其特征在于：所述电阻场氧化层(410)为硅局部氧化隔离或多次淀积注入形成。
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