CN111370467B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，包括集成于同一芯片上的第一类高压nLDMOS器件、第一类高压pLDMOS器件、第二类高压nLDMOS器件、第二类高压pLDMOS器件、低压NMOS器件、低压PMOS器件和低压NPN器件；第一p型降场层位于表面使得导电通道下移，从而减小热载流子效应，提高了器件可靠性，n型重掺杂层、p型降场层、n型深阱、p型阱、p型衬底形成多重RESURF结构，降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明在相同芯片面积的情况下具有更小的导通电阻，对比传统无n型重掺杂层的结构，本发明的n型重掺杂层能使器件的导通电阻和动态电阻减小，nLDMOS器件还具有输入阻抗高、输出阻抗低等特点。

Description

一种半导体器件及其制造方法
技术领域
本发明属于半导体功率器件技术领域。尤其是一种半导体器件及其制造方法。
背景技术
高压功率集成电路的发展离不开高压和低压半导体器件。高压功率集成电路常利用Bipolar晶体管的高模拟精度、CMOS的高集成度以及DMOS（Double-diffused MOSFET）的高功率或电压特性，将Bipolar模拟电路、CMOS逻辑电路、CMOS模拟电路和DMOS高压功率器件单片集成在一起（简称BCD器件）。横向高压器件由于、栅极、都在芯片表面，易于通过内部连接与低压信号电路集成，被广泛应用于高压功率集成电路中。但由于DMOS器件的导通电阻Ron与器件耐压BV存在Ron∝BV2.3~2.6的关系，使得器件在高压应用时，导通电阻急剧上升，这就限制了横向高压DMOS器件在高压功率集成电路中的应用，尤其是在要求低导通损耗和小芯片面积的电路中。为了克服高导通电阻的问题，J.A.APPLES等人提出了RESURF(Reduced SURface Field)降低表面场技术，被广泛应用于高压器件的设计中，以解决高导通电阻的问题。
发明内容
本发明的目的是提供一种新型的半导体器件及其制造方法，能够在同一芯片上同时集成三类高压nLDMOS、低压NMOS、低压PMOS和低压NPN等半导体器件。其中，所集成的高压半导体器件与常规具有降场层的高压半导体器件相比，在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）。所述制造方法简单，工艺难度相对较低。
为实现上述发明目的，本发明技术方案如下：
一种半导体器件，包括集成于同一芯片上的第一类高压nLDMOS器件1、第一类高压pLDMOS器件2、第二类高压nLDMOS器件3、第二类高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6和低压NPN器件7；
所述第一类高压nLDMOS器件1直接做在p型衬底10中，第二n+接触区82处于第二金属电极902下、被第一n型深阱21包围；场氧化层51下设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第一n型深阱21包围；第一n+接触区81和第一p+接触区71并排处于第一金属电极901下、被第一p型阱31包围；第一多晶硅栅61部分处于第一栅氧化层41上、部分处于场氧化层51上；第一多晶硅场板62处于场氧化层51上、与第二金属电极902相连；第一多晶硅栅61和第一多晶硅场板62处于场氧化层51上、金属前介质11下；第一多晶硅栅61、第一多晶硅场板62、第一金属电极901和第二金属电极902通过金属前介质11相互隔离；
所述第一类高压pLDMOS 器件2直接做在p型衬底10中，场氧化层51下设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第一p型深阱311包围； 第三p+接触区73处于第四金属电极904下、被第一p型深阱311包围；第二p+接触区72和第三n+接触区83并排处于第三金属电极903下、被第一n型阱211包围；第二多晶硅栅63部分处于第二栅氧化层42上、部分处于氧化层51上；第二多晶硅栅63和第二多晶硅场板64处于场氧化层51上、金属前介质11下；第二多晶硅栅63、第二多晶硅场板64、第三金属电极903和第四金属电极904通过金属前介质11相互隔离；
所述第二类高压nLDMOS 器件3直接做在p型衬底10中，其第五n+接触区85处于第六金属电极906下、被第三n型深阱23包围；第三栅氧化层43下方设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第三n型深阱23包围；第四n+接触区84和第四p+接触区74并排处于第五金属电极905下、被第二p型阱32包围；第三多晶硅栅65处于第三栅氧化层43上、金属前介质11下；第三多晶硅栅65、第五金属电极905和第六金属电极906通过金属前介质11相互隔离；
所述第二类高压pLDMOS 器件4直接做在p型衬底10中，其第六p+接触区76处于第八金属电极908下、被第二p型深阱312包围；第五p+接触区75和第六n+接触区86并排处于第七金属电极907下、被第二n型阱212包围；第四栅氧化层44下方设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第二p型深阱312包围；第四多晶硅栅66处于场氧化层51上、金属前介质11下；第四多晶硅栅66、第七金属电极907和第八金属电极908通过金属前介质11相互隔离；
所述低压NMOS 器件5做在第三p型阱33中，其第十一n+接触区811处于第十三金属电极913下、被第三p型阱33包围；第九n+接触区89处于第十二金属电极912下;第七p+接触区77处于第十一金属电极911下、被第三p型阱33包围；第五多晶硅栅67处于第五栅氧化层45上、金属前介质11下；第五多晶硅栅67、第十二金属电极912和第十三金属电极913通过金属前介质11相互隔离；
所述低压PMOS 器件6做在第五n型深阱25中，其第九p+接触区79处于第十六金属电极916下、被第五n型深阱25包围，所述第八p+接触区78处于第十五金属电极915下；第十n+接触区810处于第十四金属电极914下、被第五n型深阱25包围，所述第六多晶硅栅68处于栅氧化层46上、金属前介质11下，所述第六多晶硅栅68、第十六金属电极916和第十四金属电极914通过金属前介质11相互隔离；
所述低压NPN 器件7直接做在p型衬底10中，其第六集电区n型阱26置于p型衬底10中，所述基区由第四p型阱34构成，所述第十p+接触区710位于第十八金属电极918下、被第四p型阱34包围，所述第十二n+接触区812位于第十九金属电极919下、被第四p型阱34包围，所述第十一n+接触区811位于第十七金属电极917下、被第六集电区n型阱26包围，所述第十七金属电极917、第十八金属电极918和第十九金属电极919通过金属前介质11相互隔离。
作为优选方式，第一类高压nLDMOS器件1、所述第一类高压pLDMOS 器件2、所述第二类高压nLDMOS 器件3、所述第二类高压pLDMOS 器件4中，第一 n型重掺杂层201位于第一p型降场层301下，第二p型降场层302位于第一n型重掺杂层201下，第二n型重掺杂层202位于第二p型降场层302下。
作为优选方式，所述器件第一p型深阱311被第二n型深阱22包围，第二p型深阱312被第四n型深阱24包围。
作为优选方式，所述器件第一n型阱211处于第二n型深阱22中，第二n型阱212处于第四n型深阱24中。
作为优选方式，所述器件第一n型阱211处于第二n型深阱22中，第四n+接触区84被第二n型深阱22包围，所述器件第一p型深阱311被左右两侧的第二n型深阱22和底部的n型埋层204包围，第八n+接触区88位于第四n型深阱24中，第二n型阱212处于第四n型深阱24中，第二p型深阱312被左右两侧的第四n型深阱24和底部的n型埋层204包围。
作为优选方式，第二n型重掺杂层202下方为第三p型降场层303。
作为优选方式，第二n型重掺杂层202下方为第三p型降场层303。
作为优选方式，第一类高压nLDMOS器件1、所述第一类高压pLDMOS 器件2、所述第二类高压nLDMOS 器件3、所述第二类高压pLDMOS 器件4中， 第一p型降场层301位于第一n型重掺杂层201下，第二n型重掺杂层202位于第一p型降场层301下，第二p型降场层302位于第二n型重掺杂层202下。
作为优选方式，所述器件第三n型重掺杂层203位于第二p型降场层302下。
为实现上述发明目的，本发明还提供一种上述半导体器件的制造方法，包括以下步骤：
第一步：在p型衬底10中，注入n型杂质扩散形成第一n型深阱21、第二n型深阱22、第三n型深阱23、第四n型深阱24、第五n型深阱25、第六n型深阱26，p型衬底电阻率为10~300欧姆·厘米，n型杂质注入剂量为1E12cm-2～1E13cm-2；
第二步：注入p型杂质扩散形成第一p型深阱311、第二p型深阱312，p型杂质注入剂量为1E12cm-2～1E13cm-2；
第三步：注入p型杂质形成第一p型阱31、第二 p型阱32、第三 p型阱33、第四 p型阱34，p型杂质注入剂量为5E11cm-2～5E13cm-2；注入n型杂质形成第一n型阱211、第二n型阱212，n型杂质注入剂量为5E11cm-2～5E13cm-2；
第四步：硅局部氧化LOCOS工艺形成场氧化层51；
第五步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入n型杂质形成第二n型重掺杂层202；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第六步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入p型杂质形成第二p型降场层302；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2 ；
第七步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入n型杂质形成第一n型重掺杂层201；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第八步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入p型杂质形成第一p型降场层301；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2；
第九步：形成第一类高压nLDMOS器件1、第一类高压pLDMOS器件2、第二类高压nLDMOS器件3、第二类高压pLDMOS器件4、低压NMOS器件5和低压PMOS器件6的第一栅氧化层41、第二栅氧化层42、第三栅氧化层43、第四栅氧化层44、第五栅氧化层45、第六栅氧化层46，栅氧化层厚度为7nm~100nm；
第十步：形成第一类高压nLDMOS器件1的第一多晶硅栅61和第一多晶硅场板62，第一类高压pLDMOS器件2的第二多晶硅栅63和第二多晶硅场板64，第二类高压nLDMOS器件3的第三多晶硅栅65，第二类高压pLDMOS器件4的第四多晶硅栅66，低压NMOS器件5的第五多晶硅栅67和低压PMOS器件6的第六多晶硅栅68，多晶硅栅方块电阻值为10~40欧姆/方块；
第十一步：先后注入n型杂质和p型杂质形成第一类高压nLDMOS器件1的第一 n+接触区81、第一类高压nLDMOS器件1的第一p+接触区71、第一类高压nLDMOS器件1的第二n+接触区82、第一类高压pLDMOS器件2的第二p+接触区72、第一类高压pLDMOS器件2的第三n+接触区83、第一类高压pLDMOS器件2的第三p+接触区73、第二类高压nLDMOS器件3的第四n+接触区84、第二类高压nLDMOS器件3的第四p+接触区74、第二类高压nLDMOS器件3的第五n+接触区85、第二类高压pLDMOS器件4的第五p+接触区75、第二类高压pLDMOS器件4的第六n+接触区86、第二类高压pLDMOS器件4的第六p+接触区76、低压NMOS器件5的第九n+接触区89、低压NMOS器件5的第七p+接触区77、低压NMOS器件5的第十一n+接触区811、低压PMOS器件6的第八p+接触区78、低压PMOS器件6的第十n+接触区810、低压PMOS器件6的第九p+接触区79、低压NPN器件7的第十一n+接触区811，低压NPN器件7的第十p+接触区710，低压NPN器件7的第十二n+接触区812，n型杂质和p型杂质注入剂量为1E15cm-2~2E16cm-2；
第十二步，淀积形成金属前介质11；
第十三步：金属化形成：第一类高压nLDMOS器件1的第一金属电极901和第二金属电极902，第一类高压pLDMOS器件2的第三金属电极903和第四金属电极904，第二类高压nLDMOS器件3的第五金属电极905和第六金属电极906，第二类高压pLDMOS器件4的第七金属电极907和第八金属电极908，低压NMOS器件5的第十二金属电极912、第十三金属电极913和第十一体接触区金属电极911，低压PMOS器件6的第十五金属电极915、第十六金属电极916和第十四金属电极914，低压NPN器件7的第十七金属电极917、第十八金属电极918和第十九金属电极919。
本发明的优点是：本发明在衬底上实现nLDMOS、pLDMOS、低压NMOS 、低压PMOS和低压NPN的单片集成。第一p型降场层位于表面使得导电通道下移，从而达到减小热载流子效应的目的，提高了器件的可靠性。n型重掺杂层、p型降场层、n型深阱、p型阱、p型衬底形成多重RESURF结构，降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明提供的高压半导体器件在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）。对比传统无n型重掺杂层的结构，本发明的n型重掺杂层能使器件的导通电阻和动态电阻减小（如图8仿真结果所示，仿真结构如图1所示，并保证两种结构有相同的800V耐压）。nLDMOS器件还具有输入阻抗高、输出阻抗低等特点，其构成的高压功率集成电路可以用于消费电子、显示驱动等多种产品中。
附图说明
图1是本发明实施例1的结构示意图。
图2是实施例2的结构示意图。
图3是实施例3的结构示意图。
图4是实施例4的结构示意图。
图5是实施例5的结构示意图。
图6是实施例6的结构示意图。
图7是实施例7的结构示意图。
图8是仿真对比图。
图中，1是第一类高压nLDMOS器件，2是第一类高压pLDMOS器件，3是第二类高压nLDMOS器件，4是第二类高压pLDMOS器件，5是低压NMOS器件，6是低压PMOS器件，7是低压NPN器件；10是p型衬底，11是金属前介质，21是第一n型深阱、22是第二n型深阱、23是第三n型深阱、24是第四n型深阱，25是第五n型深阱，26是第六n型深阱，311是第一p型深阱，312是第二p型深阱，211是第一n型阱、212是第二n型阱，31是第一p型阱、32是第二p型阱、33是第三p型阱、34是第四p型阱，201是第一n型重掺杂层、202是第二n型重掺杂层、203是第三n型重掺杂层，204是n型埋层，301是第一p型降场层、302是第二p型降场层、303是第三p型降场层，41是第一栅氧化层、42是第二栅氧化层、43是第三栅氧化层、44是第四栅氧化层、45是第五栅氧化层、46是第六栅氧化层，51是场氧化层，61是第一多晶硅栅、63是第二多晶硅栅、65是第三多晶硅栅、66是第四多晶硅栅、67是第五多晶硅栅，68是第六多晶硅栅，62是第一多晶硅场板、64是第二多晶硅场板，71是第一p+接触区、72是第二p+接触区、73是第三p+接触区、74是第四p+接触区、75是第五p+接触区、76是第六p+接触区、77是第七p+接触区、78是第八p+接触区、79是第九p+接触区、710是第十p+接触区，81是第一n+接触区、82是第二n+接触区、83是第三n+接触区、84是第四n+接触区、85是第五n+接触区、86是第六n+接触区、87是第七n+接触区、88是第八n+接触区、89是第九n+接触区、810是第十n+接触区、811是第十一n+接触区、812是第十二n+接触区， 901是第一金属电极、902是第二金属电极、903是第三金属电极、904是第四金属电极、905是第五金属电极、906是第六金属电极、907是第七金属电极、908是第八金属电极、909是第九金属电极、910是第十金属电极、911是第十一金属电极、912是第十二金属电极、913是第十三金属电极、914是第十四金属电极、915是第十五金属电极、916是第十六金属电极、917是第十七金属电极、918是第十八金属电极、919是第十九金属电极。
实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例
如图1所示，一种半导体器件，包括集成于同一芯片上的第一类高压nLDMOS器件1、第一类高压pLDMOS器件2、第二类高压nLDMOS器件3、第二类高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6和低压NPN器件7；
所述第一类高压nLDMOS器件1直接做在p型衬底10中，第二n+接触区82处于第二金属电极902下、被第一n型深阱21包围；场氧化层51下设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第一n型深阱21包围；第一n+接触区81和第一p+接触区71并排处于第一金属电极901下、被第一p型阱31包围；第一多晶硅栅61部分处于第一栅氧化层41上、部分处于场氧化层51上；第一多晶硅场板62处于场氧化层51上、与第二金属电极902相连；第一多晶硅栅61和第一多晶硅场板62处于场氧化层51上、金属前介质11下；第一多晶硅栅61、第一多晶硅场板62、第一金属电极901和第二金属电极902通过金属前介质11相互隔离；
所述第一类高压pLDMOS 器件2直接做在p型衬底10中，场氧化层51下设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第一p型深阱311包围； 第三p+接触区73处于第四金属电极904下、被第一p型深阱311包围；第二p+接触区72和第三n+接触区83并排处于第三金属电极903下、被第一n型阱211包围；第二多晶硅栅63部分处于第二栅氧化层42上、部分处于氧化层51上；第二多晶硅栅63和第二多晶硅场板64处于场氧化层51上、金属前介质11下；第二多晶硅栅63、第二多晶硅场板64、第三金属电极903和第四金属电极904通过金属前介质11相互隔离；
所述第二类高压nLDMOS 器件3直接做在p型衬底10中，其第五n+接触区85处于第六金属电极906下、被第三n型深阱23包围；第三栅氧化层43下方设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第三n型深阱23包围；第四n+接触区84和第四p+接触区74并排处于第五金属电极905下、被第二p型阱32包围；第三多晶硅栅65处于第三栅氧化层43上、金属前介质11下；第三多晶硅栅65、第五金属电极905和第六金属电极906通过金属前介质11相互隔离；
所述第二类高压pLDMOS 器件4直接做在p型衬底10中，其第六p+接触区76处于第八金属电极908下、被第二p型深阱312包围；第五p+接触区75和第六n+接触区86并排处于第七金属电极907下、被第二n型阱212包围；第四栅氧化层44下方设有第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202，且第一p型降场层301、第一n型重掺杂层201、第二p型降场层302、第二n型重掺杂层202都被第二p型深阱312包围；第四多晶硅栅66处于场氧化层51上、金属前介质11下；第四多晶硅栅66、第七金属电极907和第八金属电极908通过金属前介质11相互隔离；
所述低压NMOS 器件5做在第三p型阱33中，其第十一n+接触区811处于第十三金属电极913下、被第三p型阱33包围；第九n+接触区89处于第十二金属电极912下;第七p+接触区77处于第十一金属电极911下、被第三p型阱33包围；第五多晶硅栅67处于第五栅氧化层45上、金属前介质11下；第五多晶硅栅67、第十二金属电极912和第十三金属电极913通过金属前介质11相互隔离；
所述低压PMOS 器件6做在第五n型深阱25中，其第九p+接触区79处于第十六金属电极916下、被第五n型深阱25包围，所述第八p+接触区78处于第十五金属电极915下；第十n+接触区810处于第十四金属电极914下、被第五n型深阱25包围，所述第六多晶硅栅68处于栅氧化层46上、金属前介质11下，所述第六多晶硅栅68、第十六金属电极916和第十四金属电极914通过金属前介质11相互隔离；
所述低压NPN 器件7直接做在p型衬底10中，其第六集电区n型阱26置于p型衬底10中，所述基区由第四p型阱34构成，所述第十p+接触区710位于第十八金属电极918下、被第四p型阱34包围，所述第十二n+接触区812位于第十九金属电极919下、被第四p型阱34包围，所述第十一n+接触区811位于第十七金属电极917下、被第六集电区n型阱26包围，所述第十七金属电极917、第十八金属电极918和第十九金属电极919通过金属前介质11相互隔离。
本实施例中：第一类高压nLDMOS器件1、所述第一类高压pLDMOS 器件2、所述第二类高压nLDMOS 器件3、所述第二类高压pLDMOS 器件4中，第一 n型重掺杂层201位于第一p型降场层301下，第二p型降场层302位于第一n型重掺杂层201下，第二n型重掺杂层202位于第二p型降场层302下。
所述器件第一p型深阱311被第二n型深阱22包围，第二p型深阱312被第四n型深阱24包围，如图1所示。
本发明在p型衬底上制造半导体器件，第一p型降场层301位于表面使得导电通道下移，从而达到减小热载流子效应的目的，提高了器件的可靠性。第一n型重掺杂层201、第二n型重掺杂层202，第一p型降场层301、第二p型降场层302，第一n型深阱21、第二n型深阱22、第三n型深阱23、第四n型深阱24，第一p型深阱311、第二p型深阱312，p型衬底10形成多重RESURF结构，降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明提供的高压半导体器件在相同芯片面积的情况下具有更小的导通电阻（或在相同的导通能力的情况下具有更小的芯片面积）。对比传统无n型重掺杂层的结构，本发明的n型重掺杂层能使器件的导通电阻和动态电阻减小（如图8仿真结果所示，仿真结构如图1所示，并保证两种结构有相同的800V耐压）。将第一类高压nLDMOS器件1、第一类高压pLDMOS器件2、第二类高压nLDMOS器件3、第二类高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6和低压NPN器件7单片集成，减小芯片面积，增大了芯片的应用领域。本例中，p型衬底10电阻率10~500欧姆·厘米、第一p型降场层301、第二p型降场层302，第一n型深阱21、第二n型深阱22、第三n型深阱23、第四n型深阱24、第五n型深阱25、第六n型深阱26结深2微米~25微米、第一p型深阱311、第二p型深阱312结深2微米~25微米、第一p型降场层301、第二p型降场层302、第三p型降场层303厚度为0.2~5微米、第一n型重掺杂层201、第二n型重掺杂层202、第三n型重掺杂层203厚度为0.2~5微米、n型埋层204的厚度为0.5～5微米、第一p型阱31、第二p型阱32、第三p型阱33、第四p型阱34结深0.5微米~6微米、第一n型阱211、第二n型阱212结深0.5微米~6微米、第一栅氧化层41、第二栅氧化层42、第三栅氧化层43、第四栅氧化层44、第五栅氧化层45、第六栅氧化层46厚度7nm~100nm。在单晶衬底实现nLDMOS器件、低压NMOS器件、低压PMOS器件和低压NPN器件的单片集成。包括：40V~2000V的第一类高压nLDMOS器件1，40V~2000V的第一类高压pLDMOS器件2，10V~40V的第二类高压nLDMOS器件3，10V~40V的第二类高压pLDMOS器件4，满足高压功率集成电路对高压功率器件的要求，其构成的高压功率集成电路可以用于消费电子、显示驱动等多种产品中。
本实施例还提供一种半导体器件的制造方法，包括以下步骤：
第一步：在p型衬底10中，注入n型杂质扩散形成第一n型深阱21、第二n型深阱22、第三n型深阱23、第四n型深阱24、第五n型深阱25、第六n型深阱26，p型衬底电阻率为10~300欧姆·厘米，n型杂质注入剂量为1E12cm-2～1E13cm-2；
第二步：注入p型杂质扩散形成第一p型深阱311、第二p型深阱312，p型杂质注入剂量为1E12cm-2～1E13cm-2；
第三步：注入p型杂质形成第一p型阱31、第二 p型阱32、第三 p型阱33、第四 p型阱34，p型杂质注入剂量为5E11cm-2～5E13cm-2；注入n型杂质形成第一n型阱211、第二n型阱212，n型杂质注入剂量为5E11cm-2～5E13cm-2；
第四步：硅局部氧化LOCOS工艺形成场氧化层51；
第五步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入n型杂质形成第二n型重掺杂层202；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第六步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入p型杂质形成第二p型降场层302；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2 ；
第七步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入n型杂质形成第一n型重掺杂层201；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第八步：在第一n型深阱21、第三n型深阱23和第一p型深阱311、第二p型深阱312中注入p型杂质形成第一p型降场层301；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2；
第九步：形成第一类高压nLDMOS器件1、第一类高压pLDMOS器件2、第二类高压nLDMOS器件3、第二类高压pLDMOS器件4、低压NMOS器件5和低压PMOS器件6的第一栅氧化层41、第二栅氧化层42、第三栅氧化层43、第四栅氧化层44、第五栅氧化层45、第六栅氧化层46，栅氧化层厚度为7nm~100nm；
第十步：形成第一类高压nLDMOS器件1的第一多晶硅栅61和第一多晶硅场板62，第一类高压pLDMOS器件2的第二多晶硅栅63和第二多晶硅场板64，第二类高压nLDMOS器件3的第三多晶硅栅65，第二类高压pLDMOS器件4的第四多晶硅栅66，低压NMOS器件5的第五多晶硅栅67和低压PMOS器件6的第六多晶硅栅68，多晶硅栅方块电阻值为10~40欧姆/方块；
第十一步：先后注入n型杂质和p型杂质形成第一类高压nLDMOS器件1的第一 n+接触区81、第一类高压nLDMOS器件1的第一p+接触区71、第一类高压nLDMOS器件1的第二n+接触区82、第一类高压pLDMOS器件2的第二p+接触区72、第一类高压pLDMOS器件2的第三n+接触区83、第一类高压pLDMOS器件2的第三p+接触区73、第二类高压nLDMOS器件3的第四n+接触区84、第二类高压nLDMOS器件3的第四p+接触区74、第二类高压nLDMOS器件3的第五n+接触区85、第二类高压pLDMOS器件4的第五p+接触区75、第二类高压pLDMOS器件4的第六n+接触区86、第二类高压pLDMOS器件4的第六p+接触区76、低压NMOS器件5的第九n+接触区89、低压NMOS器件5的第七p+接触区77、低压NMOS器件5的第十一n+接触区811、低压PMOS器件6的第八p+接触区78、低压PMOS器件6的第十n+接触区810、低压PMOS器件6的第九p+接触区79、低压NPN器件7的第十一n+接触区811，低压NPN器件7的第十p+接触区710，低压NPN器件7的第十二n+接触区812，n型杂质和p型杂质注入剂量为1E15cm-2~2E16cm-2；
第十二步，淀积形成金属前介质11；
第十三步：金属化形成：第一类高压nLDMOS器件1的第一金属电极901和第二金属电极902，第一类高压pLDMOS器件2的第三金属电极903和第四金属电极904，第二类高压nLDMOS器件3的第五金属电极905和第六金属电极906，第二类高压pLDMOS器件4的第七金属电极907和第八金属电极908，低压NMOS器件5的第十二金属电极912、第十三金属电极913和第十一体接触区金属电极911，低压PMOS器件6的第十五金属电极915、第十六金属电极916和第十四金属电极914，低压NPN器件7的第十七金属电极917、第十八金属电极918和第十九金属电极919。
实施例
本实施例和实施例1的区别在于：所述器件第一n型阱211处于第二n型深阱22中，第二n型阱212处于第四n型阱区24中，如图2所示。
实施例
本实施例和实施例2的区别在于：第四n+接触区84被第二n型深阱22包围，所述器件第一p型深阱311被左右两侧的第二n型阱区22和底部的n型埋层204包围，第八n+接触区88位于第四n型深阱24中， 第二p型深阱312被左右两侧的第四n型阱区24和底部的n型埋层204包围，如图3所示。
实施例
本实施例和实施例1的区别在于：第二n型重掺杂层202下方为第三p型降场层303，如图4所示。
实施例
本实施例和实施例2的区别在于：第二n型重掺杂层202下方为第三p型降场层303，如图5所示。
实施例
本实施例和实施例1的区别在于：第一类高压nLDMOS器件1、所述第一类高压pLDMOS 器件2、所述第二类高压nLDMOS 器件3、所述第二类高压pLDMOS 器件4中， 第一p型降场层301位于第一n型重掺杂层201下，第二n型重掺杂层202位于第一p型降场层301下，第二p型降场层302位于第二n型重掺杂层202下。如图6所示。
实施例
本实施例和实施例6的区别在于：所述器件第三n型重掺杂层203位于第二p型降场层302下。如图7所示。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种半导体器件，其特征在于：包括集成于同一芯片上的第一类高压nLDMOS器件(1)、第一类高压pLDMOS器件(2)、第二类高压nLDMOS器件(3)、第二类高压pLDMOS器件(4)、低压NMOS器件(5)、低压PMOS器件(6)和低压NPN器件(7)；
所述第一类高压nLDMOS器件(1)直接做在p型衬底(10)中，第二n+接触区(82)处于第二金属电极(902)下、被第一n型深阱(21)包围；场氧化层(51)下设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)，且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第一n型深阱(21)包围；第一n+接触区(81)和第一p+接触区(71)并排处于第一金属电极(901)下、被第一p型阱(31)包围；第一多晶硅栅(61)部分处于第一栅氧化层(41)上、部分处于场氧化层(51)上；第一多晶硅场板(62)处于场氧化层(51)上、与第二金属电极(902)相连；第一多晶硅栅(61)和第一多晶硅场板(62)处于场氧化层(51)上、金属前介质(11)下；第一多晶硅栅(61)、第一多晶硅场板(62)、第一金属电极(901)和第二金属电极(902)通过金属前介质(11)相互隔离；
所述第一类高压pLDMOS器件(2)直接做在p型衬底(10)中，场氧化层(51)下设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)，且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第一p型深阱(311)包围；第三p+接触区(73)处于第四金属电极(904)下、被第一p型深阱(311)包围；第二p+接触区(72)和第三n+接触区(83)并排处于第三金属电极(903)下、被第一n型阱(211)包围；第二多晶硅栅(63)部分处于第二栅氧化层(42)上、部分处于场氧化层(51)上；第二多晶硅栅(63)和第二多晶硅场板(64)处于场氧化层(51)上、金属前介质(11)下；第二多晶硅栅(63)、第二多晶硅场板(64)、第三金属电极(903)和第四金属电极(904)通过金属前介质(11)相互隔离；
所述第二类高压nLDMOS器件(3)直接做在p型衬底(10)中，其第五n+接触区(85)处于第六金属电极(906)下、被第三n型深阱(23)包围；第三栅氧化层(43)下方设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)，且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第三n型深阱(23)包围；第四n+接触区(84)和第四p+接触区(74)并排处于第五金属电极(905)下、被第二p型阱(32)包围；第三多晶硅栅(65)处于第三栅氧化层(43)上、金属前介质(11)下；第三多晶硅栅(65)、第五金属电极(905)和第六金属电极(906)通过金属前介质(11)相互隔离；
所述第二类高压pLDMOS器件(4)直接做在p型衬底(10)中，其第六p+接触区(76)处于第八金属电极(908)下、被第二p型深阱(312)包围；第五p+接触区(75)和第六n+接触区(86)并排处于第七金属电极(907)下、被第二n型阱(212)包围；第四栅氧化层(44)下方设有第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)，且第一p型降场层(301)、第一n型重掺杂层(201)、第二p型降场层(302)、第二n型重掺杂层(202)都被第二p型深阱(312)包围；第四多晶硅栅(66)处于场氧化层(51)上、金属前介质(11)下；第四多晶硅栅(66)、第七金属电极(907)和第八金属电极(908)通过金属前介质(11)相互隔离；
所述低压NMOS器件(5)做在第三p型阱(33)中，其第十一n+接触区(811)处于第十三金属电极(913)下、被第三p型阱(33)包围；第九n+接触区(89)处于第十二金属电极(912)下；第七p+接触区(77)处于第十一金属电极(911)下、被第三p型阱(33)包围；第五多晶硅栅(67)处于第五栅氧化层(45)上、金属前介质(11)下；第五多晶硅栅(67)、第十二金属电极(912)和第十三金属电极(913)通过金属前介质(11)相互隔离；
所述低压PMOS器件(6)做在第五n型深阱(25)中，其第九p+接触区(79)处于第十六金属电极(916)下、被第五n型深阱(25)包围，第八p+接触区(78)处于第十五金属电极(915)下；第十n+接触区(810)处于第十四金属电极(914)下、被第五n型深阱(25)包围，第六多晶硅栅(68)处于第六栅氧化层(46)上、金属前介质(11)下，所述第六多晶硅栅(68)、第十六金属电极(916)和第十四金属电极(914)通过金属前介质(11)相互隔离；
所述低压NPN器件(7)直接做在p型衬底(10)中，其第六集电区n型阱(26)置于p型衬底(10)中，基区由第四p型阱(34)构成，第十p+接触区(710)位于第十八金属电极(918)下、被第四p型阱(34)包围，第十二n+接触区(812)位于第十九金属电极(919)下、被第四p型阱(34)包围，第十一n+接触区(811)位于第十七金属电极(917)下、被第六集电区n型阱(26)包围，所述第十七金属电极(917)、第十八金属电极(918)和第十九金属电极(919)通过金属前介质(11)相互隔离；
所述器件第一p型深阱(311)被第二n型深阱(22)包围，第二p型深阱(312)被第四n型深阱(24)包围；
第一类高压nLDMOS器件(1)、所述第一类高压pLDMOS器件(2)、所述第二类高压nLDMOS器件(3)、所述第二类高压pLDMOS器件(4)中，第一n型重掺杂层(201)位于第一p型降场层(301)下，第二p型降场层(302)位于第一n型重掺杂层(201)下，第二n型重掺杂层(202)位于第二p型降场层(302)下。
2.如权利要求1所述的半导体器件，其特征在于：所述器件第一n型阱(211)处于第二n型深阱(22)中，第二n型阱(212)处于第四n型深阱(24)中。
3.如权利要求1所述的半导体器件，其特征在于：所述器件第一n型阱(211)处于第二n型深阱(22)中，第四n+接触区(84)被第二n型深阱(22)包围，所述器件第一p型深阱(311)被左右两侧的第二n型深阱(22)和底部的n型埋层(204)包围，第八n+接触区(88)位于第四n型深阱(24)中，第二n型阱(212)处于第四n型深阱(24)中，第二p型深阱(312)被左右两侧的第四n型深阱(24)和底部的n型埋层(204)包围。
4.如权利要求1所述的半导体器件，其特征在于：第二n型重掺杂层(202)下方为第三p型降场层(303)。
5.如权利要求3所述的半导体器件，其特征在于：第二n型重掺杂层(202)下方为第三p型降场层(303)。
6.如权利要求1所述的半导体器件，其特征在于：第一类高压nLDMOS器件(1)、所述第一类高压pLDMOS器件(2)、所述第二类高压nLDMOS器件(3)、所述第二类高压pLDMOS器件(4)中，第一p型降场层(301)位于第一n型重掺杂层(201)下，第二n型重掺杂层(202)位于第一p型降场层(301)下，第二p型降场层(302)位于第二n型重掺杂层(202)下。
7.如权利要求6所述的半导体器件，其特征在于：器件第三n型重掺杂层(203)位于第二p型降场层(302)下。
8.一种半导体器件的制造方法，其特征在于包括以下步骤：
第一步：在p型衬底(10)中，注入n型杂质扩散形成第一n型深阱(21)、第二n型深阱(22)、第三n型深阱(23)、第四n型深阱(24)、第五n型深阱(25)、第六n型深阱(26)，p型衬底电阻率为10～300欧姆·厘米，n型杂质注入剂量为1E12cm-2～1E13cm-2；
第二步：注入p型杂质扩散形成第一p型深阱(311)、第二p型深阱(312)，p型杂质注入剂量为1E12cm-2～1E13cm-2；
第三步：注入p型杂质形成第一p型阱(31)、第二p型阱(32)、第三p型阱(33)、第四p型阱(34)，p型杂质注入剂量为5E11cm-2～5E13cm-2；注入n型杂质形成第一n型阱(211)、第二n型阱(212)，n型杂质注入剂量为5E11cm-2～5E13cm-2；
第四步：硅局部氧化LOCOS工艺形成场氧化层(51)；
第五步：在第一n型深阱(21)、第三n型深阱(23)和第一p型深阱(311)、第二p型深阱(312)中注入n型杂质形成第二n型重掺杂层(202)；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第六步：在第一n型深阱(21)、第三n型深阱(23)和第一p型深阱(311)、第二p型深阱(312)中注入p型杂质形成第二p型降场层(302)；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2；
第七步：在第一n型深阱(21)、第三n型深阱(23)和第一p型深阱(311)、第二p型深阱(312)中注入n型杂质形成第一n型重掺杂层(201)；所述的n型杂质注入剂量为1E12cm-2～2E13cm-2；
第八步：在第一n型深阱(21)、第三n型深阱(23)和第一p型深阱(311)、第二p型深阱(312)中注入p型杂质形成第一p型降场层(301)；所述的p型杂质注入剂量为1E12cm-2～2E13cm-2；
第九步：形成第一类高压nLDMOS器件(1)、第一类高压pLDMOS器件(2)、第二类高压nLDMOS器件(3)、第二类高压pLDMOS器件(4)、低压NMOS器件(5)和低压PMOS器件(6)的第一栅氧化层(41)、第二栅氧化层(42)、第三栅氧化层(43)、第四栅氧化层(44)、第五栅氧化层(45)、第六栅氧化层(46)，栅氧化层厚度为7nm～100nm；
第十步：形成第一类高压nLDMOS器件(1)的第一多晶硅栅(61)和第一多晶硅场板(62)，第一类高压pLDMOS器件(2)的第二多晶硅栅(63)和第二多晶硅场板(64)，第二类高压nLDMOS器件(3)的第三多晶硅栅(65)，第二类高压pLDMOS器件(4)的第四多晶硅栅(66)，低压NMOS器件(5)的第五多晶硅栅(67)和低压PMOS器件(6)的第六多晶硅栅(68)，多晶硅栅方块电阻值为10～40欧姆/方块；
第十一步：先后注入n型杂质和p型杂质形成第一类高压nLDMOS器件(1)的第一n+接触区(81)、第一类高压nLDMOS器件(1)的第一p+接触区(71)、第一类高压nLDMOS器件(1)的第二n+接触区(82)、第一类高压pLDMOS器件(2)的第二p+接触区(72)、第一类高压pLDMOS器件(2)的第三n+接触区(83)、第一类高压pLDMOS器件(2)的第三p+接触区(73)、第二类高压nLDMOS器件(3)的第四n+接触区(84)、第二类高压nLDMOS器件(3)的第四p+接触区(74)、第二类高压nLDMOS器件(3)的第五n+接触区(85)、第二类高压pLDMOS器件(4)的第五p+接触区(75)、第二类高压pLDMOS器件(4)的第六n+接触区(86)、第二类高压pLDMOS器件(4)的第六p+接触区(76)、低压NMOS器件(5)的第九n+接触区(89)、低压NMOS器件(5)的第七p+接触区(77)、低压NMOS器件(5)的第十一n+接触区(811)、低压PMOS器件(6)的第八p+接触区(78)、低压PMOS器件(6)的第十n+接触区(810)、低压PMOS器件(6)的第九p+接触区(79)、低压NPN器件(7)的第十一n+接触区(811)，低压NPN器件(7)的第十p+接触区(710)，低压NPN器件(7)的第十二n+接触区(812)，n型杂质和p型杂质注入剂量为1E15cm-2～2E16cm-2；
第十二步，淀积形成金属前介质(11)；
第十三步：金属化形成：第一类高压nLDMOS器件(1)的第一金属电极(901)和第二金属电极(902)，第一类高压pLDMOS器件(2)的第三金属电极(903)和第四金属电极(904)，第二类高压nLDMOS器件(3)的第五金属电极(905)和第六金属电极(906)，第二类高压pLDMOS器件(4)的第七金属电极(907)和第八金属电极(908)，低压NMOS器件(5)的第十二金属电极(912)、第十三金属电极(913)和第十一体接触区金属电极(911)，低压PMOS器件(6)的第十五金属电极(915)、第十六金属电极(916)和第十四金属电极(914)，低压NPN器件(7)的第十七金属电极(917)、第十八金属电极(918)和第十九金属电极(919)。
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