CN109671706B - 一种基于p型外延的jcd集成器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种基于P型外延的JCD集成器件及其制备方法，属于功率半导体集成技术领域。本发明通过以下主要工艺步骤：制备衬底；形成N+埋层；生长P型外延层；形成穿通隔离区；制备场氧；N阱注入、推阱；P阱注入、推阱；JFET的栅极N型区注入、推结；制备栅氧和多晶硅；N+注入；P+注入；制备欧姆孔；退火激活；淀积并刻蚀金属层，将PJFET﹑CMOS﹑nLDMOS和(或没有)Poly电阻和Poly二极管、Poly电容、阱电阻集成在同一芯片上。本发明高低压器件兼容性好，隔离效果好，掩模版次少。JFET具有高精度模拟特性、输入阻抗大、高速、抗辐照特性好等优点，实现了低压JFET器件与高压控制DMOS部分、低压逻辑CMOS部分的集成，可应用于电源管理IC、保护类电路和集成运放的工艺设计中。

Description

一种基于P型外延的JCD集成器件及其制备方法
技术领域
本发明属于功率半导体集成技术领域，具体涉及一种基于P型外延的JCD集成器件及其制备方法。
背景技术
40多年来，半导体技术沿着摩尔定律的路线不断缩小芯片特征尺寸，然而目前半导体技术已经发展到一个瓶颈：随着线宽的越来越小，制造成本呈指数上升；而且随着线宽接近纳米尺度，量子效应越来越明显，同时芯片的泄漏电流也越来越大。因此半导体技术的发展必须考虑“后摩尔时代”问题。2005年国际半导体技术发展路线图(internationaltechnology roadmap for semiconductors，简称ITRS)提出了超越摩尔定律(more thanMoore)的概念。功率半导体器件和功率集成技术在more than Moore中扮演十分重要的角色，主要用于现代电子系统中的变频、变压、变流、功率放大、功率管理等功率处理电路，也是当今消费类电子、工业控制和国防装备等领域中的关键技术之一。
功率集成电路(power integrated circuit)是指将高压功率器件与控制电路、外围接口电路及保护电路等集成在同一芯片的集成电路，是系统信号处理部分和执行部分的桥梁。功率集成技术要实现高压器件和低压器件的工艺兼容，尤其要选择合适的隔离技术，为控制制造成本，还必须考虑工艺层次的复用性。随着电子系统应用需求的发展，要求集成更多的低压逻辑电路和存储模块，实现复杂的智能控制；作为强弱电桥梁的功率集成电路还必须实现低功耗和高效率；恶劣的应用环境要求其具有良好的性能和可靠性。因此，功率集成技术需要在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性。BCD(Bipolar-CMOS-DMOS)集成技术是现目前主流的功率半导体集成技术，其将高精度的Bipolar模拟电路、高集成度的CMOS逻辑电路和大功率的DMOS器件集成到同一个芯片上，结合了双极型电路的低噪声、高精度、大电流密度，CMOS电路的低功耗、高集成度、逻辑控制简单以及DMOS器件的高输入阻抗、高功率容量、开关速度快、热稳定性好等诸多优势。其中的双极型器件为电流控制多子和少子工作的器件，由于双极型器件制造工艺复杂，难以实现大规模集成。
电子行业的飞速进步对功率集成提出了越来越高的要求，电力电子器件的复合化、模块化及功率集成逐渐成为了行业主流需求。结型场效应管(JFET)作为多子导电场效应器件，其是利用外加的栅极电压来改变PN结空间电荷区宽度，进而来控制沟道导电能力；同时FET也是一种单极型器件，相比双极型器件，具有输入阻抗高，功耗低，开关特性好的优势。由于JFET的集成运放具有输入阻抗高、温度稳定性好、噪声低、输入偏置电流小等优越特性，实际上，国外在20世纪90年代便推出了一系列的JFET运放，并在航空航天、通信和工业领域都取得了长足发展，主要是用于对微弱信号的采集、检测和放大。此外，JFET具有可控的可变电阻区，线性放大特性更佳。然而，现阶段绝大部分集成运放都还是以模块形式的分立元器件构成，现有JFET集成运放技术中仅实现集成JFET与双极型器件。而对于低压JFET与高压控制部分、低压逻辑部分的集成尚未有所研究，同时工艺兼容也未做出突破。
CMOS由N沟道和P沟道MOS场效应晶体管对管构成，以推挽形式工作来实现逻辑功能，CMOS逻辑器件凭借其高集成度、强抗干扰和超低功耗逐渐成为了集成电路的主流器件。功率输出级DMOS管是功率集成电路的核心和关键。DMOS主要有两种类型。垂直双扩散金属氧化物半导体场效应管VDMOS和横向双扩散金属氧化物场效应管LDMOS。后者由于更容易与CMOS工艺兼容而被广泛采用。LDMOS是一种双扩散结构的功率器件，其导通电阻RON与器件耐压BV存在RON∝BV2.3～2.6的关系，使得器件的耐压和导通电阻存在矛盾关系，限制了LDMOS器件的高压应用。为了克服这个问题，在1979年，J.A.Apples等人提出了Resurf(ReduceSurface Field)技术，2001年Y.S.Huang又提出了Double Resurf技术，广泛应用于体硅和SOI LDMOS器件中，Double Resurf技术通过在器件的漂移区表面引入一个相反掺杂类型半导体降场层，以此来改变器件内部的纵向电场分布，在保证高击穿电压的同时，还可以提高漂移区浓度，降低器件的导通电阻，优化器件耐压和导通电阻的矛盾关系。单芯片集成的半导体功率电路一直以来都是功率电子学界的研究热点。现有技术中通常是分立使用JFET器件、CMOS器件和DMOS器件来构成功率电路，这样系统的元件数、互连数和焊点数较多，导致系统可靠性差、功耗大、成本高、体积和重量大，无法满足电子行业轻量化和集成化的发展趋势。故而，实现有源元件JFET、CMOS、DMOS器件的单片集成也成为了本领域技术人员亟待解决的技术问题，JFET-CMOS-DMOS集成器件的开发意义重大。然而，JFET器件的集成技术目前还存在兼容性、JFET器件性能不佳等诸多问题。由于JFET器件本身双栅结构的特殊性，技术人员在面对实现低压JFET与高压控制部分、低压逻辑部分的单片集成，高压DMOS与低压JFET部分的兼容以及JFET与CMOS部分的兼容仍然存在集成障碍，由于JFET器件的制造工艺复杂，其饱和特性和夹断特性难以同时满足应用要求，致使JFET器件性能以及相关集成运放的发展受到限制。
发明内容
鉴于上文所述，本发明针对现目前采用分离JFET、CMOS和DMOS器件设计功率集成电路所存在的缺陷，提供一种基于P型外延的JCD(JFET-CMOS-DMOS)集成器件，利用单片集成技术将包括低压P沟道JFET(PJFET)、低压CMOS和高压nLDMOS的有源元件和无源元件(或没有无源元件)集成在同一芯片上。
为了实现上述目的，本发明的技术方案如下：
一种基于P型外延层的JCD集成器件，其特征在于，包括集成于同一P型衬底1上的低压PJFET器件区、低压CMOS器件区、和高压nLDMOS器件区；所述CMOS器件区包括紧邻的低压PMOS器件区和低压NMOS器件区；所述低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区设置在所述P型衬底1表面的P型外延层3中且彼此隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底1和P型外延层3之间具有第一N+埋层201；在低压PJFET器件区下方的P型衬底1和P型外延层3之间具有第二N+埋层202。
进一步地，所述高压nLDMOS包括P型外延层3中紧邻的P阱701和N阱601；所述N阱601中远离P阱701一侧的顶层中具有与漏极金属15相接触的N+漏区112；所述P阱701中包括并排设置的P+接触区121和N+源区111，所述P+接触区121和N+源区111与源极金属14相接触；所述N+源区111的一侧与其相邻近侧P型外延层3之间的P阱701表面上具有栅氧化层9，所述栅氧化层9的上表面覆盖有多晶硅栅区101；所述P型外延层3远离P阱701和N阱601的表面分别具有场氧化层5；多晶硅栅区101、源极金属14和漏极金属15之间以及多晶硅栅区101表面具有介质层13。
进一步地，所述低压NMOS包括P型外延层3中分别与源极金属17相连的N+源极区113和与漏极金属18相连的N+漏区114；N+源极区113和N+漏区114之间的P型外延层3表面具有栅氧化层9，所述栅氧化层9的上表面覆盖有多晶硅栅区102；所述N+源极区113相对远离N+漏区114一侧的P型外延层3的顶层具有P+接触区122；所述P+接触区122的上方与接触电极金属16相连；所述源极金属17和漏极金属18之间具有介质层13。
进一步地，所述低压PMOS包括P型外延层3中的N阱602，所述N阱602中具有分别与源极金属20相连的P+源极区124和与漏极金属19相连的P+漏极区123；P+源极区124和P+漏极区123之间的P型外延层3表面具有栅氧化层9，所述栅氧化层9的上表面覆盖有多晶硅栅区103；所述P+源极区124相对远离P+漏极区123一侧的P型外延层3的顶层具有N+接触区115；所述N+接触区115的上方与接触电极金属21相连；所述源极金属20和漏极金属19之间具有介质层13。
进一步地，低压PMOS和低压NMOS之间P型外延层3的表面具有场氧化层5。
进一步地，在低压CMOS器件区的两侧分别具有第一N+穿通隔离区401、第二N+穿通隔离区402，所述第一、第二N+穿通隔离区401、402穿通P型外延层3且与第一N+埋层201相连，第一、第二N+穿通隔离区401、402的表面分别具有场氧化层5。
进一步地，所述低压PJFET包括P型外延层3中分别与漏极金属23相连的P+漏区125和与源极金属24相连的P+源极区126，P+漏区125与P+源极区126之间的P型外延层3顶层具有与栅极金属22相连的N型栅极区8，所述源极金属24、漏极金属23和栅极金属22之间具有介质层13。
更进一步地，在低压PJFET器件区的两侧分别具有与其栅极金属22相连的第三N+穿通隔离区403、第四N+穿通隔离区404，所述第三、第四N+穿通隔离区403、404穿通P型外延层3且与第二N+埋层202相连，所述第三、第四N+穿通隔离区403、404的表面分别具有场氧化层5。
进一步地，还包括集成于同一P型衬底1的阱电阻区，所述阱电阻区设置在所述P型衬底1表面的P型外延层3中包括P型外延层3中的P阱702和N阱603；所述P阱702和N阱603之间P型外延层3表面具有场氧化层5；所述P阱702中具有两个独立且相隔开的P阱接触区127、128，两个P阱接触区127、128上方分别与接触电极金属25、26相连；所述N阱603中具有两个独立且相隔开的N阱接触区116、117，每个N阱接触区116、117上方分别与一个接触电极金属27、28相连；四个接触电极金属25、26、27、28彼此之间具有介质层13。
更进一步地，在阱电阻区下方的P型衬底1和P型外延层3之间具有第三N+埋层203。
更进一步地，当阱电阻区下方具有第三N+埋层203时，在阱电阻区的两侧分别具有第五N+穿通隔离区405、第六N+穿通隔离区406，所述第五、第六N+穿通隔离区405、406穿通P型外延层3且与第三N+埋层203相连，所述第五、第六N+穿通隔离区405、406的表面分别具有场氧化层5。
进一步地，还包括集成于同一P型衬底1的poly电容区，所述poly电容区设置在所述P型衬底1表面的P型外延层3中。具体地，所述poly电容包括P型外延层3中的N阱604，所述N阱604中具有两个独立的N阱接触区118、119，每个N阱接触区118、119上方分别与一个接触电极金属29、31相连；所述两个N阱接触区118、119之间的N阱604表面具有栅氧化层9，所述栅氧化层9的上表面覆盖有与接触电极金属30相连的多晶硅104；所述N阱604的两侧的P型外延层3表面具有场氧化层5；三个接触电极金属29、30、31彼此之间具有介质层13。
进一步地，还包括集成于同一P型衬底1的poly电阻区，所述poly电阻区设置在所述P型衬底1上方P型外延层3的上表面，所述poly电阻区与P型外延层3之间具有场氧化层5。具体地，所述poly电阻区包括P型掺杂区105和设置在P型掺杂区105两侧的电极金属32、33；两个电极金属32、33之间具有介质层13。
进一步地，还包括集成于同一P型衬底1的poly二极管区，所述poly二极管区设置在所述P型衬底1上方P型外延层3的上表面，所述poly二极管区与P型外延层3之间具有场氧化层5。具体地，所述poly二极管区包括设置在场氧化层5表面并排相连的N型掺杂阴极区106和P型掺杂阳极区107、与N型掺杂阴极区106相连的阴极金属34和与P型掺杂阳极区107相连的阳极金属35；阴极金属34和阳极金属35之间具有介质层13。
进一步地，所述CMOS器件区、阱电阻区和低压PJFET器件区通过N+穿通隔离区401～406实现各器件区的相互隔离。
另一方面，本发明提供一种基于P型外延的JCD集成器件的制备方法，其特征在于，包括如下步骤：
步骤1：选择P型半导体材料作为P型衬底；
步骤2：在P型衬底1中离子注入N型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的重掺杂N+埋层201、202、203；
步骤3：在P型衬底1上外延生长形成P型外延层3；
步骤4：在P型外延层3中离子注入N型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的N+穿通隔离区401～406，所述N+穿通隔离区401～406与对应的重掺杂N+埋层201、202、203相连通形成对通隔离；
步骤5：在器件N+隔离区表面以及poly电阻、poly二极管所在区域表面形成场氧化层5以实现后续对有源区的光刻；
步骤6：在P型外延层3中形成高压nLDMOS器件区、低压PMOS器件区、阱电阻区和poly电容的N阱区601～604；
步骤7：在P型外延层3中形成高压nLDMOS器件区和阱电阻区的P阱区701～702
步骤8：在P型外延层3中形成低压PJFET器件区的N型栅极区8；
步骤9：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区的栅氧化层9；
步骤10：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区、poly电阻区和poly二极管区的多晶硅栅区101～107；
步骤11：在N阱区601～604和P阱区701～702中离子注入N型杂质扩散形成高压nLDMOS器件区的N型掺杂多晶硅栅区101、N+源区111和N+漏区112，低压NMOS器件区的N型掺杂多晶硅栅区102、N+源区113和N+漏区114，低压PMOS器件区的N型掺杂多晶硅栅区103和N阱接触区115，poly电容区的N型掺杂多晶硅104和poly二极管的N型掺杂阴极区106；
步骤12：在N阱区601～604和P阱区701～702中离子注入P型杂质扩散形成高压nLDMOS器件区的P+接触区121，低压NMOS器件区的P+接触区122，低压PMOS器件区的P+漏极区123和P+源极区124，PJFET器件区的P+漏极区125和P+源极区126，阱电阻区的P阱接触区127、128，poly电阻的P型掺杂区105和poly二极管的P型掺杂阳极区107；
步骤13：淀积形成介质层ILD并回流，在芯片接引线的区域进行欧姆孔刻蚀；
步骤14：采用退火工艺激活杂质离子；
步骤15：金属化形成高压nLDMOS器件区的源极金属14和漏极金属15，低压PMOS器件区的接触电极金属16、源极金属17和漏极金属18，低压NMOS器件区的漏极金属19和源极金属20和接触电极金属21，PJFET器件区的栅极金属22、漏极金属23和源极金属24，阱电阻区的四个接触电极金属25-28，poly电容区的三个接触电极金属29-31，poly电阻的两个电极金属32、33和poly二极管的阴极金属34和阳极金属35。
进一步地，所述N型杂质为磷或者砷。
进一步地，所述步骤4中的N+穿通隔离区同样作为PJFET器件区底部N+埋层底栅的引出端。
进一步地，所述步骤6和步骤7工艺顺序不分先后.
进一步地，所述步骤5采用局部氧化实现等平面工艺，从而有效降低了芯片表面的台阶高度。
进一步地，所述步骤8可通过调节PJFET的N型栅极区8注入剂量和推结时间来满足不同的夹断电压、饱和电流、电阻和击穿电压的要求。
进一步地，还包括在P型外延层3中形成高压nLDMOS器件区的N型电子积累层以作为N型导电沟道的步骤；相比无N型积累层的注入所制得的高压增强型nLDMOS器件区，增加这一步骤可实现高压耗尽型(常开型)nLDMOS器件区的制作。
进一步地，所述步骤11和步骤12工艺顺序不分先后.
相比现有技术，本发明的有益效果如下：
(1)本发明将有源元件低压PJFET、低压CMOS和高压nLDMOS和(或没有)无源元件集成在同一芯片上，并且各器件之间隔离效果好且彼此兼容，使得各器件都能发挥各自优势，本发明首次实现了将高模拟精度的JFET部分，高集成度、方便逻辑控制和低功耗的CMOS部分以及低损耗、高速开关特性的高压控制DMOS部分集成在同一芯片上，使之具备系统功能。
(2)本发明同时还能将JFET、CMOS和DMOS有源元件和poly电容、poly电阻以及poly二极管等无源元件集成构成电路，电路设计者可根据实际需要来选择所需器件得到不同的电路，如此丰富的器件类型能够为电路设计带来极大的灵活性。本发明尤其适用于电源管理IC、电路保护产品以及JFET集成运放领域。
(3)本发明提供了JCD集成器件的制备方法，整体工艺使用掩模版次较少，制作工艺简单，工艺层次的复用性强，有利于制造成本的控制；同时利用埋层和穿通注入形成对通隔离，将各器件制作在隔离岛中，在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性，运用本发明JCD集成技术制得的芯片具有更好的综合性能，有利于单片式功率系统集成的发展。
(4)本发明基于Single-Resurf技术制作高压nLDMOS，\保证nLDMOS发生雪崩击穿时击穿点位于体内，器件可靠性更好。(5)本发明集成器件的设计有利于在性能、功能和成本上达到优异的折中，方便实现产品的多样化，从而快速满足持续增长的市场需求。
(6)本发明中JFET、CMOS和DMOS器件的单片集成相比分立的器件所构成的电路，明显减少了系统的元件数，互连数和焊点数，进而有利于缩小系统的体积和重量，减少电磁接口，为系统更带来了高可靠性。
附图说明
图1是本发明的主要工艺流程示意图。
图2是本发明的JCD集成器件整体结构示意图。
图3是本发明实现的高压耗尽型nLDMOS器件区的结构示意图。
图4是本发明实现的CMOS器件区的结构示意图。
图5是本发明实现的PJFET器件区的结构示意图。
图6是本发明实现的阱电阻区的结构示意图。
图7是本发明实现的Poly电容区的结构示意图。
图8是本发明实现的Poly电阻区的结构示意图。
图9是本发明实现的Poly二极管区的结构示意图。
图中：1是P型衬底，201～203是N+埋层，3是P型外延层，401～406是N+穿通隔离区，5是场氧化层，601～604是N阱，701～702是P阱，8是N型栅极区，9为栅氧化层，101是高压nLDMOS器件区的N型多晶硅栅，102是低压NMOS器件区的N型多晶硅栅，103是低压PMOS器件区的N型多晶硅栅，104是poly电容区的掺磷多晶硅栅，105是poly电阻区的掺硼poly电阻，106是poly二极管区的N型掺杂阴极区，107是poly二极管区的P型掺杂阳极区，111、113分别是高压nLDMOS器件区和低压NMOS器件区的N+源区，112、114分别是高压nLDMOS器件区和低压NMOS器件区的N+漏区，115是低压NMOS器件区的N阱接触区，116、117分别是阱电阻区的N阱接触区，118、119分别是poly电容区的N阱接触区，121、122分别是高压nLDMOS器件区和NMOS器件区的P+接触区，123、125分别是低压PMOS器件区和PJFET器件区的P+漏区，124、126分别是低压PMOS器件区和PJFET器件区的P+源极区，127、128是阱电阻区的P阱接触区，13是介质层，14至35是电极金属。
具体实施方式
下面结合说明书附图对本发明集成器件的结构进行详细说明：
如图2所示，本发明提供一种基于P型外延的JCD集成器件，包括集成于同一P型衬底1上的高压nLDMOS器件区(参见图3)、低压CMOS器件区(参见图4)、低压PJFET器件区(参见图5)、阱电阻区(参见图6)、poly电容区(参见图7)、poly电阻区(参见图8)和poly二极管区(参见图9)；所述CMOS器件区包括紧邻的低压PMOS器件区和低压NMOS器件区；高压nLDMOS器件区、低压PMOS器件区、低压NMOS器件区、阱电阻区、低压PJFET器件区和poly电容区设置在所述P型衬底1表面的P型外延层3中，poly电阻区和poly二极管区设置在所述P型外延层3上的场氧化层5表面；在低压CMOS器件区下方的P型衬底1和P型外延层3之间具有第一N+埋层201，在低压CMOS器件区的两侧分别具有第一N+穿通隔离区401、第二N+穿通隔离区402，所述第一、第二N+穿通隔离区401、402穿通P型外延层3且与第一N+埋层201相连，第一、第二N+穿通隔离区401、402的表面分别具有场氧化层5；在低压PJFET器件区下方的P型衬底1和P型外延层3之间具有第二N+埋层202，在低压PJFET器件区的两侧分别具有与其栅极金属22相连的第三N+穿通隔离区403、第四N+穿通隔离区404，所述第三、第四N+穿通隔离区403、404穿通P型外延层3且与第二N+埋层202相连，所述第三、第四N+穿通隔离区403、404的表面分别具有场氧化层5；在阱电阻区下方的P型衬底1和P型外延层之间具有第三N+埋层203，在阱电阻区的两侧分别具有第五N+穿通隔离区405、第六N+穿通隔离区406，所述第五、第六N+穿通隔离区405、406穿通P型外延层3且与第三N+埋层203相连，所述第五、第六N+穿通隔离区405、406的表面分别具有场氧化层5；
如图3所示，所述高压nLDMOS包括P型外延层3中紧邻的P阱701和N阱601；所述N阱601中远离P阱701一侧的顶层中具有与漏极金属15相接触的N+漏区112；所述P阱701中包括并排设置的P+接触区121和N+源区111，所述P+接触区121与源极金属14相接触；所述N+源区121的一侧与其相邻近侧P型外延层3之间的P阱701表面上具有栅氧化层9，所述栅氧化层9的上表面覆盖有多晶硅栅区101；所述P型外延层3远离P阱701和N阱601的表面分别具有场氧化层5；多晶硅栅区101、源极金属14和漏极金属15之间以及多晶硅栅区101表面具有介质层13。
如图4所示，所述低压NMOS包括P型外延层3中分别与源极金属17相连的N+源极区113和与漏极金属18相连的N+漏区114；N+源极区113和N+漏区114之间的P型外延层3表面具有栅氧化层9，所述栅氧化层9的上表面覆盖有多晶硅栅区102；所述N+源极区113相对远离N+漏区114一侧的P型外延层3的顶层具有P+接触区122；所述P+接触区122的上方与接触电极金属16相连；所述源极金属17和漏极金属18之间具有介质层13；所述低压PMOS包括P型外延层3中的N阱602，所述N阱602中具有分别与源极金属20相连的P+源极区124和与漏极金属19相连的P+漏极区123；P+源极区124和P+漏极区123之间的P型外延层3表面具有栅氧化层9，所述栅氧化层9的上表面覆盖有多晶硅栅区103；所述P+源极区124相对远离P+漏极区123一侧的P型外延层3的顶层具有P+接触区115；所述P+接触区115的上方与接触电极金属21相连；所述源极金属20和漏极金属19之间具有介质层13。低压PMOS和低压NMOS之间P型外延层3的表面具有场氧化层5。在低压CMOS器件区的两侧分别具有第一N+穿通隔离区401、第二N+穿通隔离区402，所述第一、第二N+穿通隔离区401、402穿通P型外延层3且与第一N+埋层201相连，第一、第二N+穿通隔离区401、402的表面分别具有场氧化层5。
如图5所示，所述低压PJFET包括P型外延层3中分别与漏极金属23相连的P+漏区125和与源极金属24相连的P+源极区126，P+漏区125与P+源极区126之间的P型外延层3顶层具有与栅极金属22相连的N型栅极区8，所述源极金属24、漏极金属23和栅极金属22之间具有介质层13。在低压PJFET器件区的两侧分别具有与其栅极金属22相连的第三N+穿通隔离区403、第四N+穿通隔离区404，所述第三、第四N+穿通隔离区403、404穿通P型外延层3且与第二N+埋层202相连，所述第三、第四N+穿通隔离区403、404的表面分别具有场氧化层5。
如图6所示，还包括集成于同一P型衬底1的阱电阻区，所述阱电阻区设置在所述P型衬底1表面的P型外延层3中包括P型外延层3中的P阱702和N阱603；所述P阱702和N阱603之间P型外延层3表面具有场氧化层5；所述P阱702中具有两个独立且相隔开的P阱接触区127、128，两个P阱接触区127、128上方分别与接触电极金属25、26相连；所述N阱603中具有两个独立且相隔开的N阱接触区116、117，每个N阱接触区116、117上方分别与一个接触电极金属27、28相连；四个接触电极金属25、26、27、28彼此之间具有介质层13。作为优选方式，在阱电阻区下方的P型衬底1和P型外延层之间具有第三N+埋层203；在阱电阻区的两侧分别具有第五N+穿通隔离区405、第六N+穿通隔离区406，所述第五、第六N+穿通隔离区405、406穿通P型外延层3且与第三N+埋层203相连，所述第五、第六N+穿通隔离区405、406的表面分别具有场氧化层5。
如图7所示，还包括集成于同一P型衬底1的poly电容区，所述poly电容区设置在所述P型衬底1表面的P型外延层3中。具体地，所述poly电容包括P型外延层3中的N阱604，所述N阱604中具有两个独立的N阱接触区118、119，每个N阱接触区118、119上方分别与一个接触电极金属29、31相连；所述两个N阱接触区118、119之间的N阱604表面具有栅氧化层9，所述栅氧化层0的上表面覆盖有与接触电极金属30相连的多晶硅104；所述N阱604的两侧的P型外延层3表面具有场氧化层5；三个接触电极金属29、30、31彼此之间具有介质层13。
如图8所示，还包括集成于同一P型衬底1的poly电阻区，所述poly电阻区设置在所述P型衬底1上方P型外延层3的上表面，所述poly电阻区与P型外延层3之间具有场氧化层5。具体地，所述poly电阻区包括P型掺杂区105和设置在P型掺杂区105两侧的电极金属32、33；两个电极金属32、33之间具有介质层13。
如图9所示，还包括集成于同一P型衬底1的poly二极管区，所述poly二极管区设置在所述P型衬底1上方P型外延层3的上表面，所述poly二极管区与P型外延层3之间具有场氧化层5。具体地，所述poly二极管区包括设置在场氧化层5表面并排相连的N型掺杂阴极区106和P型掺杂阳极区107、与N型掺杂阴极区106相连的阴极金属34和与P型掺杂阳极区107相连的阳极金属35；阴极金属34和阳极金属35之间具有介质层13。
下面结合图1和具体实施例对本发明制作工艺进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代同样涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种基于P型外延的JCD集成器件的制备方法，如图1所示为本发明集成器件的制备工艺流程示意图，具体包括如下主要工艺步骤：
步骤1：制备衬底；
制备<100>晶向的掺硼硅衬底作为P型衬底1；本实施例中P型衬底1电阻率为40～50Ω·cm，衬底厚度550～750um；
步骤2：形成N+埋层；
在步骤1制得的P型硅衬底1的CMOS器件区﹑PJFET器件区和阱电阻区用NBL(NBuried Layer)版进行刻蚀，离子注入磷，无需高温推结，在P型硅衬底1表面分别形成N+埋层201～203；本实施例中离子注入能量为60KeV，离子注入剂量为1e15～5e15cm-2；
步骤3：生长P型外延层；
在步骤1制得的P型衬底1上生长P型外延层3；本实施例中外延生长温度为1100℃，外延厚度为10～20um；
步骤4：形成N+穿通隔离区；
利用N+PT版刻蚀P型外延层3上CMOS器件区、PJFET器件区和阱电阻区对应位置，并离子注入磷，本实施例中注入能量为120～200KeV，注入剂量为1e15～3e15cm-2；然后经高温推结，本实施例中推结温度为1175℃，推结时间为200～400min，利用埋层反扩和高温推结，直至N型穿通区(N+PT)穿通整个P型外延层3，以使得N+PT和N+埋层形成对通隔离，形成N+穿通隔离区401～406；
步骤5：制备场氧化层；在各器件隔离区﹑Poly电阻和Poly二极管区热生长厚的氧化层作为场氧层5，以实现后续采用Active光刻版对各器件有源区进行光刻；
步骤6：制备N阱：采用N-well版经曝光、显影、离子注入和高温推阱，在P型外延层3表面高压nLDMOS器件区、CMOS器件区、阱电阻区和Poly电容区对应位置形成N阱601～604；本实施例中离子注入能量为120～200KeV，离子注入剂量为1e13～1e14cm-2，温度为1150℃，推结时间为200～300min；
步骤7：制备P阱；采用P-well版经曝光、显影、离子注入和高温推阱，在P型外延层3表面高压nLDMOS器件区和阱电阻区对应位置形成P阱701～702；本实施例中离子注入能量为120～200KeV，离子注入剂量为1e12～1e13cm-2，温度为1150℃，推结时间为100～200min；
步骤8：制备JFET的N型栅极区8；在PJFET器件区采用N1版进行刻蚀，然后在P型外延层3上表面低能离子注入磷并高温推结，形成低压PJFET器件区的N型栅极区8；本实施例中离子注入能量为60KeV，离子注入剂量为1e15～5e15cm-2，推结温度为1150℃，推结时间为50～80min；
步骤9：N型积累层(Nacc)注入；采用Nacc版在高压nLDMOS器件区低能离子注入磷，在表面形成电子积累层，进而形成原始n型导电沟道；本实施例中没有高温扩散过程，离子注入能量为60KeV，离子注入剂量为1e12～1e13cm-2；
步骤10：制备栅氧化层和多晶硅；生长一薄氧化层再去掉，得到纯净表面，再在P型外延层3上表面整个区域生长栅氧化层9；然后淀积多晶硅，进行Poly氧化，再采用Poly版进行刻蚀，形成nLDMOS器件区的多晶硅栅区101、NMOS器件区的多晶硅栅区102、PMOS器件区的多晶硅栅区103、poly电容区的未掺杂多晶硅栅104，poly电阻区的未掺杂多晶硅区105和Poly二极管区的未掺杂阴极区106和未掺杂阳极区107；
步骤11：N+注入；采用N2版经过曝光、显影并进行磷注入，形成高压nLDMOS器件区的多晶硅栅区101、N+源区111和N+漏区12，低压NMOS器件区的多晶硅栅区102、N+源区113和N+漏区14，低压PMOS器件区的N型多晶硅栅区103和N阱接触区115，阱电阻区的N阱接触区116、117，Poly电容区的N型多晶硅104和N阱接触区118、119以及Poly二极管区的N型掺杂阴极区106；本实施例中离子注入能量为60KeV，离子注入剂量为1e15～5e15cm-2；
步骤12：P+注入；采用P1版经过曝光、显影并进行硼注入，形成高压nLDMOS器件区的P+接触区121，低压PMOS器件的P+源区124、P+漏区123，NMOS器件区的P+接触区122，,低压PJFET器件区的P+漏区125和P+源区126，阱电阻区的P阱接触区1,27、128，Poly电阻区的掺硼poly电阻105以及poly二极管区的P型掺杂阳极区107；本实施例中离子注入能量为60KeV，离子注入剂量为为1e15～1e16cm-2；
步骤13：制备欧姆接触孔；淀积BPSG13并回流，然后在芯片需要接引线的区域采用CONT版进行欧姆孔刻蚀；
步骤14：在850℃条件下退火30min激活杂质离子；
步骤15：淀积并刻蚀金属层；金属溅射，采用Metal版刻蚀，分别形成高压nLDMOS器件区的源电极金属14和漏电极金属15，NMOS器件区的接触电极金属16、源电极金属17和漏电极金属18，PMOS器件区的漏电极金属19、源电极金属20和接触电极金属21，P阱电阻区的接触电极金属22～23，N阱电阻接触电极金属24～25，低压JFET器件区的栅电极金属26、漏电极金属27、源电极金属28，Poly电容区的接触电极金属29～31，Poly电阻区的接触电极金属32～33以及Poly二极管阴极金属34、阳极金属35。
本发明一共采用12张掩模版，依照工艺流程，各版次的顺序依次为：NBL版、N+PT版﹑Active版﹑N-well版、P-well版﹑N1版、Nacc版、Poly版﹑N2版﹑P1版﹑CONT版﹑Metal版。
本发明所涉及的8次主要离子注入过程有：N+埋层注入﹑N+PT注入﹑N阱注入、P阱注入﹑JFET的栅极N型区注入、N型积累层(Nacc)注入、N+注入﹑P+注入。
上述工艺制得的器件结构如图3～图9所示。步骤1形成图3～图9中的P型衬底1；步骤2形成图4～图6的N+埋层201～203；步骤3形成图3～图9的P型外延层3；步骤4形成图4～图6的N+穿通隔离区401～406；步骤5形成图3～图9的场氧化层5；步骤6形成图2～图4和图6中的N阱601～604；步骤7形成图3和图6中的P阱701～702；步骤8形成图5的N型栅极区8；步骤9形成的N型积累层没有在图中直接显示，其设置在位于图3中的高压nLDMOS器件区的N阱601、P阱701、N+源区111、N+漏极区112、P+接触区121部分与栅氧化层9、介质层13、源极金属14、漏极金属15之间的交界面处；步骤10形成图3、图4和图7的栅氧化层9和多晶硅101～107；步骤11形成图3～图6的N+半导体掺杂区111～119；步骤12形成图3～图6的P+半导体掺杂区121～128；步骤13形成图3～图9的介质层13，本实施例具体使用BPSG；步骤15形成图3～图9的电极金属14～35。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (9)

1.一种基于P型外延层的JCD集成器件，其特征在于，包括集成于同一P型衬底(1)上的低压PJFET器件区、低压CMOS器件区、和高压nLDMOS器件区；所述CMOS器件区包括紧邻的低压PMOS器件区和低压NMOS器件区；所述低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区设置在所述P型衬底(1)表面的P型外延层(3)中且彼此隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底(1)和P型外延层(3)之间具有第一N+埋层(201)；在低压PJFET器件区下方的P型衬底(1)和P型外延层(3)之间具有第二N+埋层(202)；
所述高压nLDMOS包括P型外延层(3)中紧邻的P阱(701)和N阱(601)；所述N阱(601)中远离P阱(701)一侧的顶层中具有与漏极金属(15)相接触的N+漏区(112)；所述P阱(701)中包括并排设置的P+接触区(121)和N+源区(111)，所述P+接触区(121)和N+源区(111)与源极金属(14)相接触；所述N+源区(111)的一侧与其相邻近侧P型外延层(3)之间的P阱(701)表面上具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有多晶硅栅区(101)；所述P型外延层(3)远离P阱(701)和N阱(601)的表面分别具有场氧化层(5)；多晶硅栅区(101)、源极金属(14)和漏极金属(15)之间以及多晶硅栅区(101)表面具有介质层(13)；
所述低压NMOS包括P型外延层(3)中分别与源极金属(17)相连的N+源极区(113)和与漏极金属(18)相连的N+漏区(114)；N+源极区(113)和N+漏区(114)之间的P型外延层(3)表面具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有多晶硅栅区(102)；所述N+源极区(113)相对远离N+漏区(114)一侧的P型外延层(3)的顶层具有P+接触区(122)；所述P+接触区(122)的上方与接触电极金属(16)相连；所述源极金属(17)和漏极金属(18)之间具有介质层(13)；
所述低压PMOS包括P型外延层(3)中的N阱(602)，所述N阱(602)中具有分别与源极金属(20)相连的P+源极区(124)和与漏极金属(19)相连的P+漏极区(123)；P+源极区(124)和P+漏极区(123)之间的P型外延层(3)表面具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有多晶硅栅区(103)；所述P+源极区(124)相对远离P+漏极区(123)一侧的P型外延层(3)的顶层具有N+接触区(115)；所述N+接触区(115)的上方与接触电极金属(21)相连；所述源极金属(20)和漏极金属(19)之间具有介质层(13)；
所述低压PJFET包括P型外延层(3)中分别与漏极金属(23)相连的P+漏区(125)和与源极金属(24)相连的P+源极区(126)，P+漏区(125)与P+源极区(126)之间的P型外延层(3)顶层具有与栅极金属(22)相连的N型栅极区(8)，所述源极金属(24)、漏极金属(23)和栅极金属(22)之间具有介质层(13)。
2.根据权利要求1所述的一种基于P型外延层的JCD集成器件，其特征在于，所述JCD集成器件还包括集成于同一P型衬底(1)的阱电阻区、poly电容区、poly电阻区和poly二极管区中任一种或多种；
所述阱电阻区设置在所述P型衬底(1)表面的P型外延层(3)中，包括P型外延层(3)中的P阱(702)和N阱(603)；所述P阱(702)和N阱(603)之间P型外延层(3)表面具有场氧化层(5)；所述P阱(702)中具有两个独立且相隔开的P阱接触区(127、128)，两个P阱接触区(127、128)上方分别与接触电极金属(25、26)相连；所述N阱(603)中具有两个独立且相隔开的N阱接触区(116、117)，每个N阱接触区(116、117)上方分别与一个接触电极金属(27、28)相连；四个接触电极金属(25、26、27、28)彼此之间具有介质层(13)；
所述poly电容区设置在所述P型衬底(1)表面的P型外延层(3)中，所述poly电容区包括P型外延层(3)中的N阱(604)，所述N阱(604)中具有两个独立的N阱接触区(118、119)，每个N阱接触区(118、119)上方分别与一个接触电极金属(29、31)相连；所述两个N阱接触区(118、119)之间的N阱(604)表面具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有与接触电极金属(30)相连的多晶硅(104)；所述N阱(604)的两侧的P型外延层(3)表面具有场氧化层(5)；三个接触电极金属(29、30、31)彼此之间具有介质层(13)；
所述poly电阻区设置在所述P型衬底(1)上方P型外延层(3)的上表面，所述poly电阻区与P型外延层(3)之间具有场氧化层(5)；所述poly电阻区包括P型掺杂区(105)和设置在P型掺杂区(105)两侧的电极金属(32、33)；两个电极金属(32、33)之间具有介质层(13)；
所述poly二极管区设置在所述P型衬底(1)上方P型外延层(3)的上表面，所述poly二极管区与P型外延层(3)之间具有场氧化层(5)；所述poly二极管区包括设置在场氧化层(5)表面并排相连的N型掺杂阴极区(106)和P型掺杂阳极区(107)、与N型掺杂阴极区(106)相连的阴极金属(34)和与P型掺杂阳极区(107)相连的阳极金属(35)；阴极金属(34)和阳极金属(35)之间具有介质层(13)。
3.根据权利要求1所述的一种基于P型外延层的JCD集成器件，其特征在于，
在低压CMOS器件区的两侧分别具有第一N+穿通隔离区(401)、第二N+穿通隔离区(402)，所述第一、第二N+穿通隔离区(401、402)穿通P型外延层(3)且与第一N+埋层(201)相连，第一、第二N+穿通隔离区(401、402)的表面分别具有场氧化层(5)；在低压PJFET器件区的两侧分别具有与其栅极金属(22)相连的第三N+穿通隔离区(403)、第四N+穿通隔离区(404)，所述第三、第四N+穿通隔离区(403、404)穿通P型外延层(3)且与第二N+埋层(202)相连，所述第三、第四N+穿通隔离区(403、404)的表面分别具有场氧化层(5)。
4.根据权利要求2所述的一种基于P型外延层的JCD集成器件，其特征在于，在阱电阻区下方的P型衬底(1)和P型外延层(3)之间具有第三N+埋层(203)，并且阱电阻区的两侧分别具有第五N+穿通隔离区(405)、第六N+穿通隔离区(406)，所述第五、第六N+穿通隔离区(405、406)穿通P型外延层(3)且与第三N+埋层(203)相连，所述第五、第六N+穿通隔离区(405、406)的表面分别具有场氧化层(5)。
5.一种基于P型外延的JCD集成器件的制备方法，其特征在于，包括如下步骤：
步骤1：选择P型半导体材料作为P型衬底；
步骤2：在P型衬底(1)中离子注入N型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的重掺杂N+埋层(201、202、203)；
步骤3：在P型衬底(1)上外延生长形成P型外延层(3)；
步骤4：在P型外延层(3)中离子注入N型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的N+穿通隔离区(401～406)，所述N+穿通隔离区(401～406)与对应的重掺杂N+埋层(201、202、203)相连通形成对通隔离；
步骤5：在器件N+隔离区表面以及poly电阻、poly二极管所在区域表面形成场氧化层(5)以实现后续对有源区的光刻；
步骤6：在P型外延层(3)中形成高压nLDMOS器件区、低压PMOS器件区、阱电阻区和poly电容的N阱区(601～604)；
步骤7：在P型外延层(3)中形成高压nLDMOS器件区和阱电阻区的P阱区(701～702)；
步骤8：在P型外延层(3)中形成低压PJFET器件区的N型栅极区(8)；
步骤9：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区的栅氧化层(9)；
步骤10：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区、poly电阻区和poly二极管区的多晶硅栅区(101～107)；
步骤11：在N阱区(601～604)和P阱区(701～702)中离子注入N型杂质扩散形成高压nLDMOS器件区的N型掺杂多晶硅栅区(101)、N+源区(111)和N+漏区(112)，低压NMOS器件区的N型掺杂多晶硅栅区(102)、N+源区(113)和N+漏区(114)，低压PMOS器件区的N型掺杂多晶硅栅区(103)和N阱接触区(115)，poly电容区的N型掺杂多晶硅(104)和poly二极管区的N型掺杂阴极区(106)；
步骤12：在N阱区(601～604)和P阱区(701～702)中离子注入P型杂质扩散形成高压nLDMOS器件区的P+接触区(121)，低压NMOS器件区的P+接触区(122)，低压PMOS器件区的P+漏极区(123)和P+源极区(124)，PJFET器件区的P+漏极区(125)和P+源极区(126)，阱电阻区的P阱接触区(127、128)，poly电阻区的P型掺杂区(105)和poly二极管区的P型掺杂阳极区(107)；
步骤13：淀积形成介质层(ILD)并回流，在芯片接引线的区域进行欧姆孔刻蚀；
步骤14：采用退火工艺激活杂质离子；
步骤15：金属化形成高压nLDMOS器件区的源极金属(14)和漏极金属(15)，低压PMOS器件区的接触电极金属(16)、源极金属(17)和漏极金属(18)，低压NMOS器件区的漏极金属(19)和源极金属(20)和接触电极金属(21)，PJFET器件区的栅极金属(22)、漏极金属(23)和源极金属(24)，阱电阻区的四个接触电极金属(25-28)，poly电容区的三个接触电极金属(29-31)，poly电阻区的两个电极金属(32、33)和poly二极管区的阴极金属(34)和阳极金属(35)。
6.根据权利要求5所述的制备方法，其特征在于，所述步骤6和步骤7工艺顺序不分先后，所述步骤11和步骤12工艺顺序不分先后。
7.根据权利要求5所述的制备方法，其特征在于，还包括在P型外延层(3)中形成高压nLDMOS器件区中作为N型导电沟道的N型电子积累层的步骤，从而形成高压耗尽型nLDMOS器件。
8.根据权利要求5所述的制备方法，其特征在于，所述步骤5采用局部氧化实现平面工艺，从而有效降低了芯片表面的台阶高度。
9.根据权利要求5所述的制备方法，其特征在于，所述步骤8可通过调节PJFET的N型栅极区(8)注入剂量和推结时间来满足不同的夹断电压、饱和电流、电阻和击穿电压的要求。
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