CN113690319B - 一种能够抑制寄生的纵向bcd器件及其制备方法 - Google Patents

一种能够抑制寄生的纵向bcd器件及其制备方法 Download PDF

Info

Publication number
CN113690319B
CN113690319B CN202111237760.0A CN202111237760A CN113690319B CN 113690319 B CN113690319 B CN 113690319B CN 202111237760 A CN202111237760 A CN 202111237760A CN 113690319 B CN113690319 B CN 113690319B
Authority
CN
China
Prior art keywords
region
area
ion implantation
well
hvpw2
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111237760.0A
Other languages
English (en)
Other versions
CN113690319A (zh
Inventor
刘雯娇
杨世红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shaanxi Reactor Microelectronics Co ltd
Original Assignee
Shaanxi Reactor Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shaanxi Reactor Microelectronics Co ltd filed Critical Shaanxi Reactor Microelectronics Co ltd
Priority to CN202111237760.0A priority Critical patent/CN113690319B/zh
Publication of CN113690319A publication Critical patent/CN113690319A/zh
Application granted granted Critical
Publication of CN113690319B publication Critical patent/CN113690319B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种能够抑制寄生的纵向BCD器件及其制备方法。主要解决现有DMOSFET漏极区占用面积大、导通电阻较大以及VDMOSFET兼容性较差的问题。该纵向BCD器件在CMOS器件区域增加深P阱HVPW和P型埋层PBL，使得HVPW、PBL与N型外延层N‑EPI之间形成二极管，当VDMOSFET器件正常工作时，使得N‑EPI与HVPW、PBL之间形成的二极管反向截止，不能出现反向击穿，该种设置避免了VDMOSFET的漏极加电压时对BCD器件中的CMOS器件造成的影响，同时PBL埋层作为BCD器件中寄生管NPN晶体管的基区，可通过调节其浓度来抑制寄生管NPN晶体管的导通。

Description

一种能够抑制寄生的纵向BCD器件及其制备方法
技术领域
本发明涉及单片集成工艺技术领域，尤其涉及一种能够抑制寄生的纵向BCD器件及其制备方法。
背景技术
BCD（BIPOLAR-CMOS-DMOS）集成工艺是一种单片集成工艺技术，将Bipolar（双极晶体管）、CMOS（互补金属氧化物半导体场效应管）和DMOSFET（双扩散金属氧化物半导体场效应管）器件同时制作在同一芯片上。它综合了各器件自身的优点，使其具有各自分立时的良好性能。整合过的BCD 工艺，可大幅降低功率耗损，提高系统性能，节省成本，可靠性更好。
DMOSFET主要有两种类型：横向双扩散金属氧化物半导体场效应管LDMOSFET和垂直双扩散金属氧化物半导体场效应管VDMOSFET。目前，较为成熟的BCD工艺为平面结构，与平面结构工艺兼容的DMOSFET通常采用DMOSFET。由于DMOSFET要达到很高的耐压时，结构中需要设计漂移区（漂移区的杂质浓度比较低），使得漏极区占有较大的面积，同时也导致器件的导通电阻增加。VDMOSFET的耐压非常高，其结构为纵向结构，漏极从晶圆背面引出，不适合与平面结构的集成电路相结合，兼容性较差。
发明内容
本发明的目的是解决现有DMOSFET漏极区占用面积大、导通电阻较大以及VDMOSFET兼容性较差的问题，提供一种能够抑制寄生的纵向BCD器件及其制备方法。
为实现上述目的，本发明采用以下技术方案：
一种能够抑制寄生的纵向BCD器件，包括：
N型衬底；
在所述N型衬底上表面形成的第一N型外延层，所述第一N型外延层内设置有PBL埋层区，所述PBL埋层区的注入离子为硼离子；
在所述第一N型外延层上表面形成的第二N型外延层；
在所述第二N型外延层上表面通过局部氧化隔离形成的氧化层；
所述第二N型外延层内从左至右依次设有P-Body区、HVPW1区、P-Well区、N-Well区和HVPW2区，所述HVPW1区和HVPW2区的底端均与PBL埋层区相连通，所述HVPW1区和HVPW2区的注入离子为硼离子，所述P-Well区的注入离子为P型离子，所述N-Well区的注入离子为N型离子；
所述P-Body区的上表面设置有N+接触区，形成VDMOSFET器件的源极，在P-Body区的上表面自下至上设置有栅氧化层和多晶硅层，所述栅氧化层和多晶硅层部分覆盖P-Body区上表面，形成VDMOSFET器件的栅极；
VDMOSFET器件的漏极从N型衬底背面引出；
所述P-Well区的上表面设置有两个N+接触区，形成CMOS中NMOS器件的漏极和源极，在P-Well区的上表面且位于两个N+接触区之间自下至上设置栅氧化层和多晶硅层，形成CMOS中NMOS器件的栅极；
所述N-Well区的上表面设置有两个P+接触区，形成CMOS中PMOS器件的漏极和源极，在N-Well区的上表面且位于两个P+接触区之间自下至上设置有栅氧化层和多晶硅层，形成CMOS中PMOS器件的栅极；
所述HVPW1区和HVPW2区的上表面分别设置有P+接触区，形成HVPW1区和HVPW2区的引出端。
进一步地，所述第二N型外延层内还设置有HVNW区，所述HVNW区位于P-Well区和HVPW2区之间，且N-Well区设置在HVNW区内，在所述HVNW区的上表面且位于N-Well区的左侧和右侧分别设置有N+接触区，形成HVNW的引出端。
进一步地，所述第一N型外延层的电阻率为2~5ohm*cm。
进一步地，所述第二N型外延层的厚度为6.4~6.8um，电阻率为1.0~1.2ohm*cm。
进一步地，所述氧化层通过LOCOS局部氧化隔离实现，厚度为7600~9300埃。
上述能够抑制寄生的纵向BCD器件的制备方法包括以下步骤：
步骤一、选取晶向为<100>的N型衬底；
步骤二、在N型衬底上生长第一N型外延层，利用PBL的光罩，通过光刻工艺形成PBL的离子注入区，再通过离子注入工艺对其进行硼离子注入，随后进行1000~1150℃的高温炉管推结，形成PBL埋层区；
在PBL埋层区上继续生长第二N型外延层；
步骤三、在第二N型外延层表面进行局部氧化工艺，实现局部氧化隔离，形成氧化层；
步骤四、利用HVPW的光罩，通过光刻工艺在第二N型外延层内形成HVPW1的离子注入区和HVPW2的离子注入区，再通过离子注入工艺对HVPW1区和HVPW2区进行离子注入；
步骤五、利用P-Well的光罩，通过光刻工艺形成P-Well的离子注入区，对其进行P型离子注入，形成P-Well区；利用N-Well的光罩，通过光刻工艺形成N-Well的离子注入区，对其进行N型离子注入，形成N-Well区；其中P-Well和N-Well的工艺顺序可互换；
步骤六、在第二N型外延层上生长栅氧化层，并在栅氧化层上淀积多晶硅层，利用栅极的光罩，通过光刻工艺定义出栅极区域，并对栅极的多晶硅层进行刻蚀，形成VDMOSFET器件、CMOS中PMOS器件和NMOS器件的栅极；
步骤七、利用P-Body的光罩，通过自对准光刻工艺形成P-Body的离子注入区，对其进行P型离子注入，形成P-Body区；
步骤八、在P-Body区和P-Well区，分别利用N+的光罩，通过自对准光刻工艺形成N+的离子注入区，对其进行N型离子注入，形成N+接触区，分别形成VDMOSFET器件的源极、NMOS器件的漏极和源极；在N-Well区、HVPW1区、HVPW2区，分别利用P+的光罩，通过自对准光刻工艺形成P+的离子注入区域，对其进行P型离子注入，形成P+接触区，分别形成PMOS器件的漏极和源极、HVPW1区和HVPW2的引出端；其中P+和N+的工艺顺序可互换；
步骤九、形成中间介质层、接触孔和金属层；
步骤十、根据VDMOSFET的背面减薄工艺对N型衬底的下端面进行减薄，减薄后对其进行镀金，将VDMOSFET的漏极从N型衬底的下端面引出。
进一步地，步骤四中，形成HVPW1区和HVPW2区后，还包括形成HVNW区的步骤：利用HVNW深N阱的光罩，通过光刻工艺在第二N型外延层内形成HVNW区，再对HVNW区域进行N型离子注入；
步骤八中，在P-Body区、P-Well区和HVNW区，分别利用N+的光罩，通过自对准光刻工艺形成N+的离子注入区，对其进行N型离子注入，形成N+接触区，分别形成VDMOSFET器件的源极、NMOS器件的漏极和源极、HVNW的引出端；在N-Well区、HVPW1区、HVPW2区，分别利用P+的光罩，通过自对准光刻工艺形成P+的离子注入区，对其进行P型离子注入，形成P+接触区，分别形成PMOS器件的漏极和源极、HVPW1区和HVPW2的引出端；其中P+和N+的工艺顺序可互换。
进一步地，步骤二中，所述PBL埋层区的离子注入能量70~85KeV，注入剂量为1.5E15cm-2~3E15cm-2。
进一步地，所述HVPW1区和HVPW2区的注入离子为硼，注入的能量为50~70KeV，注入剂量为1.3E13cm-2~1.5E13cm-2。
进一步地，步骤十中，N型衬底的下端面减薄后的厚度为150~180um，镀金的材料为Ti/Ni/Ag。
与现有技术相比，本发明具有如下有益效果：
1.本发明提出一种纵向BCD器件，其DMOSFET采用的是VDMOSFET，且漏极是从BCD器件的背面引出。在相同耐压下，此结构不仅可以大大的减小芯片面积，提高芯片利用率，同时还可降低导通电阻。
2.本发明纵向BCD器件在CMOS器件区域增加PBL埋层区和深P阱HVPW，使得HVPW、PBL与N型外延层N-EPI之间形成二极管。当VDMOSFET器件正常工作时，使得N-EPI与HVPW、PBL之间形成的二极管反向截止，不能出现反向击穿。该种设置避免了VDMOSFET的漏极加电压时对BCD器件中的CMOS器件造成的影响，同时采用PBL埋层区作为寄生管NPN（N-Well/HVNW-PBL-N-EPI形成寄生管NPN）晶体管的基区，可通过调节PBL埋层区的浓度来抑制寄生管NPN晶体管的导通。
3.本发明BCD器件增加了一层HVNW深N型阱，HVNW深N阱去调节与HVPW之间形成的二极管的反向耐压，用于防止CMOS中PMOS的N-Well与HVPW之间形成的二极管反型击穿，影响PMOS的正常工作。
附图说明
图1为本发明实施例一中纵向BCD器件结构示意图；
图2为本发明实施例一纵向BCD器件制备方法中步骤二示意图；
图3为本发明实施例一纵向BCD器件制备方法中步骤三示意图；
图4为本发明实施例一纵向BCD器件制备方法中步骤四示意图；
图5为本发明实施例一纵向BCD器件制备方法中步骤五示意图；
图6为本发明实施例一纵向BCD器件制备方法中步骤六示意图；
图7为本发明实施例一纵向BCD器件制备方法中步骤七示意图；
图8为本发明实施例一纵向BCD器件制备方法中步骤八示意图；
图9为本发明实施例一纵向BCD器件制备方法中步骤九示意图；
图10为本发明实施例一纵向BCD器件制备方法中步骤十示意图；
图11为本发明实施例二中纵向BCD器件的结构示意图；
图12为本发明实施例二的纵向BCD器件制备方法中步骤三示意图；
图13为本发明实施例二的纵向BCD器件制备方法中步骤四示意图；
图14为本发明实施例二的纵向BCD器件制备方法中步骤八示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。本领域技术人员应当理解的是，这些实施方式仅仅用来解释本发明的技术原理，目的并不是用来限制本发明的保护范围。
本发明提出一种能够抑制寄生的纵向BCD器件，该纵向BCD器件的DMOSFET采用的是VDMOSFET，且漏极是从BCD器件的背面引出。在相同耐压下，此结构不仅可以大大的减小芯片面积，提高芯片利用率，同时还可降低导通电阻。
实施例一
图1所示为纵向BCD集成器件的结构示意图，以N型的平面VDMOSFET器件为例，也可以是沟槽或者超结等结构的VDMOSFET器件，纵向BCD器件可以实现降低导通电阻和缩小芯片面积的效果，但是，其同时也存在一个缺陷，VDMOSFET的漏极加电压，也会对BCD器件中的CMOS器件造成影响。因此，需要增加P阱来隔离CMOS器件。由于单独采用深P阱HVPW来实现，其阱较深，对工艺能力及其精准度要求较高。受机台能力的限制，可以通过做P型埋层PBL来减少HVPW的深度，对应的工艺较易实现。另外，埋层PBL的浓度可调节，增加PBL的浓度可有效抑制寄生管NPN的导通。
此结构中的VDMOSFET器件正常工作时，使得N-EPI与HVPW、PBL之间形成的二极管反向截止，且不能出现反向击穿，因此，N-EPI与HVPW、PBL之间形成的二极管的反向击穿电压需大于VDMOSFET的击穿电压。此结构是在VDMOSFET器件的基础之上，对CMOS器件进行隔离，采用HVPW深P阱和PBL埋层区来实现，其中，PBL埋层区不仅可以抑制寄生管，还降低了对HVPW的工艺能力要求。目前相应的工艺技术均可实现，不会增加工艺的难度。图1中，G1为VDMOSFET器件的栅极；D1为VDMOSFET器件的漏极；S1为VDMOSFET器件的源极；G2为CMOS中NMOS器件的栅极；D2为CMOS中NMOS器件的漏极；S2为CMOS中NMOS器件的源极；G3为CMOS中PMOS器件的栅极；D3为CMOS中PMOS器件的漏极；S3为CMOS中PMOS器件的源极；VC1为HVPW1和HVPW2的引出端。该实施例中的纵向BCD器件具体结构如下，包括：
N型衬底，
在N型衬底上表面形成的第一N型外延层，第一N型外延层内设置有PBL埋层区，PBL埋层区注入的离子为硼；
在第一N型外延层上表面形成的第二N型外延层；
在第二N型外延层上表面通过局部氧化隔离形成的氧化层；
第二N型外延层内从左至右依次设有P-Body区、HVPW1区、P-Well区、N-Well区和HVPW2区，HVPW1区和HVPW2区的底端均与PBL埋层区相连通，且HVPW1区和HVPW2区注入的离子为硼离子，P-Well区的注入离子为P型离子，N-Well区注入有N型离子；
P-Body区的上表面设置有N+接触区，形成VDMOSFET器件的源极，在P-Body区的上表面自下至上设置有栅氧化层和多晶硅层，栅氧化层和多晶硅层部分覆盖P-Body区上表面，形成VDMOSFET器件的栅极；
VDMOSFET器件的漏极从N型衬底背面引出；
P-Well区的上表面设置有两个N+接触区，形成CMOS中NMOS器件的漏极和源极，在P-Well区的上表面且位于两个N+接触区之间设置栅氧化层和多晶硅层，形成CMOS中NMOS器件的栅极；
N-Well区的上表面设置有两个P+接触区，形成CMOS中PMOS器件的漏极和源极，在N-Well区的上表面且位于两个P+接触区之间设置栅氧化层和多晶硅层，形成CMOS中PMOS器件的栅极；
HVPW1区和HVPW2区的上表面分别设置有P+接触区，形成HVPW1区和HVPW2区的引出端。
该实施例中纵向BCD器件的制备方法包括以下步骤：
步骤一、根据VDMOSFET器件的电性要求，选取晶向为<100>的N型衬底；
步骤二、在N型衬底上生长第一N型外延层N-EPI1，电阻率为2~5ohm*cm；利用PBL的光罩，通过光刻工艺形成PBL的离子注入区，再通过离子注入工艺对其PBL区进行离子注入，注入的离子为硼，注入能量70~85KeV，注入剂量为1.5E15cm-2~3E15cm-2，随后进行1000~1150℃的高温炉管推结，形成PBL埋层区；
PBL埋层区完成之后，继续生长第二N型外延层N-EPI2，其厚度和电阻率是由VDMOSFET器件的源漏击穿电压和导通电阻决定，其第二N型外延层的厚度为6.4~6.8um，电阻率为1.0~1.2ohm*cm，由于N-EPI1影响PBL的实现工艺，N-EPI2影响VDMOSFET的电性参数，因此，采用两次外延单独控制，不会相互影响，如图2所示；
步骤三、在第二N型外延层N-EPI2上进行局部氧化工艺，实现LOCOS局部氧化隔离，其氧化层厚度为7600~9300埃，如图3所示；
步骤四、先利用HVPW的光罩，通过光刻工艺形成HVPW1和HVPW2的离子注入区，再通过离子注入工艺对HVPW1区和HVPW2区域进行硼离子注入，注入能量为50~70KeV，注入剂量为1.3 E 13cm-2~1.5 E 13cm-2，如图4所示；
步骤五、形成CMOS器件中的背栅区，其中，NMOS器件利用P-Well的光罩，通过光刻工艺形成P-Well的离子注入区，对其进行P型离子注入，形成P-Well区；PMOS器件利用N-Well的光罩，通过光刻工艺形成N-Well的离子注入区，对其进行N型离子注入，形成N-Well区；其中P-Well和N-Well的工艺顺序可互换，如图5所示；
步骤六、生长栅氧化层，在其之上淀积多晶硅层。利用栅极的光罩，通过光刻工艺定义栅极区域，再通过刻蚀工艺去除多余的栅氧化层和多晶硅层，形成VDMOSFET器件、CMOS中PMOS器件和NMOS器件的栅极，如图6所示；
步骤七、形成VDMOSFET器件中的背栅区，利用P-Body的光罩，通过自对准光刻工艺形成P-Body的离子注入区，对其进行P型离子注入，形成P-Body区，如图7所示；
步骤八、对VDMOSFET器件和CMOS中的NMOS器件形成N+接触区，利用N+的光罩，通过自对准光刻工艺形成N+的离子注入区域，对其进行N型离子注入，形成N+接触区，分别形成VDMOSFET器件的源极、NMOS器件的漏极和源极；对CMOS中的PMOS器件及其HVPW的引出形成P+接触区，利用P+的光罩，通过自对准光刻工艺形成P+的离子注入区域，对其进行P型离子注入，形成P+接触区，分别形成PMOS器件的漏极和源极、HVPW1区和HVPW2区的引出端；其中N+和P+的工艺顺序可互换，如图8所示；
步骤九、后续的工艺为常规工艺，如中间介质层、接触孔和金属层的形成等，完成晶圆正面的所有工艺，如图9所示；
步骤十、根据VDMOS的背面减薄工艺对其晶圆背面进行减薄，减薄后的厚度约为150~180um。减薄之后对其进行镀金，镀金的材料为Ti/Ni/Ag，VDMOS的漏极D1从晶圆背面引出，如图10所示。
实施例二
图11所示纵向BCD器件在图1结构的基础之上，增加了一层HVNW深N型阱，主要作用是防止CMOS中PMOS的N-Well与HVPW之间形成的二极管反向击穿，影响PMOS的正常工作。由于N-Well主要用于调节PMOS的沟道参数，于此同时，很难兼顾与HVPW的反向耐压，因此，需要增加一层HVNW深N阱去调节与HVPW之间形成的二极管的反向耐压，其反向耐压必须要大于PMOS的击穿耐压，图中，VC2为HVNW的引出端。
该实施例中的纵向BCD器件具体结构如下，包括：
N型衬底，
在N型衬底上表面形成的第一N型外延层，第一N型外延层内设置有PBL埋层区，PBL埋层区的注入离子为硼离子；
在第一N型外延层上表面形成的第二N型外延层；
在第二N型外延层上表面通过局部氧化隔离形成的氧化层；
第二N型外延层内从左至右依次设有P-Body区、HVPW1区、P-Well区、HVNW区和HVPW2区，HVNW区内设置有N-Well区，HVPW1区和HVPW2区的底端均与PBL埋层区相连通，HVPW1区和HVPW2区注入的离子为硼离子，P-Well区的注入离子为P型离子，N-Well区注入有N型离子；在HVNW区的上表面且位于N-Well区的左侧和右侧分别设置有N+接触区，形成HVNW的引出端；
P-Body区的上表面设置有N+接触区，形成VDMOSFET器件的源极，在P-Body区的上表面自下至上设置有栅氧化层和多晶硅层，栅氧化层和多晶硅层部分覆盖P-Body区上表面，形成VDMOSFET器件的栅极；
VDMOSFET器件的漏极从N型衬底背面引出；
P-Well区的上表面设置有两个N+接触区，形成CMOS中NMOS器件的漏极和源极，在P-Well区的上表面且位于两个N+接触区之间设置栅氧化层和多晶硅层，形成CMOS中NMOS器件的栅极；
N-Well区的上表面设置有两个P+接触区，形成CMOS中PMOS器件的漏极和源极，在N-Well区的上表面且位于两个P+接触区之间设置栅氧化层和多晶硅层，形成CMOS中PMOS器件的栅极；
HVPW1区和HVPW2区的上表面分别设置有P+接触区，形成HVPW1区和HVPW2区的引出端。
上述纵向BCD器件的制备方法包括以下步骤：
步骤一、根据VDMOSFET器件的电性要求，选取晶向为<100>的N型衬底；
步骤二、在N型衬底上生长第一N型外延层N-EPI1，电阻率为2~5ohm*cm；利用PBL的光罩，通过光刻工艺形成PBL的离子注入区，再通过离子注入工艺对其PBL区进行离子注入，注入的离子为硼，注入能量70~85KeV，注入剂量为1.5E15cm-2~3E15cm-2，随后进行1000~1150℃的高温炉管推结，形成PBL埋层区；
PBL埋层区完成之后，继续生长第二N型外延层N-EPI2，其厚度和电阻率是由VDMOSFET器件的源漏击穿电压和导通电阻决定，其第二N型外延层N-EPI2的厚度为6.4~6.8um，电阻率为1.0~1.2ohm*cm，由于N-EPI1影响PBL的实现工艺，N-EPI2影响VDMOS的电性参数，因此，采用两次外延单独控制，不会相互影响；
步骤三、在第二N型外延层N-EPI2上进行局部氧化隔离工艺，实现LOCOS局部氧化隔离。由于要隔离HVNW与PMOS的隔离，其LOCOS氧化隔离区增加，如图12所示；
步骤四、先利用HVPW的光罩，通过光刻工艺形成HVPW1和HVPW2的离子注入区，再通过离子注入工艺对HVPW1区和HVPW2区进行硼离子注入，离子注入的能量为50~70KeV，注入的剂量为1.3E13cm-2~1.5E13cm-2；
形成HVPW1区和HVPW2区之后，需要增加一层HVNW深N阱的光罩，通过光刻工艺形成HVNW区，再通过离子注入对HVNW区域进行磷离子注入，要求HVNW的浓度稍高一些，保证与HVPW1区和HVPW2区之间的电场展宽在HVNW中的很窄，不会影响到PMOS器件，如图13所示；
步骤五、形成CMOS器件中的背栅区，其中，NMOS器件利用P-Well的光罩，通过光刻工艺形成P-Well的离子注入区，对其进行P型离子注入，形成P-Well区；PMOS器件利用N-Well的光罩，通过光刻工艺形成N-Well的离子注入区，对其进行N型离子注入，形成N-Well区；其中P-Well和N-Well的工艺顺序可互换；
步骤六、生长栅氧化层，在其之上淀积多晶硅层，利用栅极的光罩，通过光刻工艺定义栅极区域，再通过刻蚀工艺去除多余的栅氧化层和多晶硅层，形成VDMOSFET器件、CMOS中PMOS器件和NMOS器件的栅极；
步骤七、形成VDMOSFET器件中的背栅区，利用P-Body的光罩，通过自对准光刻工艺形成P-Body的离子注入区，对其进行P型离子注入，形成P-Body区；
步骤八、在P-Body区、P-Well区和HVNW区，利用N+的光罩，通过自对准光刻工艺形成N+的离子注入区域，对其进行N型离子注入，形成N+接触区，分别形成VDMOSFET器件的源极、NMOS器件的漏极和源极、HVNW的引出端；在N-Well区、HVPW1区、HVPW2区，利用P+的光罩，通过自对准光刻工艺形成P+的离子注入区域，对其进行P型离子注入，形成P+接触区，分别形成PMOS器件的漏极和源极、HVPW1区和HVPW2的引出端；其中N+和P+的工艺顺序可互换，如图14所示；
步骤九、后续的工艺为常规工艺，如中间介质层、接触孔和金属层的形成等，完成晶圆正面的所有工艺；
步骤十、根据VDMOSFET的背面减薄工艺对其晶圆背面进行减薄，减薄后的厚度约为150~180um。减薄之后对其进行镀金，镀金的材料为Ti/Ni/Ag，VDMOSFET的漏极D1从晶圆背面引出。

Claims (6)

1.一种能够抑制寄生的纵向BCD器件，其特征在于，包括：
N型衬底；
在所述N型衬底上表面形成的第一N型外延层，所述第一N型外延层内设置有PBL埋层区，所述PBL埋层区的注入离子为硼离子；
在所述第一N型外延层上表面形成的第二N型外延层；
在所述第二N型外延层上表面通过局部氧化隔离形成的氧化层；
所述第二N型外延层内从左至右依次设有P-Body区、HVPW1区、P-Well区、N-Well区和HVPW2区，所述HVPW1区和HVPW2区的底端均与PBL埋层区相连通，所述HVPW1区和HVPW2区的注入离子为硼离子，所述P-Well区的注入离子为P型离子，所述N-Well区的注入离子为N型离子；
所述P-Body区的上表面设置有N+接触区，形成VDMOSFET器件的源极，在P-Body区的上表面自下至上设置有栅氧化层和多晶硅层，所述栅氧化层和多晶硅层部分覆盖P-Body区上表面，形成VDMOSFET器件的栅极；
VDMOSFET器件的漏极从N型衬底背面引出；
所述P-Well区的上表面设置有两个N+接触区，形成CMOS中NMOS器件的漏极和源极，在P-Well区的上表面且位于两个N+接触区之间自下至上设置栅氧化层和多晶硅层，形成CMOS中NMOS器件的栅极；
所述N-Well区的上表面设置有两个P+接触区，形成CMOS中PMOS器件的漏极和源极，在N-Well区的上表面且位于两个P+接触区之间自下至上设置有栅氧化层和多晶硅层，形成CMOS中PMOS器件的栅极；
所述HVPW1区和HVPW2区的上表面分别设置有P+接触区，形成HVPW1区和HVPW2区的引出端；所述HVPW1区、HVPW2区、PBL埋层区与第二N型外延层之间形成二极管，当VDMOSFET器件正常工作时，使得第二N型外延层与HVPW1区、HVPW2区、PBL埋层区之间形成的二极管反向截止，不能出现反向击穿；
所述PBL埋层区作为寄生管NPN晶体管的基区，通过调节PBL埋层区的浓度来抑制寄生管NPN晶体管的导通，所述寄生管NPN晶体管为N-Well区、HVPW1区、HVPW2区、PBL埋层区、第二N型外延层形成的寄生管；所述第二N型外延层内还设置有HVNW区，所述HVNW区位于P-Well区和HVPW2区之间，且N-Well区设置在HVNW区内，在所述HVNW区的上表面且位于N-Well区的左侧和右侧分别设置有N+接触区，形成HVNW的引出端；所述HVNW区用于调节N-Well区与HVPW2区之间形成的二极管的反向耐压，防止CMOS中PMOS的N-Well区与HVPW2区之间形成的二极管反型击穿；
所述第一N型外延层的电阻率为2~5ohm*cm；
所述第二N型外延层的厚度为6.4~6.8um，电阻率为1.0~1.2ohm*cm；
所述氧化层通过LOCOS局部氧化隔离实现，厚度为7600~9300埃。
2.一种权利要求1所述的能够抑制寄生的纵向BCD器件的制备方法，其特征在于，包括以下步骤：
步骤一、选取晶向为<100>的N型衬底；
步骤二、在N型衬底上生长第一N型外延层，利用PBL的光罩，通过光刻工艺形成PBL的离子注入区，再通过离子注入工艺对其进行硼离子注入，随后进行1000~1150℃的高温炉管推结，形成PBL埋层区；
在PBL埋层区上继续生长第二N型外延层；
步骤三、在第二N型外延层表面进行局部氧化工艺，实现局部氧化隔离，形成氧化层；
步骤四、利用HVPW的光罩，通过光刻工艺在第二N型外延层内形成HVPW1的离子注入区和HVPW2的离子注入区，再通过离子注入工艺对HVPW1区和HVPW2区进行离子注入；
步骤五、利用P-Well的光罩，通过光刻工艺形成P-Well的离子注入区，对其进行P型离子注入，形成P-Well区；利用N-Well的光罩，通过光刻工艺形成N-Well的离子注入区，对其进行N型离子注入，形成N-Well区；
步骤六、在第二N型外延层上生长栅氧化层，并在栅氧化层上淀积多晶硅层，利用栅极的光罩，通过光刻工艺定义出栅极区域，并对栅极的多晶硅层进行刻蚀，形成VDMOSFET器件、CMOS中PMOS器件和NMOS器件的栅极；
步骤七、利用P-Body的光罩，通过自对准光刻工艺形成P-Body的离子注入区，对其进行P型离子注入，形成P-Body区；
步骤八、在P-Body区和P-Well区，分别利用N+的光罩，通过自对准光刻工艺形成N+的离子注入区，对其进行N型离子注入，形成N+接触区，分别形成VDMOSFET器件的源极、NMOS器件的漏极和源极；在N-Well区、HVPW1区、HVPW2区，分别利用P+的光罩，通过自对准光刻工艺形成P+的离子注入区域，对其进行P型离子注入，形成P+接触区，分别形成PMOS器件的漏极和源极、HVPW1区和HVPW2的引出端；
步骤九、形成中间介质层、接触孔和金属层；
步骤十、根据VDMOSFET的背面减薄工艺对N型衬底的下端面进行减薄，减薄后对其进行镀金，将VDMOSFET的漏极从N型衬底的下端面引出。
3.根据权利要求2所述的制备方法，其特征在于：
步骤四中，形成HVPW1区和HVPW2区后，还包括形成HVNW区的步骤：利用HVNW深N阱的光罩，通过光刻工艺在第二N型外延层内形成HVNW区，再对HVNW区域进行N型离子注入；
步骤八中，在P-Body区、P-Well区和HVNW区，分别利用N+的光罩，通过自对准光刻工艺形成N+的离子注入区，对其进行N型离子注入，形成N+接触区，分别形成VDMOSFET器件的源极、NMOS器件的漏极和源极、HVNW的引出端；在N-Well区、HVPW1区、HVPW2区，分别利用P+的光罩，通过自对准光刻工艺形成P+的离子注入区，对其进行P型离子注入，形成P+接触区，分别形成PMOS器件的漏极和源极、HVPW1区和HVPW2的引出端。
4.根据权利要求3所述的制备方法，其特征在于：步骤二中，所述PBL埋层区的注入能量70~85KeV，注入剂量为1.5E15cm-2~3E15cm-2。
5.根据权利要求4所述的制备方法，其特征在于：所述HVPW1区和HVPW2区的注入离子为硼，注入的能量为50~70KeV，注入剂量为1.3E13cm-2~1.5E13cm-2。
6.根据权利要求5所述的制备方法，其特征在于：步骤十中，N型衬底的下端面减薄后的厚度为150~180um，镀金的材料为Ti/Ni/Ag。
CN202111237760.0A 2021-10-25 2021-10-25 一种能够抑制寄生的纵向bcd器件及其制备方法 Active CN113690319B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111237760.0A CN113690319B (zh) 2021-10-25 2021-10-25 一种能够抑制寄生的纵向bcd器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111237760.0A CN113690319B (zh) 2021-10-25 2021-10-25 一种能够抑制寄生的纵向bcd器件及其制备方法

Publications (2)

Publication Number Publication Date
CN113690319A CN113690319A (zh) 2021-11-23
CN113690319B true CN113690319B (zh) 2022-05-03

Family

ID=78587850

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111237760.0A Active CN113690319B (zh) 2021-10-25 2021-10-25 一种能够抑制寄生的纵向bcd器件及其制备方法

Country Status (1)

Country Link
CN (1) CN113690319B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990535A (en) * 1995-06-30 1999-11-23 Sgs-Thomson Microelectronics, S.R.L. Power integrated circuit
CN103022006A (zh) * 2013-01-21 2013-04-03 贵州大学 一种基于外延技术的三维集成功率半导体及其制作方法
CN111937126A (zh) * 2018-04-11 2020-11-13 罗姆股份有限公司 半导体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9130060B2 (en) * 2012-07-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a vertical power MOS transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990535A (en) * 1995-06-30 1999-11-23 Sgs-Thomson Microelectronics, S.R.L. Power integrated circuit
CN103022006A (zh) * 2013-01-21 2013-04-03 贵州大学 一种基于外延技术的三维集成功率半导体及其制作方法
CN111937126A (zh) * 2018-04-11 2020-11-13 罗姆股份有限公司 半导体装置

Also Published As

Publication number Publication date
CN113690319A (zh) 2021-11-23

Similar Documents

Publication Publication Date Title
US10014404B2 (en) MOS-gated power devices, methods, and integrated circuits
JP4236848B2 (ja) 半導体集積回路装置の製造方法
US9660074B2 (en) Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers
US6825531B1 (en) Lateral DMOS transistor with a self-aligned drain region
CN110391293A (zh) Ldmosfet器件及其制造方法
US10861965B2 (en) Power MOSFET with an integrated pseudo-Schottky diode in source contact trench
US20140353749A1 (en) Semiconductor power device and method of fabricating the same
TW201244095A (en) Semiconductor device
CN114038915A (zh) 半导体功率器件及其制备方法
CN114038914A (zh) 双重耐压半导体功率器件及其制备方法
JP3186421B2 (ja) 半導体装置の製造方法
CN104377244A (zh) 一种降低ldmos导通电阻的器件结构
CN113690320B (zh) 垂直dmosfet及其制备方法、bcd器件
CN109671706B (zh) 一种基于p型外延的jcd集成器件及其制备方法
CN109686736B (zh) 一种基于n型外延的jcd集成器件及其制备方法
CN103872054B (zh) 一种集成器件及其制造方法、分立器件、cdmos
CN113690318B (zh) 一种纵向bcd器件及其制备方法
CN111785774B (zh) Bcd工艺中cmos器件及其制造方法
CN102891088A (zh) 垂直双扩散金属氧化物半导体场效应晶体管器件制造方法
CN113690319B (zh) 一种能够抑制寄生的纵向bcd器件及其制备方法
CN104576732A (zh) 一种寄生FinFET的横向双扩散半导体器件
CN111785634B (zh) Ldmos器件及工艺方法
CN111430346B (zh) 一种功率集成半导体器件
CN109671707B (zh) 一种集成vdmos的jcd集成器件及其制备方法
TWI398951B (zh) 具分離式閘極垂直型金氧半電晶體元件結構及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant