CN111223931A - 沟槽mosfet及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 163
- 229920005591 polysilicon Polymers 0.000 claims abstract description 163
- 239000003990 capacitor Substances 0.000 claims abstract description 108
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 176
- 210000000746 body region Anatomy 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 27
- 230000006872 improvement Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 17
- 239000000969 carrier Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000009825 accumulation Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000005429 filling process Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Abstract
本发明公开了一种沟槽MOSFET，包括：原胞区和外围区，原胞区中形成有沟槽MOSFET的器件单元结构，在外围区中形成有用于降低沟槽MOSFET的输出电容非线性的沟槽MOS电容，沟槽MOS电容包括：第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成；第二多晶硅栅的侧面覆盖的第一外延层的表面未形成源区，由第一外延层组成的漂移区延伸在整个原胞区和外围区中，在漂移区的背面形成有漏区；第二多晶硅栅的顶部通过接触孔连接到源极；沟槽MOS电容和器件单元结构组成并联结构并在器件反偏时提升整个沟槽MOSFET的输出电容并降低输出电容的非线性。本发明还公开了一种沟槽MOSFET的制造方法。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽MOSFET；本发明还涉及一种沟槽MOSFET的制造方法。
背景技术
如图1所示，是现有沟槽MOSFET的器件单元结构的结构示意图，现有沟槽MOSFET是由多个器件单元结构并联而成，各所述器件单元结构包括：
第一沟槽栅，由形成于第一沟槽中的第一栅介质层8和第一多晶硅栅9叠加而成。
漂移区2，由第一导电类型掺杂的第一外延层2组成。
体区3，由形成于所述漂移区2表面的第二导电类型掺杂区组成。
源区4，由形成于所述体区3表面的第一导电类型重掺杂区组成。
漏区1，由形成于所述漂移区2背面的第一导电类型重掺杂区组成。
所述第一沟槽的底部穿过所述体区3，所述源区4自对准形成于所述第一多晶硅栅9侧面的所述体区3的表面，被所述第一多晶硅栅9侧面覆盖的所述体区3的表面用于形成沟道。
所述第一多晶硅栅9通过接触孔5连接到由正面金属层7组成的栅极。
所述源区4和所述体区3通过接触孔5连接到由正面金属层7组成的源极。
所述漏区1的背面和背面金属层接触且由所述背面金属层组成漏极。
N型沟槽MOSFET举例说明。第一外延层2通常形成于重掺杂的N型半导体衬底如硅衬底1上，半导体衬底1会在减薄后形成漏区。N型半导体衬底1的电阻率通常是在0.001Ω*cm到0.003Ω*cm之间。N型半导体衬底1的厚度跟器件的击穿电压有关，通常器件的击穿电压越低，N型半导体衬底1的厚度越低，以降低衬底的电阻。
对于N型的第一外延层2，器件的击穿电压越高，第一外延层2的掺杂浓度越低，第一外延层2的厚度越厚。
对于所述体区3，所述体区3的掺杂浓度决定了器件的阈值电压。
所述第一栅介质层8通常采用栅氧化层，通常器件的击穿电压越低，所述第一栅介质层8的厚度也越低。所述第一栅介质层8通常用的材料是二氧化硅也可以是其它材料。
第一多晶硅栅9通过通过在第一沟槽中填充多晶硅然后回刻形成。为了降低栅极电阻，提高开关速度，第一多晶硅栅9通常是重掺杂的。其中N型沟槽MOSFET的第一多晶硅栅9为N型掺杂。对于P型沟槽MOSFET，第一多晶硅栅9是P型掺杂。
沟槽式的栅极结构保证了器件的电流方向是垂直的，这样可以减小器件的JFET效应，降低器件的比导通电阻。沟槽刻蚀的角度通常是在88度到89度之间。为了降低器件的比导通电阻，通常第一多晶硅栅9的深度需要比体区3的结深至少深0.15μm。
接触孔5通常有填充于接触孔的开口中的钨组成。接触孔5会穿过层间膜。
随着器件的击穿电压的增加，体区3和漂移区2的耗尽区不断的展宽，器件的输出电容不断降低。如图2所示，是现有沟槽MOSFET的输出电容曲线；其中曲线101是现有沟槽MOSFET的输出电容曲线，输出电容曲线的横坐标为漏极电压，纵坐标为归一化电容，归一化电容一漏极电压为0V时的电容为1，可以看出，在40V下的输出电容为0V时的20％，当漏极电压由0V增加到40V的时候，输出电容只有不到原来的1/5，所以现有器件的输入电容会随着漏极电压的增加而急剧下降。图2所示器件对应的第一栅介质层8的厚度是
第一外延层2的厚度是5μm，第一外延层2的电阻率为0.36Ω*cm。
发明内容
本发明所要解决的技术问题是提供一种沟槽MOSFET，能提升输出电容的最小值，改善输出电容的非线性。为此，本发明还提供一种沟槽MOSFET的制造方法。
为解决上述技术问题，本发明提供的沟槽MOSFET包括：原胞区和外围区，所述外围区位于所述原胞区的外周。
所述原胞区中形成有沟槽MOSFET的器件单元结构，各所述器件单元结构包括：
第一沟槽栅，由形成于第一沟槽中的第一栅介质层和第一多晶硅栅叠加而成。
漂移区，由第一导电类型掺杂的第一外延层组成。
体区，由形成于所述漂移区表面的第二导电类型掺杂区组成。
源区，由形成于所述体区表面的第一导电类型重掺杂区组成。
漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成。
所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道。
所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极。
所述源区和所述体区通过接触孔连接到由正面金属层组成的源极。
所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极。
在所述外围区中形成有用于降低所述沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：
第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成。
所述第二多晶硅栅的侧面覆盖的所述第一外延层的表面未形成所述源区，所述第二多晶硅栅侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述沟槽MOSFET的所述漂移区。
所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述沟槽MOSFET的所述漏区。
所述第二多晶硅栅的顶部通过接触孔连接到所述源极。
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅会在所述第二多晶硅栅侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。
进一步的改进是，所述第一沟槽和所述第二沟槽的形成工艺相同且同时形成，所述第一栅介质层和所述第二栅介质层的形成工艺相同且同时形成，所述第一多晶硅栅和所述第二多晶硅栅的形成工艺相同且同时形成。
进一步的改进是，所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度。
所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。
进一步的改进是，所述第二多晶硅栅采用第一导电类型掺杂；或者，所述第二多晶硅栅采用第二导电类型掺杂，第二导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升。
进一步的改进是，所述第一多晶硅栅采用第一导电类型掺杂。
进一步的改进是，所述源区的形成区域通过光刻定义并使所述源区的第一导电类型离子注入仅位于所述原胞区中。
当所述第二多晶硅栅采用第二导电类型掺杂时，所述第一多晶硅栅的掺杂由和所述第二多晶硅栅同时形成时对应的第二导电类型掺杂以及在进行所述源区的第一导电类型离子注入形成的第一导电类型掺杂叠加而成并形成第一导电类型净掺杂。
进一步的改进是，所述体区采用全面注入工艺形成，在所述沟槽MOS电容的所述第一外延层的表面也同时形成有所述体区。
进一步的改进是，所述栅极通过栅极衬垫引出，所述沟槽MOS电容形成于所述栅极衬垫所覆盖的区域中。
为解决上述技术问题，本发明提供的沟槽MOSFET的制造方法包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底表面形成第一导电类型掺杂的第一外延层，采用光刻加刻蚀工艺在所述第一外延层中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽位于原胞区且为沟槽MOSFET的器件单元结构的第一沟槽栅对应的沟槽，所述第二沟槽位于外围区且为沟槽MOS电容的第二沟槽栅对应的沟槽，所述外围区位于所述原胞区的外周。
步骤二、同时在所述第一沟槽的内侧表面形成第一栅介质层以及在所述第二沟槽的内侧表面形成第二栅介质层。
步骤三、采用多晶硅填充工艺同时在所述第一沟槽中形成第一多晶硅栅以及在所述第二沟槽中形成第二多晶硅栅。
步骤四、采用全面注入工艺在所述原胞区和所述外围区的所述第一外延层的表面形成体区；所述原胞区中的位于所述体区底部的所述第一外延层组成漂移区。
步骤五、光刻定义出所述器件单元结构的源区的形成区域，之后进行第一导电类型重掺杂离子注入在所述第一多晶硅栅侧面的所述体区的表面自对准形成所述源区；所述源区的第一导电类型重掺杂离子注入同时将第一导电类型杂质注入到所述第一多晶硅栅中，被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道。
所述第二多晶硅栅的侧面未覆盖所述源区，所述第二多晶硅栅侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述沟槽MOSFET的所述漂移区。
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述源极通过接触孔和所述源区以及所述体区连接，所述栅极通过接触孔通所述第一多晶硅栅连接，所述源极和通过接触孔和所述第二多晶硅栅连接。
步骤七、对所述半导体衬底进行背面减薄，之后在所述第一外延层的背面形成由第一导电类型重掺杂区组成漏区；所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述沟槽MOSFET的所述漏区。
步骤八、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅会在所述第二多晶硅栅侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。
进一步的改进是，所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度。
所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。
进一步的改进是，所述第二多晶硅栅采用第一导电类型掺杂；或者，所述第二多晶硅栅采用第二导电类型掺杂，第二导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升。
进一步的改进是，所述第一多晶硅栅采用第一导电类型掺杂。
进一步的改进是，当所述第二多晶硅栅采用第二导电类型掺杂时，步骤三完成后，所述第一多晶硅栅和所述第二多晶硅栅同时为第二导电类型掺杂。
步骤五中，所述第一多晶硅栅的掺杂还叠加了所述源区的第一导电类型重掺杂离子注入的杂质并形成所述第一多晶硅栅的第一导电类型净掺杂。
进一步的改进是，所述栅极通过栅极衬垫引出，所述沟槽MOS电容形成于所述栅极衬垫所覆盖的区域中。
进一步的改进是，所述第一栅介质层和所述第二栅介质层都为栅氧化层。
本发明沟槽MOSFET通过在原胞区外的外围区中设置了沟槽MOS电容，沟槽MOS电容的第二多晶硅栅直接通过接触孔连接到源极，沟槽MOS电容的漂移区和漏区以及漏极和沟槽MOSFET的器件单元结构共用，在沟槽MOS电容的漂移区的顶部不再形成源区，这样，在器件反偏时，沟槽MOS电容的第二沟槽的侧面的第一外延层都连接到漏极的电位，连接到源极的第二多晶硅栅会在第二多晶硅栅侧面和底部表面覆盖的第一外延层表面形成第二导电类型载流子的积累，即在源极和漏极电位的作用下，第二多晶硅栅覆盖的第一外延层即漂移区的表面会形成第二导电类型载流子的积累层，这层积累层的第二导电类型载流子的浓度和第一外延层的第一导电类型的掺杂浓度相同时，第一外延层会停止耗尽，从而使得沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个沟槽MOSFET的输出电容并降低输出电容的非线性即输出电容的随漏极电压的变化会变缓。
另外，本发明中，沟槽MOS电容的栅极结构包括第二沟槽、第二栅介质层和第二多晶硅栅都能和沟槽MOSFET的器件单元结构的栅极结构包括第一沟槽、第一栅介质层和第一多晶硅栅同时形成，故不会额外增加工艺成本，如不需要增加光刻工艺，即第二沟槽和第一沟槽能采用同一块光罩同时定义。
另外，本发明中，沟槽MOS电容能直接形成于栅极衬垫所覆盖的区域，这样沟槽MOS电容不会额外占用芯片的面积。
另外，由于本发明的沟槽MOS电容设置在器件的外围区就能增加器件的输出电容，故不会对器件的输入电容和栅漏耦合电容产生不利影响，如不会增加输入电容和栅漏耦合电容；而现有方法中，增加输出电容的同时往往会增加芯片面积并同时增加器件的输入电容和栅漏耦合电容。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽MOSFET的器件单元结构的结构示意图；
图2是现有沟槽MOSFET的输出电容曲线；
图3是本发明第一实施例沟槽MOSFET中的沟槽MOS电容的结构示意图；
图4是本发明第一实施例沟槽MOSFET的输出电容曲线；
图5是本发明第一实施例沟槽MOSFET的沟槽MOS电容的第二沟槽间距太小时的输出电容曲线；
图6是本发明第三实施例沟槽MOSFET中的沟槽MOS电容的结构示意图。
具体实施方式
本发明第一实施例沟槽MOSFET：
本发明第一实施例沟槽MOSFET包括：原胞区和外围区，所述外围区位于所述原胞区的外周。
所述原胞区中形成有沟槽MOSFET的器件单元结构，各所述器件单元结构还是请参考图1所示，各所述器件单元结构包括：
第一沟槽栅，由形成于第一沟槽中的第一栅介质层8和第一多晶硅栅9叠加而成。
漂移区2，由第一导电类型掺杂的第一外延层2组成。
体区3，由形成于所述漂移区2表面的第二导电类型掺杂区组成。
源区4，由形成于所述体区3表面的第一导电类型重掺杂区组成。
漏区1，由形成于所述漂移区2背面的第一导电类型重掺杂区组成。
所述第一沟槽的底部穿过所述体区3，所述源区4自对准形成于所述第一多晶硅栅9侧面的所述体区3的表面，被所述第一多晶硅栅9侧面覆盖的所述体区3的表面用于形成沟道。
所述第一多晶硅栅9通过接触孔5连接到由正面金属层7组成的栅极。
所述源区4和所述体区3通过接触孔5连接到由正面金属层7组成的源极。
所述漏区1的背面和背面金属层接触且由所述背面金属层组成漏极。
如图3所示，是本发明第一实施例沟槽MOSFET中的沟槽MOS电容的结构示意图；在所述外围区中形成有用于降低所述沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：
第二沟槽栅，由形成于第二沟槽中的第二栅介质层8a和第二多晶硅栅9a叠加而成。
所述第二多晶硅栅9a的侧面覆盖的所述第一外延层2的表面未形成所述源区4，所述第二多晶硅栅9a侧面的所述第一外延层2和所述原胞区的所述第一外延层2形成整个所述沟槽MOSFET的所述漂移区2。
所述原胞区中的所述漏区1延伸到所述沟槽MOS电容的所述第一外延层2的底部形成整个所述沟槽MOSFET的所述漏区1。
所述第二多晶硅栅9a的顶部通过接触孔5连接到所述源极。
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层2都连接到所述漏极的电位，如图3中的A点和B点的电位都连接到所述漏极的电位；这样，连接到所述源极的所述第二多晶硅栅9a会在所述第二多晶硅栅9a侧面和底部表面覆盖的所述第一外延层2表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层2的第一导电类型的掺杂浓度相同时，所述第一外延层2停止耗尽，从而使得所述沟槽MOS电容的第一外延层2的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。而图1中的所述器件单元结构的A点位置为所述源区4并会连接到所述源极的电位，当A点电位为源极电位时在所述第一沟槽的侧面无法积累第二导电类型载流子，因为，第二导电类型载流子会直接流动源极，这也使得现有所述器件单元结构的所述体区3和所述漂移区2直接的耗尽区会随着所述漏极的电压增加而一直增加，输出电容也会一直减少，而本发明第一实施例的所述沟槽MOS电容则解决了输出电容随漏极电压一直增加的技术问题。
本发明第一实施例中，所述第一沟槽和所述第二沟槽的形成工艺相同且同时形成，所述第一栅介质层8和所述第二栅介质层8a的形成工艺相同且同时形成，所述第一多晶硅栅9和所述第二多晶硅栅9a的形成工艺相同且同时形成。采用相同的工艺形成所述第一沟槽和所述第二沟槽时，不需要增加额外的光罩，故不会增加额外的工艺成本。
所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度。
所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层2形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。
所述第二多晶硅栅9a采用第二导电类型掺杂，所述第一多晶硅栅9采用第一导电类型掺杂。所述源区4的形成区域通过光刻定义并使所述源区4的第一导电类型离子注入仅位于所述原胞区中；所述第一多晶硅栅9的掺杂由和所述第二多晶硅栅9a同时形成时对应的第二导电类型掺杂以及在进行所述源区4的第一导电类型离子注入形成的第一导电类型掺杂叠加而成并形成第一导电类型净掺杂。
所述栅极通过栅极衬垫引出，所述沟槽MOS电容形成于所述栅极衬垫所覆盖的区域中。这样能不额外增加芯片的面积。
本发明第一实施例沟槽MOSFET通过在原胞区外的外围区中设置了沟槽MOS电容，沟槽MOS电容的第二多晶硅栅9a直接通过接触孔5连接到源极，沟槽MOS电容的漂移区2和漏区1以及漏极和沟槽MOSFET的器件单元结构共用，在沟槽MOS电容的漂移区2的顶部不再形成源区4，这样，在器件反偏时，沟槽MOS电容的第二沟槽的侧面的第一外延层2都连接到漏极的电位，连接到源极的第二多晶硅栅9a会在第二多晶硅栅9a侧面和底部表面覆盖的第一外延层2表面形成第二导电类型载流子的积累，即在源极和漏极电位的作用下，第二多晶硅栅9a覆盖的第一外延层2即漂移区2的表面会形成第二导电类型载流子的积累层，这层积累层的第二导电类型载流子的浓度和第一外延层2的第一导电类型的掺杂浓度相同时，第一外延层2会停止耗尽，从而使得沟槽MOS电容的第一外延层2的耗尽区的最小值得到限制，从而提升整个沟槽MOSFET的输出电容并降低输出电容的非线性即输出电容的随漏极电压的变化会变缓。
另外，本发明第一实施例中，沟槽MOS电容的栅极结构包括第二沟槽、第二栅介质层8a和第二多晶硅栅9a都能和沟槽MOSFET的器件单元结构的栅极结构包括第一沟槽、第一栅介质层8和第一多晶硅栅9同时形成，故不会额外增加工艺成本，如不需要增加光刻工艺，即第二沟槽和第一沟槽能采用同一块光罩同时定义。
另外，本发明第一实施例中，沟槽MOS电容能直接形成于栅极衬垫所覆盖的区域，这样沟槽MOS电容不会额外占用芯片的面积。
另外，由于本发明第一实施例的沟槽MOS电容设置在器件的外围区就能增加器件的输出电容，故不会对器件的输入电容和栅漏耦合电容产生不利影响，如不会增加输入电容和栅漏耦合电容；而现有方法中，增加输出电容的同时往往会增加芯片面积并同时增加器件的输入电容和栅漏耦合电容。
本发明第一实施例沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型，所述第二多晶硅栅的掺杂为P型。在其他实施例中也能为：沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明第一实施例器件中，所述沟槽MOS电容的漏极电压会落在所述第二栅介质层8a上，所述第二栅介质层8a和所述第一栅介质层8通常都采用栅氧化层如氧化硅；因为氧化层的临界电场强度是硅的30倍以上。如本发明第一实施例中，所述第二栅介质层8a的厚度如采用
时，能承受的击穿电压是大于60V。而本发明第一实施例沟槽MOSFET是40V的器件，因此是足够承受此电压的。
如图4所示，是本发明第一实施例沟槽MOSFET的输出电容曲线，其中曲线103是本发明第一实施例沟槽MOSFET的输出电容曲线，输出电容曲线的横坐标为漏极电压，纵坐标为归一化电容，归一化电容一漏极电压为0V时的电容为1，可以看出，在40V下的输出电容为0V时的75％，相对于现有沟槽MOSFET的40V下的输出电容为0V时的20％的情形相比，本发明第一实施例大大提升了输出电容的最小值，输出电容的最小值的提升使得输出电容的非线性急剧缓变，也就输出电容的随漏极电压的变化变缓，输出电容的非线性变好。
另外，通过对所述第二沟槽的间距的缩小能提升输出电容的密度，所述第二沟槽的最小间距可以做到工艺所容许的最小值，但是所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层2形成的耗尽区的宽度的两倍，这样能防止所述第二沟槽和邻近的沟槽之间两个对所述第一外延层2耗尽形成的耗尽区连接起来。如果所述第二沟槽和邻近的沟槽之间两个耗尽区连接起来，则器件的输出电容会急剧下降。如图5所示，是本发明第一实施例沟槽MOSFET的沟槽MOS电容的第二沟槽间距太小时的输出电容曲线；曲线103和图4的相同，曲线104为所述第二沟槽和邻近的沟槽之间两个对所述第一外延层2耗尽形成的耗尽区连接起来时对应的器件的输出电容曲线，可以看出，如果将沟槽之间的距离缩小35％，为原来的65％，在很低的电压下，输出电容急剧下降，电容的非线性非常严重。由此可见，在设计上一定要尽量避免这种情况。
对于沟槽的尺寸的设置，现以40V器件为例说明如下：原胞区中的沟槽即第一沟槽的宽度通常设置为0.2μm，注意，这里是指版图的宽度，在实际工艺过程中，因为刻蚀和氧化，最后沟槽的宽度通常会增加到0.35μm左右；沟槽和沟槽之间的距离通常是1.0μm，而工艺完成之后，沟槽与沟槽之间的距离变为0.7μm。在本发明第一实施例中，沟槽MOS电容的沟槽即第二沟槽的宽度设置为0.2μm，工艺容许的沟槽和沟槽之间的最小距离为0.4μm，但是因为耗尽区的宽度有0.2μm，两倍耗尽区的距离为0.4μm，因此沟槽和沟槽之间的距离必须要大于0.7μm。
在本发明第一实施例中，在第二沟槽的第二多晶硅栅9a的顶部需要打一个接触孔5a跟源极相连，在实际版图中，只是在端口处，第二多晶硅栅9a通过接触孔5a跟源极相连。第二多晶硅栅9a上打接触孔5a，需要增加对应位置处第二沟槽的宽度，以40V器件为例，其宽度通常要增加至0.6μm。
本发明第二实施例沟槽MOSFET：
本发明第二实施例沟槽MOSFET和本发明第一实施例沟槽MOSFET的区别之处为：
本发明第二实施例沟槽MOSFET中，所述第二多晶硅栅9a采用第一导电类型掺杂，即所述第二多晶硅栅9a的掺杂类型为N型。
第二导电类型掺杂的所述第二多晶硅栅9a对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅9a对所述输出电容的最小值的提升。也即，本发明第二实施例沟槽MOSFET的输出电容的最小值会更小，对输出电容的非线性的改善不如本发明第一实施例沟槽MOSFET，但是依然好于现有沟槽MOSFET的输出电容的非线性。
如图4所示，其中曲线102是本发明第二实施例沟槽MOSFET的输出电容曲线，可以看出，在40V下的输出电容为0V时的50％，要高于现有沟槽MOSFET的40V下的输出电容为0V时的20％。所以，本发明第二实施例同样提升了输出电容的最小值，输出电容的最小值的提升使得输出电容的非线性急剧缓变，也就输出电容的随漏极电压的变化变缓，输出电容的非线性变好。
因为，本发明第一实施例器件结构对输出电容的非线性的改善效果更好，所以通常优先采用本发明第一实施例器件结构，本发明第一实施例器件中，所述第二多晶硅栅9a和所述第一多晶硅栅9都是在沟槽填充时就形成P型掺杂。而沟槽MOSFET的元胞区，如果最终所述第一多晶硅栅9也采用P型掺杂，会造成相同阈值电压下，需要降低体区3的掺杂浓度，这样会使器件的基区电阻即Rb增加，器件的抗雪崩耐量能力差。此外，体区3的掺杂浓度低，为了防止器件的源漏穿通(Punch-Through)即体区2被完全耗尽时源区4和漏区1连接在一起，需要将沟道的长度会变长，这对降低器件的输入电容是不利的。因为此，如果采用P型的所述第二多晶硅栅9a，可以在源区注入是，将重掺杂的源区杂质同时注入所述第一多晶硅栅9并使所述第一多晶硅栅9的净掺杂转换为N型。源区的注入通常是砷注入，注入的剂量通常在5e15cm-2到1e16cm-2之间，注入的能量在40keV～80keV之间。此外，源区注入后，沟槽MOSFET会进行一步退火，来激活注入的源区杂质；退火温度通常为900℃到950℃，退火时间通常为30分钟到60分钟之间。因为源区注入的剂量非常高，此外，杂质在多晶硅的扩散速度很快。可以完全把P型的所述第一多晶硅栅9给反型成重掺杂的N型的所述第一多晶硅栅9。因此，能在原胞区中形成N型的所述第一多晶硅栅9；同时在需要增加电容的外围区，改善输出电容非线性的地方，形成P型的所述第二多晶硅栅9a。
本发明第三实施例沟槽MOSFET：
本发明第三实施例沟槽MOSFET和本发明第一实施例沟槽MOSFET的区别之处为：
如图6所示，是本发明第三实施例沟槽MOSFET中的沟槽MOS电容的结构示意图，所述体区3采用全面注入工艺形成，在所述沟槽MOS电容的所述第一外延层2的表面也同时形成有所述体区3。采用全面注入工艺形成所述体区3时，能够降低工艺成本，不需要为了定义所述体区3的形成区域而增加工艺成本。
本发明第一实施例沟槽MOSFET的制造方法，包括如下步骤：
步骤一、提供半导体衬底如硅衬底，在所述半导体衬底表面形成第一导电类型掺杂的第一外延层2，采用光刻加刻蚀工艺在所述第一外延层2中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽位于原胞区且为沟槽MOSFET的器件单元结构的第一沟槽栅对应的沟槽，所述第二沟槽位于外围区且为沟槽MOS电容的第二沟槽栅对应的沟槽，所述外围区位于所述原胞区的外周。
所述第一沟槽和所述第二沟槽的尺寸结构通过同一次光罩定义。所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度。
所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层2形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。
后续形成的栅极通过栅极衬垫引出，所述沟槽MOS电容形成于所述栅极衬垫所覆盖的区域中。
步骤二、同时在所述第一沟槽的内侧表面形成第一栅介质层8以及在所述第二沟槽的内侧表面形成第二栅介质层8a。
所述第一栅介质层8和所述第二栅介质层8a都为栅氧化层，采用热氧化工艺同时形成。
步骤三、采用多晶硅填充工艺同时在所述第一沟槽中形成第一多晶硅栅9以及在所述第二沟槽中形成第二多晶硅栅9a。
当步骤三中所述第一多晶硅栅9和所述第二多晶硅栅9a都是第二导电类型掺杂时，将会形成本发明第一实施例器件。所述第一多晶硅栅9在后续的所述源区4的离子注入中还会注入第一导电类型杂质并形成第一导电类型的净掺杂的结构。
而如果当步骤三中所述第一多晶硅栅9和所述第二多晶硅栅9a都是第一导电类型掺杂时，将会形成本发明第二实施例器件。第二导电类型掺杂的所述第二多晶硅栅9a对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅9a对所述输出电容的最小值的提升。
步骤四、采用全面注入工艺在所述原胞区和所述外围区的所述第一外延层2的表面形成体区3；所述原胞区中的位于所述体区3底部的所述第一外延层2组成漂移区2。本发明第一实施例方法将形成如图6所示的本发明第三实施例器件结构，如果对所述体区3的注入工艺采用光刻定义使所述体区3仅形成于所述原胞区中，则将会形成本发明第一实施例器件结构。
步骤五、光刻定义出所述器件单元结构的源区4的形成区域，之后进行第一导电类型重掺杂离子注入在所述第一多晶硅栅9侧面的所述体区3的表面自对准形成所述源区4；所述源区4的第一导电类型重掺杂离子注入同时将第一导电类型杂质注入到所述第一多晶硅栅9中，被所述第一多晶硅栅9侧面覆盖的所述体区3的表面用于形成沟道。
所述第二多晶硅栅9a的侧面未覆盖所述源区4，所述第二多晶硅栅9a侧面的所述第一外延层2和所述原胞区的所述第一外延层2形成整个所述沟槽MOSFET的所述漂移区2。
步骤六、形成层间膜6、接触孔5和正面金属层7，对所述正面金属层7进行图形化形成源极和栅极，所述源极通过接触孔5和所述源区4以及所述体区3连接，所述栅极通过接触孔5通所述第一多晶硅栅9连接，所述源极和通过接触孔5和所述第二多晶硅栅9a连接。
步骤七、对所述半导体衬底进行背面减薄，之后在所述第一外延层2的背面形成由第一导电类型重掺杂区组成漏区1；所述原胞区中的所述漏区1延伸到所述沟槽MOS电容的所述第一外延层2的底部形成整个所述沟槽MOSFET的所述漏区1。
步骤八、在所述漏区1的背面形成背面金属层并由所述背面金属层组成漏极。
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层2都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅9a会在所述第二多晶硅栅9a侧面和底部表面覆盖的所述第一外延层2表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层2的第一导电类型的掺杂浓度相同时，所述第一外延层2停止耗尽，从而使得所述沟槽MOS电容的第一外延层2的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种沟槽MOSFET，其特征在于，包括：原胞区和外围区，所述外围区位于所述原胞区的外周；
所述原胞区中形成有沟槽MOSFET的器件单元结构，各所述器件单元结构包括：
第一沟槽栅，由形成于第一沟槽中的第一栅介质层和第一多晶硅栅叠加而成；
漂移区，由第一导电类型掺杂的第一外延层组成；
体区，由形成于所述漂移区表面的第二导电类型掺杂区组成；
源区，由形成于所述体区表面的第一导电类型重掺杂区组成；
漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成；
所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；
所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极；
所述源区和所述体区通过接触孔连接到由正面金属层组成的源极；
所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极；
在所述外围区中形成有用于降低所述沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：
第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成；
所述第二多晶硅栅的侧面覆盖的所述第一外延层的表面未形成所述源区，所述第二多晶硅栅侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述沟槽MOSFET的所述漂移区；
所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述沟槽MOSFET的所述漏区；
所述第二多晶硅栅的顶部通过接触孔连接到所述源极；
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅会在所述第二多晶硅栅侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。
2.如权利要求1所述的沟槽MOSFET，其特征在于：所述第一沟槽和所述第二沟槽的形成工艺相同且同时形成，所述第一栅介质层和所述第二栅介质层的形成工艺相同且同时形成，所述第一多晶硅栅和所述第二多晶硅栅的形成工艺相同且同时形成。
3.如权利要求2所述的沟槽MOSFET，其特征在于：所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度；
所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。
4.如权利要求2所述的沟槽MOSFET，其特征在于：所述第二多晶硅栅采用第一导电类型掺杂；或者，所述第二多晶硅栅采用第二导电类型掺杂，第二导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升。
5.如权利要求4所述的沟槽MOSFET，其特征在于：所述第一多晶硅栅采用第一导电类型掺杂。
6.如权利要求5所述的沟槽MOSFET，其特征在于：所述源区的形成区域通过光刻定义并使所述源区的第一导电类型离子注入仅位于所述原胞区中；
当所述第二多晶硅栅采用第二导电类型掺杂时，所述第一多晶硅栅的掺杂由和所述第二多晶硅栅同时形成时对应的第二导电类型掺杂以及在进行所述源区的第一导电类型离子注入形成的第一导电类型掺杂叠加而成并形成第一导电类型净掺杂。
7.如权利要求1所述的沟槽MOSFET，其特征在于：所述体区采用全面注入工艺形成，在所述沟槽MOS电容的所述第一外延层的表面也同时形成有所述体区。
8.如权利要求1所述的沟槽MOSFET，其特征在于：所述栅极通过栅极衬垫引出，所述沟槽MOS电容形成于所述栅极衬垫所覆盖的区域中。
9.一种沟槽MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底表面形成第一导电类型掺杂的第一外延层，采用光刻加刻蚀工艺在所述第一外延层中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽位于原胞区且为沟槽MOSFET的器件单元结构的第一沟槽栅对应的沟槽，所述第二沟槽位于外围区且为沟槽MOS电容的第二沟槽栅对应的沟槽，所述外围区位于所述原胞区的外周；
步骤二、同时在所述第一沟槽的内侧表面形成第一栅介质层以及在所述第二沟槽的内侧表面形成第二栅介质层；
步骤三、采用多晶硅填充工艺同时在所述第一沟槽中形成第一多晶硅栅以及在所述第二沟槽中形成第二多晶硅栅；
步骤四、采用全面注入工艺在所述原胞区和所述外围区的所述第一外延层的表面形成体区；所述原胞区中的位于所述体区底部的所述第一外延层组成漂移区；
步骤五、光刻定义出所述器件单元结构的源区的形成区域，之后进行第一导电类型重掺杂离子注入在所述第一多晶硅栅侧面的所述体区的表面自对准形成所述源区；所述源区的第一导电类型重掺杂离子注入同时将第一导电类型杂质注入到所述第一多晶硅栅中，被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；
所述第二多晶硅栅的侧面未覆盖所述源区，所述第二多晶硅栅侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述沟槽MOSFET的所述漂移区；
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述源极通过接触孔和所述源区以及所述体区连接，所述栅极通过接触孔通所述第一多晶硅栅连接，所述源极和通过接触孔和所述第二多晶硅栅连接；
步骤七、对所述半导体衬底进行背面减薄，之后在所述第一外延层的背面形成由第一导电类型重掺杂区组成漏区；所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述沟槽MOSFET的所述漏区；
步骤八、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极；
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅会在所述第二多晶硅栅侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。
10.如权利要求9所述的沟槽MOSFET的制造方法，其特征在于：所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度；
所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。
11.如权利要求9所述的沟槽MOSFET的制造方法，其特征在于：所述第二多晶硅栅采用第一导电类型掺杂；或者，所述第二多晶硅栅采用第二导电类型掺杂，第二导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升。
12.如权利要求11所述的沟槽MOSFET的制造方法，其特征在于：所述第一多晶硅栅采用第一导电类型掺杂。
13.如权利要求12所述的沟槽MOSFET的制造方法，其特征在于：当所述第二多晶硅栅采用第二导电类型掺杂时，步骤三完成后，所述第一多晶硅栅和所述第二多晶硅栅同时为第二导电类型掺杂；
步骤五中，所述第一多晶硅栅的掺杂还叠加了所述源区的第一导电类型重掺杂离子注入的杂质并形成所述第一多晶硅栅的第一导电类型净掺杂。
14.如权利要求9所述的沟槽MOSFET的制造方法，其特征在于：所述栅极通过栅极衬垫引出，所述沟槽MOS电容形成于所述栅极衬垫所覆盖的区域中。
15.如权利要求9所述的沟槽MOSFET的制造方法，其特征在于：所述第一栅介质层和所述第二栅介质层都为栅氧化层。
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| CN201811414618.7A CN111223931B (zh) | 2018-11-26 | 2018-11-26 | 沟槽mosfet及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811414618.7A CN111223931B (zh) | 2018-11-26 | 2018-11-26 | 沟槽mosfet及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111223931A true CN111223931A (zh) | 2020-06-02 |
| CN111223931B CN111223931B (zh) | 2023-06-23 |
Family
ID=70809887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811414618.7A Active CN111223931B (zh) | 2018-11-26 | 2018-11-26 | 沟槽mosfet及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111223931B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113972272A (zh) * | 2020-07-22 | 2022-01-25 | 深圳尚阳通科技有限公司 | Mosfet器件 |
| CN115332316A (zh) * | 2022-10-11 | 2022-11-11 | 深圳芯能半导体技术有限公司 | 一种沟槽mosfet器件及其制备方法、芯片 |
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| Publication number | Publication date |
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| SE01 | Entry into force of request for substantive examination | ||
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|
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| GR01 | Patent grant | ||
| GR01 | Patent grant |