CN104518028A - 基于屏蔽栅结构的沟槽栅mosfet - Google Patents

基于屏蔽栅结构的沟槽栅mosfet Download PDF

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Abstract

本发明公开了一种基于屏蔽栅结构的沟槽型MOSFET，控制栅形成在第一沟槽中并带有底部厚氧化膜，屏蔽栅形成在第二沟槽中，屏蔽栅与控制栅依次间隔排列。屏蔽栅依次穿过源区和阱区所以在横向上和沟槽栅相隔一段距离；屏蔽栅第二沟槽的顶部与源极接触孔连通。在源极接触孔中填充有金属层并用于同时引出源极，源极也同时作为阱区和屏蔽栅的引出电极。本发明的屏蔽栅和控制栅并不形成在同一沟槽中，简化了用于隔离屏蔽栅与控制栅的相关工艺流程；同时，本发明中通过源极接触孔引出的源极和阱区的同时作为屏蔽栅的引出电极，所以不需要占用额外的面积来引出屏蔽栅的电极，能够缩小器件面积。

Description

基于屏蔽栅结构的沟槽栅MOSFET
技术领域
本发明涉及一种半导体集成电路器件，特别是涉及一种基于屏蔽栅结构的沟槽栅MOSFET。
背景技术
如图1所示，是现有第一种基于屏蔽栅结构的沟槽栅MOSFET的结构示意图；以N型器件为例，现有第一种基于屏蔽栅结构的沟槽栅MOSFET的单元结构包括：
N型硅外延层101，形成于硅衬底上。硅衬底为重掺杂并在背面形成有漏极，硅外延层101为轻掺杂，用于形成漂移区。
在硅外延层101的表面形成有P阱102。
一沟槽穿过P阱102进入到硅外延层101中，沟槽中多晶硅栅103a和多晶硅屏蔽栅104a。多晶硅栅103a和沟槽的侧面隔离有栅氧化层105a，多晶硅栅103a和多晶硅屏蔽栅104a之间隔离有氧化层106a，多晶硅屏蔽栅104a和沟槽的侧面以及底部表面直接隔离有氧化层107a。
源区108形成在P阱102中。多晶硅栅103a从侧面覆盖源区108和P阱102，且被多晶硅栅103a侧面覆盖的P阱102的表面用于形成连接源区108和底部硅外延层101的沟道。
源极接触孔109穿过源区108并同时和源区108以及P阱102接触；屏蔽栅接触孔110a穿过多晶硅屏蔽栅104a顶部的氧化层和多晶硅屏蔽栅104a接触。源极接触孔109和屏蔽栅接触孔110a中都填充有金属。
层间膜111采用硼磷硅玻璃(BPSG)薄膜，在层间膜111中也形成有接触孔分别引出源极和栅极，其中源极接触孔109和屏蔽栅接触孔110a都连接到源极。
如图2所示，是现有第二种基于屏蔽栅结构的沟槽栅MOSFET的结构示意图；现有第二种结构和第一种结构之间的区别之处为：多晶硅屏蔽栅104b从沟槽的顶部一直延伸到底部，而多晶硅栅103b位于多晶硅屏蔽栅104b的周侧，多晶硅栅103b和沟槽表面直接隔离有栅氧化层105b，多晶硅栅103b和多晶硅屏蔽栅104b之间隔离有氧化层106b，多晶硅屏蔽栅104b和沟槽的侧面以及底部表面直接隔离有氧化层107b。其中，由于多晶硅屏蔽栅104b的顶部直接位于沟槽顶部，故屏蔽栅接触孔110b深度比第一种结构的屏蔽栅接触孔110a浅。
现有结构中，多晶硅栅和多晶硅屏蔽栅都形成于同一沟槽中，两个栅极之间的氧化层的形成工艺较复杂。
其次，多晶硅屏蔽栅的引出需要增加额外的区域并形成屏蔽栅接触孔来实现多晶硅屏蔽栅的引出。这会使得器件的面积增加。如图3所示，是现有第一和二种基于屏蔽栅结构的沟槽栅MOSFET的版图结构；通过栅极焊盘(gate pad)201和栅极通路(gaterunner)203实现多晶硅栅的引出。源极焊盘(source pad)202实现源区引出。多晶硅屏蔽栅引出区域204和屏蔽栅接触孔接触并实现多晶硅屏蔽栅的引出。现有结构中必须要采用多晶硅屏蔽栅引出区域204，这会增加器件的面积。
发明内容
本发明所要解决的技术问题是提供一种基于屏蔽栅结构的沟槽栅MOSFET，能简化工艺条件并缩小器件面积。
为解决上述技术问题，本发明提供的基于屏蔽栅结构的沟槽型MOSFET由多个重复单元结构横向交替排列而成，所述沟槽型MOSFET的单元结构包括：
第一导电类型重掺杂的硅衬底。
第一导电类型轻掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上。
第二导电类型阱区，形成于所述硅外延层表面区域中并具有一定的厚度。
第一沟槽，其深度大于所述第二导电类型阱区的厚度，所述第一沟槽从所述硅外延层顶部表面穿过所述第二导电类型阱区；在所述第一沟槽的底部表面形成有底部氧化层、在所述第一沟槽的侧面形成有栅氧化层，所述底部氧化层的厚度大于所述栅氧化层的厚度，在形成有所述栅氧化层和所述底部氧化层的所述第一沟槽中填充有多晶硅栅；由所述多晶硅栅和所述栅氧化层组成沟槽栅结构。
源区，由形成于所述第二导电类型阱区表面区域中的第一导电类型重掺杂区组成；所述多晶硅栅从侧面覆盖所述源区和所述第二导电类型阱区，被所述多晶硅栅侧向覆盖的所述第二导电类型阱区的表面用于形成连接所述源区和所述硅外延层的沟道。
第二沟槽，其深度大于所述第一沟槽的深度，所述第二沟槽从所述硅外延层顶部表面依次穿过所述源区和所述第二导电类型阱区；所述第二沟槽在纵向上分成上下两部分，所述第二沟槽的下部分中填充有多晶硅、且该多晶硅和所述第二沟槽的底部表面或侧面之间间隔有氧化层，由形成于所述第二沟槽的下部分中的氧化层和多晶硅组成屏蔽栅结构，所述屏蔽栅的顶部位于所述第二导电类型阱区中。
所述第二沟槽的上部分和顶部的源极接触孔连通并作为所述源极接触孔的延伸到所述第二导电类型阱区中的部分，在所述源极接触孔中填充有金属层并用于引出源极，所述源极也同时作为所述第二导电类型阱区和所述屏蔽栅的引出电极。
各所述单元结构中的所述屏蔽栅在横向上和所述沟槽栅相隔一段距离，通过调节所述第一沟槽底部的所述底部氧化层的厚度来调节所述沟槽栅MOSFET的栅漏寄生电容，所述底部氧化层的厚度越厚所述栅漏寄生电容越小。
各所述单元结构之间的所述屏蔽栅交替排列，交替排列的所述屏蔽栅用于增加对各所述屏蔽栅之间的所述硅外延层的耗尽，交替排列的所述屏蔽栅对各所述屏蔽栅之间的所述硅外延层的耗尽能力越强，所述沟槽栅MOSFET的击穿电压越高。
进一步的改进是，在所述第一导电类型重掺杂的硅衬底的背面形成有由背面金属组成的漏极。
进一步的改进是，所述沟槽栅MOSFET为N型器件，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，所述第一导电类型为P型，所述第二导电类型为N型。
进一步的改进是，在所述源极接触孔中填充的金属层为钨层，在所述钨层和所述源极接触孔的底部表面和侧面之间都间隔有阻挡金属层。
进一步的改进是，通过调节所述屏蔽栅的深度、所述屏蔽栅的氧化层的厚度以及所述屏蔽栅之间的间距来调节交替排列的所述屏蔽栅对各所述屏蔽栅之间的所述硅外延层的耗尽能力。
本发明的屏蔽栅和多晶硅栅并不形成在同一沟槽中，屏蔽栅的沟槽设置在沟槽栅旁的源极接触孔的正下方，这样能避免现有技术中多晶硅栅和多晶硅屏蔽栅设置在同一沟槽中时两者之间的隔离氧化层的形成工艺较复杂的缺陷，从而能简化工艺条件。
另外，由于屏蔽栅的沟槽设置在沟槽栅旁的源极接触孔的正下方，屏蔽栅的引出电极是通过源极接触孔直接引出，即本发明中通过源极接触孔引出的源极同时作为第二导电类型阱区和屏蔽栅的引出电极，所以不需要占用额外的区域来引出屏蔽栅的电极，能够缩小器件面积。
本发明通过将屏蔽栅和多晶硅栅分开设置，能够通过交替排列的屏蔽栅来增强对硅外延层的耗尽，不仅能方便器件的击穿电压的调节，还能够大大增加器件的击穿电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有第一种基于屏蔽栅结构的沟槽栅MOSFET的结构示意图；
图2是现有第二种基于屏蔽栅结构的沟槽栅MOSFET的结构示意图；
图3是现有第一和二种基于屏蔽栅结构的沟槽栅MOSFET的版图结构；
图4是本发明实施例基于屏蔽栅结构的沟槽栅MOSFET的结构示意图。
具体实施方式
如图4所示，是本发明实施例基于屏蔽栅结构的沟槽栅MOSFET的结构示意图，本发明实施例基于屏蔽栅结构的沟槽栅MOSFET的单元结构包括：
第一导电类型重掺杂的硅衬底。在所述第一导电类型重掺杂的硅衬底的背面形成有由背面金属组成的漏极。
第一导电类型掺杂的硅外延层1，该硅外延层1形成于所述硅衬底表面上。
第二导电类型阱区2，形成于所述硅外延层1表面区域中并具有一定的厚度。
第一沟槽，其深度大于所述第二导电类型阱区2的厚度，所述第一沟槽从所述硅外延层1顶部表面穿过所述第二导电类型阱区2；在所述第一沟槽的底部表面形成有底部氧化层5、在所述第一沟槽的侧面形成有栅氧化层4，所述底部氧化层5的厚度大于所述栅氧化层4的厚度，在形成有所述栅氧化层4和所述底部氧化层5的所述第一沟槽中填充有多晶硅栅3；由所述多晶硅栅3和所述栅氧化层4组成沟槽栅结构。
源区6，由形成于所述第二导电类型阱区2表面区域中的第一导电类型重掺杂区组成；所述多晶硅栅3从侧面覆盖所述源区6和所述第二导电类型阱区2，被所述多晶硅栅3侧向覆盖的所述第二导电类型阱区2的表面用于形成连接所述源区6和所述硅外延层1的沟道。
第二沟槽，其深度大于所述第一沟槽的深度，所述第二沟槽从所述硅外延层1顶部表面依次穿过所述源区6和所述第二导电类型阱区2；所述第二沟槽在纵向上分成上下两部分，所述第二沟槽的下部分中填充有多晶硅7、且该多晶硅7和所述第二沟槽的底部表面或侧面之间间隔有氧化层8，由形成于所述第二沟槽的下部分中的氧化层8和多晶硅7组成屏蔽栅结构，所述屏蔽栅的顶部位于所述第二导电类型阱区2中。
所述第二沟槽的上部分和顶部的源极接触孔连通并作为所述源极接触孔的延伸到所述第二导电类型阱区2中的部分，在所述源极接触孔中填充有金属层并用于引出源极，所述源极也同时作为所述第二导电类型阱区2和所述屏蔽栅的引出电极。层间膜11采用硼磷硅玻璃(BPSG)薄膜，所述源极接触孔的顶部穿过层间膜11。在所述源极接触孔中填充的金属层为钨层10，在所述钨层10和所述源极接触孔的底部表面和侧面之间都间隔有阻挡金属层9。
所述沟槽栅MOSFET由多个单元结构横向交替排列而成。图4所示的交替结构周期能为屏蔽栅、源区6、沟槽栅、源区6。
各所述单元结构中的所述屏蔽栅在横向上和所述沟槽栅相隔一段距离，通过调节所述第一沟槽底部的所述底部氧化层5的厚度来调节所述沟槽栅MOSFET的栅漏寄生电容，所述底部氧化层5的厚度越厚所述栅漏寄生电容越小。
各所述单元结构之间的所述屏蔽栅交替排列，交替排列的所述屏蔽栅用于增加对各所述屏蔽栅之间的所述硅外延层1的耗尽，交替排列的所述屏蔽栅对各所述屏蔽栅之间的所述硅外延层1的耗尽能力越强，所述沟槽栅MOSFET的击穿电压越高。通过调节所述屏蔽栅的深度、所述屏蔽栅的氧化层8的厚度以及所述屏蔽栅之间的间距来调节交替排列的所述屏蔽栅对各所述屏蔽栅之间的所述硅外延层1的耗尽能力。较佳情况下，通过调节所述屏蔽栅的深度、所述屏蔽栅的氧化层8的厚度以及所述屏蔽栅之间的间距能使交替排列的所述屏蔽栅能够对各所述屏蔽栅之间的所述硅外延层1的完全耗尽，这时所述沟槽栅MOSFET的击穿电压能够达到最佳值。
本发明实施例的所述沟槽栅MOSFET既能为N型器件、也能为P型器件。所述沟槽栅MOSFET为N型器件时，所述第一导电类型为N型，所述第二导电类型为P型；所述沟槽栅MOSFET为P型器件时，所述第一导电类型为P型，所述第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种基于屏蔽栅结构的沟槽型MOSFET，其特征在于，沟槽栅MOSFET由多个重复单元结构横向交替排列而成，所述沟槽型MOSFET的单元结构包括：
第一导电类型重掺杂的硅衬底；
第一导电类型轻掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上；
第二导电类型阱区，形成于所述硅外延层表面区域中并具有一定的厚度；
第一沟槽，其深度大于所述第二导电类型阱区的厚度，所述第一沟槽从所述硅外延层顶部表面穿过所述第二导电类型阱区；在所述第一沟槽的底部表面形成有底部氧化层、在所述第一沟槽的侧面形成有栅氧化层，所述底部氧化层的厚度大于所述栅氧化层的厚度，在形成有所述栅氧化层和所述底部氧化层的所述第一沟槽中填充有多晶硅栅；由所述多晶硅栅和所述栅氧化层组成沟槽栅结构；
源区，由形成于所述第二导电类型阱区表面区域中的第一导电类型重掺杂区组成；所述多晶硅栅从侧面覆盖所述源区和所述第二导电类型阱区，被所述多晶硅栅侧向覆盖的所述第二导电类型阱区的表面用于形成连接所述源区和所述硅外延层的沟道；
第二沟槽，其深度大于所述第一沟槽的深度，所述第二沟槽从所述硅外延层顶部表面依次穿过所述源区和所述第二导电类型阱区；所述第二沟槽在纵向上分成上下两部分，所述第二沟槽的下部分中填充有多晶硅、且该多晶硅和所述第二沟槽的底部表面或侧面之间间隔有氧化层，由形成于所述第二沟槽的下部分中的氧化层和多晶硅组成屏蔽栅结构，所述屏蔽栅的顶部位于所述第二导电类型阱区中；
所述第二沟槽的上部分和顶部的源极接触孔连通并作为所述源极接触孔的延伸到所述第二导电类型阱区中的部分，在所述源极接触孔中填充有金属层并用于引出源极，所述源极也同时作为所述第二导电类型阱区和所述屏蔽栅的引出电极；
各所述单元结构中的所述屏蔽栅在横向上和所述沟槽栅相隔一段距离，通过调节所述第一沟槽底部的所述底部氧化层的厚度来调节所述沟槽栅MOSFET的栅漏寄生电容，所述底部氧化层的厚度越厚所述栅漏寄生电容越小；
各所述单元结构之间的所述屏蔽栅交替排列，交替排列的所述屏蔽栅用于增加对各所述屏蔽栅之间的所述硅外延层的耗尽，交替排列的所述屏蔽栅对各所述屏蔽栅之间的所述硅外延层的耗尽能力越强，所述沟槽栅MOSFET的击穿电压越高。
2.如权利要求1所述的基于屏蔽栅结构的沟槽栅MOSFET，其特征在于：在所述第一导电类型重掺杂的硅衬底的背面形成有由背面金属组成的漏极。
3.如权利要求1所述的基于屏蔽栅结构的沟槽栅MOSFET，其特征在于：所述沟槽栅MOSFET为N型器件，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，所述第一导电类型为P型，所述第二导电类型为N型。
4.如权利要求1所述的基于屏蔽栅结构的沟槽栅MOSFET，其特征在于：在所述源极接触孔中填充的金属层为钨层，在所述钨层和所述源极接触孔的底部表面和侧面之间都间隔有阻挡金属层。
5.如权利要求1所述的基于屏蔽栅结构的沟槽栅MOSFET，其特征在于：通过调节所述屏蔽栅的深度、所述屏蔽栅的氧化层的厚度以及所述屏蔽栅之间的间距来调节交替排列的所述屏蔽栅对各所述屏蔽栅之间的所述硅外延层的耗尽能力。
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