CN109935633B

CN109935633B - Ldmos器件

Info

Publication number: CN109935633B
Application number: CN201711344090.6A
Authority: CN
Inventors: 肖胜安
Original assignee: Shenzhen Sanrise Tech Co ltd
Current assignee: Shenzhen Shangyangtong Technology Co ltd
Priority date: 2017-12-15
Filing date: 2017-12-15
Publication date: 2022-07-08
Anticipated expiration: 2037-12-15
Also published as: CN109935633A

Abstract

本发明公开了一种LDMOS器件，包括：N型重掺杂的半导体衬底和其表面的第二导电类型轻掺杂的第一外延层；形成于第一外延层中的第二导电类型掺杂的沟道区和第一导电类型掺杂的漂移区；由栅氧化层和多晶硅栅叠加形成的平面栅结构；第一导电类型重掺杂的源区形成于沟道区表面，第一导电类型重掺杂的漏区形成于漂移区的表面；在源区和半导体衬底之间形成由穿过沟道区和第一外延层的连接结构，连接结构使源区和底部的半导体衬底形成电连接；通过将半导体衬底设置为N型重掺杂，利用N型掺杂更易提高掺杂浓度以及电子的迁移率更高的特点降低器件的比导通电阻。本发明能降低器件的比导通电阻。

Description

LDMOS器件

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种横向扩散金属氧化物半导体(LDMOS)器件。

背景技术

如图1所示，是现有第一种LDMOS器件的结构示意图；图1中是以N型LDMOS器件为例进行说明，P型LDMOS器件和N型LDMOS器件能集成在同一半导体衬底上，所以通过对半导体衬底上的器件结构的掺杂类型做相应的变换即可得到P型LDMOS器件，故不对P型LDMOS器件做详细说明。现有第一种LDMOS器件包括：

P型重掺杂的半导体衬底如硅衬底101。

在半导体衬底101的表面形成由P型轻掺杂的外延层102，掺杂体浓度通常在1e14cm^-3～1e16cm^-3之间。外延层102的掺杂浓度和厚度会决定器件的击穿电压。

N型轻掺杂的漂移区103，漂移区103的掺杂浓度和长度也决定了器件的击穿电压。器件要求的击穿电压越高，漂移区103的掺杂浓度越低，长度越长。

P型轻掺杂的沟道区105形成于外延层102的选定区域中且和漂移区103相隔有距离；沟道区105的掺杂浓度决定了器件的阈值电压。

栅极结构包括栅氧化层110和多晶硅栅109；对于N型LDMOS器件，通常多晶硅栅109是N型重掺杂的。栅氧化层110的厚度也会决定器件的阈值电压，还会决定器件的跨导。为了提高器件的跨导通常需要降低栅氧化层110的厚度。但是太薄的栅氧化层110厚度，会降低栅极结构的击穿电压。

N型重掺杂的源区108a形成于沟道区105的表面且和多晶硅栅109的第一侧自对准。

N型重掺杂的漏区108b形成于漂移区103的表面且会和多晶硅栅109的第二侧相隔有距离，多晶硅栅109的第二侧会延伸到漂移区103的表面上方。

在沟道区105中还形成有P型重掺杂的阱接触区111。

在源区108a、漏区108b和多晶硅栅109的顶部形成有接触孔106并通过接触孔连接对应的由正面金属层107组成的电极。其中，源区108a和正面金属层107组成的源极连接，源区108a对应的接触孔的底部还连接阱接触区111实现同时将沟道区105连接到源极。漏区108b和正面金属层107组成的漏极连接，多晶硅栅109和正面金属层107组成的栅极连接。

图1中仅显示了一层正面金属层107，通常的LDMOS器件一层金属就可以了。但是为了降低器件的寄生电容和减小器件的寄生电阻，可以采用二层甚至三层正面金属层。

P型重掺杂的区域104穿过沟道区105和外延层102，实现源区108a和底部的半导体衬底101的连接并最后都连接到源极。

图1所示的LDMOS器件的特点是：

源极从芯片的背面即半导体衬底的背面引出；而栅极和漏极从芯片的上表面引出。

这点跟现有垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)或者沟槽栅MOSFET不同，VDMOS或者沟槽栅MOSFET的漏极从背面引出。图1的LDMOS的源极从背面引出的结构能够降低源极的寄生电感和源极的寄生电阻。

图1所示的器件中漂移区103的导通电阻占LDMOS器件的导通电阻的50％以上。故现有对LDMOS器件的优化，都集中在如何降低漂移区103的导通电阻。

现有技术中有如下几种常见的方法：

第一种方法为：对P型的外延层102进行优化。现有LDMOS器件，漂移区103是被横向的P型沟通区105耗尽。电场具有典型的一维电场分布。通过对外延层102的优化，使得外延层102能够帮助耗尽N型的漂移区103。从而可以增加漂移区103的掺杂浓度，从而实现漂移区103的导通电阻的降低。

第二种方法为：源极场板的优化，这种优化对应于图2所示的结构，如图2所示，是图1的一种改进结构的示意图，通过增加源极对应的正面金属层107的长度，让其延伸到漂移区103的上方，如图2中的虚线框107a的区域所示。源极的电位比较低。漂移区103可以同时被P型沟道区105耗尽，P型外延层102耗尽和被虚线框107a所示区域的源极的正面金属层107组成的金属场板耗尽。从而可以进一步增加漂移区103的掺杂浓度。因为源极金属场板跟漂移区103隔着比较厚的氧化层。氧化层厚度比较厚，其耗尽效果不够理想。为此，在此基础上增加离漂移区的距离更近金属场板，从而使得耗尽漂移区103的效果更好，从而可以更进一步增加漂移区103的掺杂浓度。

第三种方法为：漂移区103的非均匀掺杂。漂移区103由原来的均匀掺杂，改成非均匀掺杂。靠近沟道区105一侧的掺杂浓度低，靠近漏区108b一侧的掺杂浓度高。采用此方法，可以进一步提高漂移区105的掺杂浓度，从而降低器件的比导通电阻。

随着LDMOS器件的漂移区的不断优化，能使器件比导通电阻得到了大幅降低。但是如何进一步降低比导通电阻，依然是一个重要的课题。

发明内容

本发明所要解决的技术问题是提供一种LDMOS器件，能降低器件的比导通电阻。

为解决上述技术问题，本发明提供的LDMOS器件包括：

N型重掺杂的半导体衬底。

在所述半导体衬底表面形成有第二导电类型轻掺杂的第一外延层。

在所述第一外延层的选定区域中形成有第二导电类型掺杂的沟道区。

在所述第一外延层的选定区域的表面形成有第一导电类型掺杂的漂移区。

所述沟道区和所述漂移区之间相隔有间距。

在所述沟道区的表面形成有由栅氧化层和多晶硅栅叠加形成的平面栅结构，所述栅氧化层和所述多晶硅栅还横向延伸到所述漂移区的表面上。

第一导电类型重掺杂的源区形成于所述沟道区表面，所述源区和所述多晶硅栅的第一侧自对准。

第一导电类型重掺杂的漏区形成于所述漂移区的表面，所述漏区和所述多晶硅栅第二侧具有间距。

在所述源区和所述半导体衬底之间形成由穿过所述沟道区和所述第一外延层的连接结构，所述连接结构使所述源区和底部的所述半导体衬底形成电连接；通过将所述半导体衬底设置为N型重掺杂，利用N型掺杂更易提高掺杂浓度以及电子的迁移率更高的特点降低器件的比导通电阻。

进一步的改进是，在所述沟道区中还形成由第二导电类型重掺杂的阱接触区。

进一步的改进是，在所述源区的顶部形成有接触孔并通过接触孔连接到由正面金属层组成的源极；在所述多晶硅栅顶部形成有接触孔并通过接触孔连接到由正面金属层组成的栅极；在所述漏区的顶部形成有接触孔并通过接触孔连接到由正面金属层组成的漏极。

进一步的改进是，所述连接结构由N+掺杂的下沉区组成，所述下沉区的底部和所述半导体衬底接触，所述下沉区的顶部和所述源区接触。

进一步的改进是，所述连接结构由深孔接触组成，所述深孔接触的底部穿过所述沟道区和所述第一外延层并和所述半导体衬底相接触；所述深孔接触的顶部和所述源极连接。

进一步的改进是，LDMOS器件为N型LDMOS器件，第一导电类型为N型，第二导电类型为P型。

进一步的改进是，在所述沟道区的底部形成由P型重掺杂的第二接触区，所述第二接触区分别和所述沟道区和所述第一外延层接触并用以降低所述沟道区和所述第一外延层之间的接触电阻，并进而提高由所述漂移区、所述第一外延层和所述半导体衬底组成的NPN三极管的击穿电压。

进一步的改进是，所述深孔接触和所述第二接触区相隔有横向距离；或者，所述深孔接触穿过所述第二接触区。

进一步的改进是，所述半导体衬底和所述第一外延层之间形成有一层P型重掺杂的第三P型层。

进一步的改进是，所述第三P型层的掺杂体浓度为1e18cm^-3以上，厚度为1μm～3μm。

进一步的改进是，所述第二接触区为一离子注入区，离子注入的杂质为硼，注入能量为500KeV～2MeV，注入剂量为1e14cm^-2～5e15cm^-2。

进一步的改进是，LDMOS器件为N型LDMOS器件，第一导电类型为N型，第二导电类型为P型；或者，LDMOS器件为P型LDMOS器件，第一导电类型为P型，第二导电类型为N型；

进一步的改进是，所述半导体衬底的掺杂杂质为磷或砷。

进一步的改进是，所述半导体衬底的掺杂杂质为砷。

进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层。

本发明突破了通过优化漂移区来降低器件的比导通电阻的固有思维，采用了对半导体衬底进行优化的技术方案，现有技术中LDMOS器件的半导体衬底都是采用P型重掺杂的结构，而本发明则采用N型重掺杂的半导体衬底来形成LDMOS器件，和P型重掺杂的半导体衬底相比，本发明的N型重掺杂的半导体衬底具有如下两个优点：

第一、N型掺杂更易提高掺杂浓度，所以能使得本发明的半导体衬底的掺杂浓度更高，这样能够通过更高的掺杂浓度来降低器件的比导通电阻。

第二、在相同的掺杂浓度下，电子的迁移率比空穴高，空穴的迁移率只有电子的1/3到1/2，故即使掺杂浓度相同N型掺杂的半导体衬底的导通电阻也会更低。

综合上面两个特征可知本发明采用N型重掺杂的半导体衬底最后能大幅降低LDMOS器件的比导通电阻。

本发明特别适用于如20V左右的低于器件，低压器件中，当漂移区不断优化使得漂移区的比导通电阻占总比导通电阻的比率不断降低如低于50％的情形下，此时，衬底电阻占总比导通电阻的比率的最大值甚至会高于20％，这时采用本发明的技术方案将会大大降低衬底电阻，从而降低整个器件的比导通电阻。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有第一种LDMOS器件的结构示意图；

图2是图1的一种改进结构的示意图；

图3是本发明第一实施例LDMOS器件的结构示意图；

图4是本发明第二实施例LDMOS器件的结构示意图；

图5是本发明第三实施例LDMOS器件的结构示意图；

图6是本发明第四实施例LDMOS器件的结构示意图；

图7是本发明第五实施例LDMOS器件的结构示意图。

具体实施方式

本发明第一实施例LDMOS器件：

如图3所示，是本发明第一实施例LDMOS器件的结构示意图；本发明实施例LDMOS器件包括：

N型重掺杂的半导体衬底1。

本发明实施例中，所述半导体衬底1为硅衬底，所述第一外延层2为硅外延层。所述半导体衬底1的掺杂杂质为磷或砷。较佳为，所述半导体衬底1的掺杂杂质为砷，由于砷在硅中扩散速率更小，故砷的效果更好。

在所述半导体衬底1表面形成有第二导电类型轻掺杂的第一外延层2。

在所述第一外延层2的选定区域中形成有第二导电类型掺杂的沟道区5。

在所述第一外延层2的选定区域的表面形成有第一导电类型掺杂的漂移区3。

所述沟道区5和所述漂移区3之间相隔有间距。

在所述沟道区5的表面形成有由栅氧化层10和多晶硅栅9叠加形成的平面栅结构，所述栅氧化层10和所述多晶硅栅9还横向延伸到所述漂移区3的表面上。

第一导电类型重掺杂的源区8a形成于所述沟道区5表面，所述源区8a和所述多晶硅栅9的第一侧自对准。

第一导电类型重掺杂的漏区8b形成于所述漂移区3的表面，所述漏区8b和所述多晶硅栅9第二侧具有间距。

在所述源区8a和所述半导体衬底1之间形成由穿过所述沟道区5和所述第一外延层2的连接结构，所述连接结构使所述源区8a和底部的所述半导体衬底1形成电连接；通过将所述半导体衬底1设置为N型重掺杂，利用N型掺杂更易提高掺杂浓度以及电子的迁移率更高的特点降低器件的比导通电阻。

在所述沟道区5中还形成由第二导电类型重掺杂的阱接触区11。

在所述源区8a的顶部形成有接触孔6并通过接触孔6连接到由正面金属层7组成的源极；在所述多晶硅栅9顶部形成有接触孔6并通过接触孔6连接到由正面金属层7组成的栅极；在所述漏区8b的顶部形成有接触孔6并通过接触孔6连接到由正面金属层7组成的漏极。

本发明第一实施例中，所述连接结构由N+掺杂的下沉区12a组成，所述下沉区12a的底部和所述半导体衬底1接触，所述下沉区12a的顶部和所述源区8a接触。通常，所述阱接触区11和所述源区8a相接触并都通过相同的接触孔6连接到源极，故所述连接结构的顶部也和所述阱接触区11相接触。

本发明第一实施例中，LDMOS器件为N型LDMOS器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：LDMOS器件为P型LDMOS器件，第一导电类型为P型，第二导电类型为N型；

本发明第一实施例器件突破了通过优化漂移区3来降低器件的比导通电阻的固有思维，采用了对半导体衬底1进行优化的技术方案，现有技术中LDMOS器件的半导体衬底1都是采用P型重掺杂的结构，而本发明第一实施例器件则采用N型重掺杂的半导体衬底1来形成LDMOS器件，和P型重掺杂的半导体衬底1相比，本发明第一实施例器件的N型重掺杂的半导体衬底1具有如下两个优点：

第一、N型掺杂更易提高掺杂浓度，所以能使得本发明第一实施例器件的半导体衬底1的掺杂浓度更高，这样能够通过更高的掺杂浓度来降低器件的比导通电阻。

第二、在相同的掺杂浓度下，电子的迁移率比空穴高，空穴的迁移率只有电子的1/3到1/2，故即使掺杂浓度相同N型掺杂的半导体衬底1的导通电阻也会更低。

综合上面两个特征可知本发明第一实施例器件采用N型重掺杂的半导体衬底1最后能大幅降低LDMOS器件的比导通电阻。

本发明第一实施例器件特别适用于如20V左右的低于器件，低压器件中，当漂移区3不断优化使得漂移区3的比导通电阻占总比导通电阻的比率不断降低如低于50％的情形下，此时，衬底电阻占总比导通电阻的比率的最大值甚至会高于20％，这时采用本发明的技术方案将会大大降低衬底电阻，从而降低整个器件的比导通电阻。

本发明第二实施例LDMOS器件：

如图4所示，是本发明第二实施例LDMOS器件的结构示意图；本发明第二实施例LDMOS器件和本发明第一实施例LDMOS器件的区别之处为：

所述连接结构由深孔接触12b组成，在图4中单独用标记12b表示连接结构。所述深孔接触12b的底部穿过所述沟道区5和所述第一外延层2并和所述半导体衬底1相接触；所述深孔接触12b的顶部和所述源极连接。

本发明第三实施例LDMOS器件：

如图5所示，是本发明第三实施例LDMOS器件的结构示意图；本发明第三实施例LDMOS器件是在本发明第二实施例LDMOS器件的基础上做进一步的改进形成的，本发明第三实施例LDMOS器件的进一步的改进之处为：

LDMOS器件为N型LDMOS器件，第一导电类型为N型，第二导电类型为P型。在所述沟道区5的底部形成由P型重掺杂的第二接触区13，所述第二接触区13分别和所述沟道区5和所述第一外延层2接触并用以降低所述沟道区5和所述第一外延层2之间的接触电阻，并进而提高由所述漂移区3、所述第一外延层2和所述半导体衬底1组成的NPN三极管的击穿电压。

较佳为，所述第二接触区13为一离子注入区，离子注入的杂质为硼，注入能量为500KeV～2MeV，注入剂量为1e14cm^-2～5e15cm^-2。

所述深孔接触12b和所述第二接触区13相隔有横向距离。

和图4所示的结构比较可知，在N型LDMOS器件中，图4所示的结构的由所述漂移区3、所述第一外延层2和所述半导体衬底1组成的NPN三极管中的基区电阻会比较大，这是由于P型掺杂的所述第一外延层2和所述沟道区5的接触较弱，最后会使得整个寄生NPN三极管的击穿电压降低，容易造成器件的提前击穿。而加入所述第二接触区13后，能降低所述第一外延层2和所述沟道区5的接触电阻，从而提高NPN三极管的击穿电压。

本发明第四实施例LDMOS器件：

如图6所示，是本发明第四实施例LDMOS器件的结构示意图；本发明第四实施例LDMOS器件是在本发明第三实施例LDMOS器件的基础上做进一步的改进形成的，本发明第四实施例LDMOS器件的进一步的改进之处为：

所述深孔接触12b穿过所述第二接触区13。

本发明第五实施例LDMOS器件：

如图7所示，是本发明第五实施例LDMOS器件的结构示意图；本发明第五实施例LDMOS器件是在本发明第四实施例LDMOS器件的基础上做进一步的改进形成的，本发明第五实施例LDMOS器件的进一步的改进之处为：

所述半导体衬底1和所述第一外延层2之间形成有一层P型重掺杂的第三P型层14。

所述第三P型层14的掺杂体浓度为1e18cm^-3以上，厚度为1μm～3μm。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种LDMOS器件，其特征在于，包括：

N型重掺杂的半导体衬底；

在所述半导体衬底表面形成有第二导电类型轻掺杂的第一外延层；

在所述第一外延层的选定区域中形成有第二导电类型掺杂的沟道区；

在所述第一外延层的选定区域的表面形成有第一导电类型掺杂的漂移区；

所述沟道区和所述漂移区之间相隔有间距；

在所述沟道区的表面形成有由栅氧化层和多晶硅栅叠加形成的平面栅结构，所述栅氧化层和所述多晶硅栅还横向延伸到所述漂移区的表面上；

第一导电类型重掺杂的源区形成于所述沟道区表面，所述源区和所述多晶硅栅的第一侧自对准；

第一导电类型重掺杂的漏区形成于所述漂移区的表面，所述漏区和所述多晶硅栅第二侧具有间距；

在所述源区和所述半导体衬底之间形成由穿过所述沟道区和所述第一外延层的连接结构，所述连接结构使所述源区和底部的所述半导体衬底形成电连接；通过将所述半导体衬底设置为N型重掺杂，利用N型掺杂更易提高掺杂浓度以及电子的迁移率更高的特点降低器件的比导通电阻；

LDMOS器件为N型LDMOS器件，第一导电类型为N型，第二导电类型为P型；

所述连接结构由N+掺杂的下沉区组成，所述下沉区的底部和所述半导体衬底接触，所述下沉区的顶部和所述源区接触；

或者，所述连接结构由深孔接触组成，所述深孔接触的底部穿过所述沟道区和所述第一外延层并和所述半导体衬底相接触；所述深孔接触的顶部和源极连接；

所述连接结构由深孔接触组成时，在所述沟道区的底部形成由P型重掺杂的第二接触区，所述第二接触区分别和所述沟道区和所述第一外延层接触并用以降低所述沟道区和所述第一外延层之间的接触电阻，并进而提高由所述漂移区、所述第一外延层和所述半导体衬底组成的NPN三极管的击穿电压。

2.如权利要求1所述的LDMOS器件，其特征在于：在所述沟道区中还形成由第二导电类型重掺杂的阱接触区。

3.如权利要求1所述的LDMOS器件，其特征在于：在所述源区的顶部形成有接触孔并通过接触孔连接到由正面金属层组成的源极；在所述多晶硅栅顶部形成有接触孔并通过接触孔连接到由正面金属层组成的栅极；在所述漏区的顶部形成有接触孔并通过接触孔连接到由正面金属层组成的漏极。

4.如权利要求1所述的LDMOS器件，其特征在于：所述深孔接触和所述第二接触区相隔有横向距离；或者，所述深孔接触穿过所述第二接触区。

5.如权利要求1或4所述的LDMOS器件，其特征在于：所述半导体衬底和所述第一外延层之间形成有一层P型重掺杂的第三P型层。

6.如权利要求5所述的LDMOS器件，其特征在于：所述第三P型层的掺杂体浓度为1e18cm^-3以上，厚度为1μm～3μm。

7.如权利要求1所述的LDMOS器件，其特征在于：所述第二接触区为一离子注入区，离子注入的杂质为硼，注入能量为500KeV～2MeV，注入剂量为1e14cm^-2～5e15cm^-2。

8.如权利要求1或2或3所述的LDMOS器件，其特征在于：所述半导体衬底的掺杂杂质为磷或砷。

9.如权利要求8所述的LDMOS器件，其特征在于：所述半导体衬底的掺杂杂质为砷。

10.如权利要求1或2或3所述的LDMOS器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层。