CN112713184A - 具有屏蔽栅的沟槽栅mosfet及其制造方法 - Google Patents

具有屏蔽栅的沟槽栅mosfet及其制造方法 Download PDF

Info

Publication number
CN112713184A
CN112713184A CN201911018116.7A CN201911018116A CN112713184A CN 112713184 A CN112713184 A CN 112713184A CN 201911018116 A CN201911018116 A CN 201911018116A CN 112713184 A CN112713184 A CN 112713184A
Authority
CN
China
Prior art keywords
gate
trench
layer
polysilicon
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911018116.7A
Other languages
English (en)
Other versions
CN112713184B (zh
Inventor
刘坚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Shangyangtong Integrated Circuit Co ltd
Original Assignee
Nantong Shangyangtong Integrated Circuit Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Shangyangtong Integrated Circuit Co ltd filed Critical Nantong Shangyangtong Integrated Circuit Co ltd
Priority to CN201911018116.7A priority Critical patent/CN112713184B/zh
Publication of CN112713184A publication Critical patent/CN112713184A/zh
Application granted granted Critical
Publication of CN112713184B publication Critical patent/CN112713184B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

本发明公开了一种具有屏蔽栅的沟槽栅MOSFET，屏蔽栅结构包括：形成于第一沟槽中的第一氧化层、多晶硅屏蔽栅、第二氧化层和第二多晶硅层；第一沟槽形成于具有第一导电类型掺杂的第一外延层中；多晶硅屏蔽栅为第二导电类型重掺杂并连接到源极；多晶硅屏蔽栅侧面覆盖漂移区并形成对漂移区进行横向耗尽的电荷平衡结构；第二多晶硅层的顶部连接到调节电极，第二多晶硅层、第二氧化层和多晶硅屏蔽栅形成第一MOS结构，通过调节电极加调节电压并通过第一MOS结构调节多晶硅屏蔽栅内部的载流子密度。本发明公开了一种具有屏蔽栅的沟槽栅MOSFET的制造方法。本发明能调节器件的Qoss，从而能调节器件的开关损耗，使器件适应于不同应用。

Description

具有屏蔽栅的沟槽栅MOSFET及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种具有屏蔽栅的沟槽栅MOSFET；本发明还涉及一种具有屏蔽栅的沟槽栅MOSFET的制造方法。
背景技术
自功率MOS技术发明以来，该技术已取得了很多重要的发展和长足的进步。近年来，功率MOS技术的新器件结构和新制造工艺不断的涌现，以达到两个最基本的目标：最大的功率处理能力，最小的功率损耗。沟槽栅MOSFET(Trench MOS)技术是实现此目标最重要的技术推动力之一。最初，Trench MOS技术的发明是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而，现有改进后的Trench MOS结构不但能降低沟道密度，还能进一步降低漂移区电阻；现有沟槽栅MOSFET主要是通过减小沟通宽度和器件的步进尺寸，增加器件的原胞密度，减小沟道电阻从而减小器件的导通电阻。
现有沟槽栅MOSFET具有如下问题：器件的电压承受区域主要是漂移区，漂移区由单一导电类型的半导体材料构成，如NMOS是采用N型半导体做为漂移区，漂移区的电阻率的选取受到器件的击穿电压的限制，通常击穿电压越高，漂移区的电阻需要更高，这会使得漂移区的电阻变高。
为了在得到较高的击穿电压的同时又降低漂移区电阻，现有技术中引入了屏蔽栅(Shield-Gate，SGT)结构，具有屏蔽栅的沟槽栅MOSFET通常也称为屏蔽分立栅(shield-Gate/Split Gate)沟槽MOSFET并简称为SGT MOSFET。屏蔽栅由填充于深沟槽中的多晶硅组成，组成屏蔽栅的多晶硅通常连接到源极，故通常也称为多晶硅源极或多晶硅屏蔽栅，器件的漂移区是采用多晶硅屏蔽栅来消除电荷，能建立电荷平衡的结构并降低漂移区的电场，从而能减小或者消除对漂移区杂质浓度的限制，并降低漂移区电阻，所以Shield-Gate技术通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的Trench MOS产品。
但是SGT结构需要由填充于很深的沟槽中的多晶硅源极组成，从而不可避免的有很高的源漏电荷(Qsd)，Qoss为Qsd和栅漏电荷(Qgd)的和，较高的Qsd会产生较高的输出电荷(Qoss)。由于应用开关的频率越来越快，开关损耗占据越来越重要的作用。较高的Qoss会增加开关损耗，所以，怎样降低Qoss就成为一个很重要的问题，尤其对于提高器件的应用效率来讲。
发明内容
本发明所要解决的技术问题是提供一种具有屏蔽栅的沟槽栅MOSFET，能调节器件的Qoss，从而能调节器件的开关损耗，使器件适应于不同应用。为此，本发明还提供一种具有屏蔽栅的沟槽栅MOSFET的制造方法。
为解决上述技术问题，本发明提供的具有屏蔽栅的沟槽栅MOSFET的屏蔽栅结构包括：形成于第一沟槽中的第一氧化层、多晶硅屏蔽栅、第二氧化层和第二多晶硅层。
所述第一沟槽形成于具有第一导电类型掺杂的第一外延层中，所述第一外延层形成于半导体衬底表面。
所述第一氧化层形成于所述第一沟槽的底部表面和侧面，所述多晶硅屏蔽栅形成在所述第一氧化层表面，所述第二氧化层形成在所述多晶硅屏蔽栅表面，所述第二多晶硅层形成在所述第二氧化层的表面。
所述多晶硅屏蔽栅为第二导电类型重掺杂，所述多晶硅屏蔽栅连接到由正面金属层组成的源极。
在所述第一外延层的表面区域中形成有由第二导电类型阱组成的沟道区，由所述沟道区底部的所述第一外延层组成漂移区。
所述多晶硅屏蔽栅侧面覆盖所述漂移区并形成对所述漂移区进行横向耗尽的电荷平衡结构。
所述第二多晶硅层的顶部连接到由正面金属层组成的调节电极，所述第二多晶硅层、所述第二氧化层和所述多晶硅屏蔽栅形成第一MOS结构，通过所述调节电极上设置的调节电压并通过所述第一MOS结构调节所述多晶硅屏蔽栅内部的载流子密度，并从而控制器件的输出电荷，降低器件的开关损耗。
进一步的改进是，沟槽栅形成在第二沟槽中，所述第二沟槽形成在所述第一外延层中且所述第二沟槽和所述第一沟槽在横向上具有间隔，所述第二沟槽穿过所述沟道区且所述第二沟槽的深度浅于所述第一沟槽的深度；所述沟槽栅包括栅介质层和多晶硅栅，所述栅介质层形成于所述第二沟槽内侧表面上，所述多晶硅栅由填充于所述第二沟槽中的第三多晶硅层组成。
或者，沟槽栅形成在所述第一沟槽的顶部区域中且所述沟槽栅穿过所述沟道区，所述沟槽栅形成区域的所述屏蔽栅结构被去除，所述沟槽栅包括栅介质层和多晶硅栅，所述栅介质层形成于所述第一沟槽顶部区域的内侧表面上，所述多晶硅栅由填充于所述第一沟槽顶部区域中的第三多晶硅层组成，在所述多晶硅栅和所述屏蔽栅结构之间隔离有栅极间介质层。
进一步的改进是，第一导电类型掺杂的源区形成在所述沟道区表面。
第一导电类型掺杂的漏区形成在减薄后的半导体衬底背面。
所述源区通过接触孔连接到所述源极；所述多晶硅栅通过接触孔连接到由所述正面金属层组成的栅极；所述漏区的背面形成有由背面金属层组成的漏极。
进一步的改进是，所述多晶硅屏蔽栅由对完全填充在形成有所述第一氧化层的所述第一沟槽中的第一多晶硅层进行刻蚀后的剩余部分组成，所述第一多晶硅层被去除的区域通过光刻定义且被去除的区域形成第一子沟槽，所述第二氧化层和所述第二多晶硅层形成在所述第一子沟槽中。
进一步的改进是，所述第一沟槽的深度为3微米～4微米，所述第一沟槽的宽度为0.5微米～1微米。
所述第一氧化层的厚度为0.15微米～0.3微米。
所述多晶硅屏蔽栅的掺杂浓度为1E19cm-3以上。
所述沟道区通过离子注入加热扩散形成，所述沟道区的离子注入剂量为几个E15/cm2。
进一步的改进是，所述沟槽栅的深度为0.4微米～1.5微米。
进一步的改进是，所述半导体衬底为第一导电类型重掺杂结构，所述半导体衬底的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。
为解决上述技术问题，本发明提供的具有屏蔽栅的沟槽栅MOSFET的制造方法中包括如下形成屏蔽栅结构的步骤：
步骤一、在半导体衬底表面形成第一导电类型掺杂的第一外延层，采用光刻定义加刻蚀工艺在所述第一外延层中形成第一沟槽。
步骤二、采用淀积工艺形成第一氧化层，所述第一氧化层形成在所述第一沟槽的底部表面和侧面并延伸到所述第一沟槽外部表面上。
步骤三、淀积形成第二导电类型重掺杂的第一多晶硅层将所述第一沟槽完全填充，所述第一多晶硅层还延伸到所述第一沟槽外部表面上；采用化学机械研磨(CMP)工艺将延伸到所述第一沟槽外的所述第一多晶硅层去除以及将所述第一沟槽内的所述第一多晶硅层和所述第一沟槽的顶部表面相平。
步骤四、采用光刻定义加对所述第一多晶硅层的刻蚀工艺在所述第一多晶硅层中形成第一子沟槽，由刻蚀后的所述第一多晶硅层组成多晶硅屏蔽栅，所述第一子沟槽位于所述第一沟槽内部的所述第一多晶硅层被去除的区域组成。
步骤五、采用淀积工艺形成第二氧化层，所述第二氧化层形成在所述第一子沟槽的底部表面和侧面并延伸到所述第一子沟槽外部表面上。
步骤六、淀积形成第二多晶硅层将所述第一子沟槽完全填充，所述第二多晶硅层还延伸到所述第一子沟槽外部表面上；采用化学机械研磨工艺将延伸到所述第一子沟槽外的所述第二多晶硅层去除以及将所述第一子沟槽内的所述第二多晶硅层和所述第一子沟槽的顶部表面相平；采用化学机械研磨工艺将所述第一子沟槽外的所述第二氧化层以及所述第一沟槽外的所述第一氧化层去除。
之后还包括步骤：
在所述第一外延层的表面区域中形成由第二导电类型阱组成的沟道区，由所述沟道区底部的所述第一外延层组成漂移区；所述多晶硅屏蔽栅侧面覆盖所述漂移区并形成对所述漂移区进行横向耗尽的电荷平衡结构。
形成多晶硅屏蔽栅的连接结构以及所述第二多晶硅层的连接结构，所述多晶硅屏蔽栅连接到由正面金属层组成的源极；所述第二多晶硅层的顶部连接到由正面金属层组成的调节电极，所述第二多晶硅层、所述第二氧化层和所述多晶硅屏蔽栅形成第一MOS结构，通过所述调节电极上设置的调节电压并通过所述第一MOS结构调节所述多晶硅屏蔽栅内部的载流子密度，并从而控制器件的输出电荷，降低器件的开关损耗。
进一步的改进是，形成所述屏蔽栅结构之后还包括如下步骤：
步骤七、形成沟槽栅，包括如下分步骤：
步骤71、采用光刻加刻蚀工艺在所述第一外延层中形成第二沟槽，所述第二沟槽和所述第一沟槽在横向上具有间隔，所述第二沟槽穿过所述沟道区且所述第二沟槽的深度浅于所述第一沟槽的深度。
步骤72、在所述第二沟槽内侧表面上形成栅介质层。
步骤73、在所述第二沟槽中填充由第三多晶硅层组成的多晶硅栅。
或者，形成所述沟槽栅的分步骤包括：
步骤71、所述沟槽栅的形成区域位于所述第一沟槽的顶部区域，采用光刻加刻蚀工艺将所述沟槽栅的形成区域中的所述屏蔽栅结构去除。
步骤72、在所述第一沟槽顶部区域的内侧表面上形成栅介质层，在所述屏蔽栅结构的表面上形成栅极间介质层。
步骤73、在所述沟槽栅的形成区域中填充由第三多晶硅层组成的多晶硅栅，所述多晶硅栅和所述屏蔽栅结构之间隔离有所述栅极间介质层。
进一步的改进是，所述沟道区在所述沟槽栅形成之后形成；形成所述沟道区之后还包括如下步骤：
步骤八、在所述沟道区表面形成第一导电类型中掺杂的源区。
步骤九、形成层间膜、接触孔和所述正面金属层；所述接触孔穿过所述层间膜；对所述正面金属层进行图形化形成所述源极、所述调节电极和栅极；所述源区通过接触孔连接到所述源极；所述多晶硅栅通过接触孔连接到由所述正面金属层组成的栅极；所述多晶硅屏蔽栅通过接触孔连接到所述源极；所述第二多晶硅层通过接触孔连接到所述调节电极。
步骤十、对所述半导体衬底进行背面减薄，在所述半导体衬底背面形成第一导电类型中掺杂的漏区。
步骤十一、在所述漏区的背面形成背面金属层，由所述背面金属层组成漏极。
进一步的改进是，所述第一沟槽的深度为3微米～4微米，所述第一沟槽的宽度为0.5微米～1微米。
所述第一氧化层的厚度为0.15微米～0.3微米。
所述多晶硅屏蔽栅的掺杂浓度为1E19cm-3以上。
所述沟道区通过离子注入加热扩散形成，所述沟道区的离子注入剂量为几个E15/cm2。
进一步的改进是，所述沟槽栅的深度为0.4微米～1.5微米。
进一步的改进是，所述半导体衬底为第一导电类型重掺杂结构，所述半导体衬底的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。
进一步的改进是，步骤九中形成所述接触孔的分步骤包括：
进行光刻定义，之后对所述层间膜进行刻蚀形成所述接触孔的开口。
在所述接触孔的开口中淀积填充金属层形成所述接触孔，所述接触孔的金属层材料为钨，在淀积钨之前还包括淀积由钛和氮化钛叠加而成的黏附阻挡层。
在所述接触孔的开口打开之后，还包括在所述接触孔的开口底部注入第二导电类型重掺杂的沟道引出区的步骤。
进一步的改进是，具有屏蔽栅的沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，具有屏蔽栅的沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明的屏蔽栅结构中，在多晶硅屏蔽栅的基础上增加了覆盖在多晶硅屏蔽栅上的第二氧化层和第二多晶硅层，并且将第二多晶硅层连接到调节电极，这样就能形成一个能调节多晶硅屏蔽栅中的载流子密度的调节结构，调节原理为，由第二多晶硅层、第二氧化层和多晶硅屏蔽栅叠加形成第一MOS结构，在调节电极上加电压之后，通过第一MOS结构就能调节多晶硅屏蔽栅中的载流子密度，从而能调节由多晶硅屏蔽栅通过第一氧化层和漂移区之间形成源漏电容大小并调节源漏电荷即Qsd，由于Qoss中包括了Qsd，故最后能调节器件的Qoss，从而能调节器件的开关损耗，使器件适应于不同应用。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的结构示意图；
图2A-图2J是本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的制造方法各步骤中的器件结构示意图。
具体实施方式
本发明第一实施例具有屏蔽栅的沟槽栅MOSFET：
如图1所示，是本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的结构示意图；本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的屏蔽栅结构包括：形成于第一沟槽3中的第一氧化层4、多晶硅屏蔽栅5、第二氧化层7和第二多晶硅层8。
所述第一沟槽3形成于具有第一导电类型掺杂的第一外延层2中，所述第一外延层2形成于半导体衬底1表面。
所述第一氧化层4形成于所述第一沟槽3的底部表面和侧面，所述多晶硅屏蔽栅5形成在所述第一氧化层4表面，所述第二氧化层7形成在所述多晶硅屏蔽栅5表面，所述第二多晶硅层8形成在所述第二氧化层7的表面。
所述多晶硅屏蔽栅5为第二导电类型重掺杂，所述多晶硅屏蔽栅5连接到由正面金属层14组成的源极。
在所述第一外延层2的表面区域中形成有由第二导电类型阱组成的沟道区10，由所述沟道区10底部的所述第一外延层2组成漂移区。
所述多晶硅屏蔽栅5侧面覆盖所述漂移区并形成对所述漂移区进行横向耗尽的电荷平衡结构。
所述第二多晶硅层8的顶部连接到由正面金属层14组成的调节电极，所述第二多晶硅层8、所述第二氧化层7和所述多晶硅屏蔽栅5形成第一MOS结构，通过所述调节电极上设置的调节电压并通过所述第一MOS结构调节所述多晶硅屏蔽栅5内部的载流子密度，并从而控制器件的输出电荷，降低器件的开关损耗。
本发明第一实施例中，沟槽栅形成在第二沟槽201中，所述第二沟槽201形成在所述第一外延层2中且所述第二沟槽201和所述第一沟槽3在横向上具有间隔，所述第二沟槽201穿过所述沟道区10且所述第二沟槽201的深度浅于所述第一沟槽3的深度；所述沟槽栅包括栅介质层202和多晶硅栅9，所述栅介质层202形成于所述第二沟槽201内侧表面上，所述多晶硅栅9由填充于所述第二沟槽201中的第三多晶硅层组成。所述栅介质层202为栅氧化层。
第一导电类型掺杂的源区11形成在所述沟道区10表面。
第一导电类型掺杂的漏区形成在减薄后的半导体衬底1背面。
所述源区11通过接触孔13连接到所述源极；所述多晶硅栅9通过接触孔13连接到由所述正面金属层14组成的栅极；所述漏区的背面形成有由背面金属层组成的漏极。所述接触孔13穿过层间膜12。
本发明实施例中，由于所述沟槽栅和所述屏蔽栅结构采用横向分开设置，故所述第二多晶硅层8和所述多晶硅屏蔽栅5的表面之间位于所述层间膜12的底部，故能在所述第二多晶硅层8和所述多晶硅屏蔽栅5的顶部之间形成接触孔13。所以，所述第二多晶硅层8通过顶部的接触孔13连接到所述调节电极，所述多晶硅屏蔽栅5通过顶部的接触孔13连接到所述源极。
所述多晶硅屏蔽栅5由对完全填充在形成有所述第一氧化层4的所述第一沟槽3中的第一多晶硅层5进行刻蚀后的剩余部分组成，所述第一多晶硅层5被去除的区域通过光刻定义且被去除的区域形成第一子沟槽6，所述第二氧化层7和所述第二多晶硅层8形成在所述第一子沟槽6中。
本发明实施例中，所述第一沟槽3的深度为3微米～4微米，所述第一沟槽3的宽度为0.5微米～1为微米。例如：可以取如下参数：所述第一沟槽3的深度为3.5微米，所述第一沟槽3的宽度为0.8微米
所述第一氧化层4的厚度为0.15微米～0.3微米。
所述多晶硅屏蔽栅5的掺杂浓度为1E19cm-3以上。
所述沟道区10通过离子注入加热扩散形成，所述沟道区10的离子注入剂量为几个E15/cm2。所述沟道区10需要在器件反向偏置时承受电压。
所述沟槽栅的深度为0.4微米～1.5微米。所述沟槽栅的深度即所述第二沟槽201的深度能按照器件的需求调整，可以设计为短沟道的，例如深度0.4微米～0.5微米；也能加大深度，做到0.8微米～1.5微米，调整器件的Cgd。
所述半导体衬底1为第一导电类型重掺杂结构，所述半导体衬底1的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。所述半导体衬底1的掺杂杂质能为磷，也能为砷。在低压器件中，所述半导体衬底1能采用红磷衬底，电阻率能小于0.0017欧姆·厘米。
所述第一外延层2的掺杂杂质能为磷，也能为砷；所述第一外延层2的电阻率和厚度根据器件的结构，器件的击穿电压来选取，40V～60V的器件的所述第一外延层2的电阻率在0.1欧姆·厘米～0.15欧姆·厘米之间，厚度为3微米～5微米。
本发明第一实施例具有屏蔽栅的沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：具有屏蔽栅的沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明第一实施例屏蔽栅结构中，在多晶硅屏蔽栅5的基础上增加了覆盖在多晶硅屏蔽栅5上的第二氧化层7和第二多晶硅层8，并且将第二多晶硅层8连接到调节电极，这样就能形成一个能调节多晶硅屏蔽栅5中的载流子密度的调节结构，调节原理为，由第二多晶硅层8、第二氧化层7和多晶硅屏蔽栅5叠加形成第一MOS结构，在调节电极上加电压之后，通过第一MOS结构就能调节多晶硅屏蔽栅5中的载流子密度，从而能调节由多晶硅屏蔽栅5通过第一氧化层4和漂移区之间形成源漏电容大小并调节源漏电荷即Qsd，由于Qoss中包括了Qsd，故最后能调节器件的Qoss，从而能调节器件的开关损耗，使器件适应于不同应用。
本发明第二实施例具有屏蔽栅的沟槽栅MOSFET：
本发明第二实施例具有屏蔽栅的沟槽栅MOSFET和本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的区别之处为，本发明第二实施例具有屏蔽栅的沟槽栅MOSFET中具有如下特征：
沟槽栅形成在所述第一沟槽3的顶部区域中且所述沟槽栅穿过所述沟道区10，所述沟槽栅形成区域的所述屏蔽栅结构被去除，所述沟槽栅包括栅介质层202和多晶硅栅9，所述栅介质层202形成于所述第一沟槽3顶部区域的内侧表面上，所述多晶硅栅9由填充于所述第一沟槽3顶部区域中的第三多晶硅层组成，在所述多晶硅栅9和所述屏蔽栅结构之间隔离有栅极间介质层。
所述沟槽栅和所述屏蔽栅结构之间能形成上下结构，也能形成左右结构。
本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的制造方法：
如图2A至图2J所示，是本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的制造方法各步骤中的器件结构示意图；本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的制造方法中包括如下形成屏蔽栅结构的步骤：
步骤一、如图2A所示，在半导体衬底1表面形成第一导电类型掺杂的第一外延层2。
所述半导体衬底1为第一导电类型重掺杂结构，所述半导体衬底1的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。所述半导体衬底1的掺杂杂质能为磷，也能为砷。在低压器件中，所述半导体衬底1能采用红磷衬底，电阻率能小于0.0017欧姆·厘米。
所述第一外延层2的掺杂杂质能为磷，也能为砷；所述第一外延层2的电阻率和厚度根据器件的结构，器件的击穿电压来选取，40V～60V的器件的所述第一外延层2的电阻率在0.1欧姆·厘米～0.15欧姆·厘米之间，厚度为3微米～5微米。
如图2B所示，采用光刻工艺形成光刻胶图形101；以光刻胶图形101为掩膜进行刻蚀工艺在所述第一外延层2中形成第一沟槽3。之后去除所述光刻胶图形101。本发明实施例方法中，所述第一沟槽3的深度为3微米～4微米，所述第一沟槽3的宽度为0.5微米～1为微米。例如：可以取如下参数：所述第一沟槽3的深度为3.5微米，所述第一沟槽3的宽度为0.8微米。
步骤二、如图2C所示，采用淀积工艺形成第一氧化层4，所述第一氧化层4形成在所述第一沟槽3的底部表面和侧面并延伸到所述第一沟槽3外部表面上。
所述第一氧化层4的厚度为0.15微米～0.3微米。
较佳选择为，在形成所述第一氧化层4之前还包括一次形成牺牲氧化层之后再去除所述牺牲氧化层的步骤，所述牺牲氧化层采用热氧化工艺形成，厚度为40纳米～50纳米，采用湿法刻蚀工艺去除。
步骤三、如图2D所示，淀积形成第二导电类型重掺杂的第一多晶硅层5将所述第一沟槽3完全填充，所述第一多晶硅层5还延伸到所述第一沟槽3外部表面上；采用化学机械研磨工艺将延伸到所述第一沟槽3外的所述第一多晶硅层5去除以及将所述第一沟槽3内的所述第一多晶硅层5和所述第一沟槽3的顶部表面相平。
所述第一多晶硅层5的掺杂浓度为1E19cm-3以上。
步骤四、如图2E所示，采用光刻工艺形成光刻胶图形102，在光刻胶图形102的定义下对所述第一多晶硅层5进行刻蚀工艺从而在所述第一多晶硅层5中形成第一子沟槽6，由刻蚀后的所述第一多晶硅层5组成多晶硅屏蔽栅5，所述第一子沟槽6位于所述第一沟槽3内部的所述第一多晶硅层5被去除的区域组成。
步骤五、如图2F所示，采用淀积工艺形成第二氧化层7，所述第二氧化层7形成在所述第一子沟槽6的底部表面和侧面并延伸到所述第一子沟槽6外部表面上。
步骤六、如图2G所示，淀积形成第二多晶硅层8将所述第一子沟槽6完全填充，所述第二多晶硅层8还延伸到所述第一子沟槽6外部表面上；采用化学机械研磨工艺将延伸到所述第一子沟槽6外的所述第二多晶硅层8去除以及将所述第一子沟槽6内的所述第二多晶硅层8和所述第一子沟槽6的顶部表面相平；采用化学机械研磨工艺将所述第一子沟槽6外的所述第二氧化层7以及所述第一沟槽3外的所述第一氧化层4去除。
之后还包括步骤：
在所述第一外延层2的表面区域中形成由第二导电类型阱组成的沟道区10，由所述沟道区10底部的所述第一外延层2组成漂移区；所述多晶硅屏蔽栅5侧面覆盖所述漂移区并形成对所述漂移区进行横向耗尽的电荷平衡结构。
形成多晶硅屏蔽栅5的连接结构以及所述第二多晶硅层8的连接结构，所述多晶硅屏蔽栅5连接到由正面金属层14组成的源极；所述第二多晶硅层8的顶部连接到由正面金属层14组成的调节电极，所述第二多晶硅层8、所述第二氧化层7和所述多晶硅屏蔽栅5形成第一MOS结构，通过所述调节电极上设置的调节电压并通过所述第一MOS结构调节所述多晶硅屏蔽栅5内部的载流子密度，并从而控制器件的输出电荷，降低器件的开关损耗。
本发明第一实施例方法中，形成所述屏蔽栅结构之后还包括如下步骤：
步骤七、如图2H所示，形成沟槽栅，包括如下分步骤：
步骤71、采用光刻加刻蚀工艺在所述第一外延层2中形成第二沟槽201，所述第二沟槽201和所述第一沟槽3在横向上具有间隔，所述第二沟槽201穿过所述沟道区10且所述第二沟槽201的深度浅于所述第一沟槽3的深度。
所述沟槽栅的深度为0.4微米～1.5微米。所述沟槽栅的深度即所述第二沟槽201的深度能按照器件的需求调整，可以设计为短沟道的，例如深度0.4微米～0.5微米；也能加大深度，做到0.8微米～1.5微米，调整器件的Cgd。
步骤72、在所述第二沟槽201内侧表面上形成栅介质层202。
步骤73、在所述第二沟槽201中填充由第三多晶硅层组成的多晶硅栅9。
所述沟道区10在所述沟槽栅形成之后形成。所述沟道区10通过离子注入加热扩散形成，所述沟道区10的离子注入剂量为几个E15/cm2。如图2H所示，在进行所述沟道区10的离子注入工艺之前先形成遮蔽氧化层(screen oxide)103。之后，如图2I所示，进行标记104所示的离子注入形成所述沟道区。
形成所述沟道区10之后还包括如下步骤：
步骤八、如图2I所示，在所述沟道区10表面形成第一导电类型中掺杂的源区11。
步骤九、如图2J所示，形成层间膜12；接触孔13。所述接触孔13穿过所述层间膜12。
形成所述接触孔13的分步骤包括：
进行光刻定义，之后对所述层间膜12进行刻蚀形成所述接触孔13的开口13a。
如图1所示，在所述接触孔13的开口13a中淀积填充金属层形成所述接触孔13，所述接触孔13的金属层材料为钨，在淀积钨之前还包括淀积由钛和氮化钛叠加而成的黏附阻挡层。
在所述接触孔13的开口打开之后，还包括在所述接触孔13的开口底部注入第二导电类型重掺杂的沟道引出区的步骤。
如图1所示，形成所述接触孔13之后，形成所述正面金属层14；对所述正面金属层14进行图形化形成所述源极、所述调节电极和栅极。所述源区11通过接触孔13连接到所述源极；所述多晶硅栅9通过接触孔13连接到由所述正面金属层14组成的栅极；所述多晶硅屏蔽栅5通过接触孔13连接到所述源极；所述第二多晶硅层8通过接触孔13连接到所述调节电极。
步骤十、对所述半导体衬底1进行背面减薄，在所述半导体衬底1背面形成第一导电类型中掺杂的漏区。
步骤十一、在所述漏区的背面形成背面金属层，由所述背面金属层组成漏极。
本发明第一实施例方法中，具有屏蔽栅的沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：具有屏蔽栅的沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明第一实施例方法中，采用5次光刻，通过电荷平衡槽即第一沟槽3的光刻和刻蚀，以及离子注入，形成了一个电荷平衡区域即屏蔽栅结构，该电荷平衡区域的P型杂质和临近的N型漂移区进行互相耗尽，保证了N区漂移区的杂质浓度可以设计得比现有无屏蔽栅结构的沟槽栅器件的浓度高很多，从而减小导通电阻。
而且，本发明第一实施例器件在此原有的电荷平衡区域概念的基础上，多采用一层源极多晶硅即所述第一多晶硅层5的光刻技术，通过调节电极MOS结构即所述第一MOS结构来控制多晶硅屏蔽栅5里面的载流子密度进而来控制器件的Qoss，进而取得降低开关损耗的作用。
器件通过所述第二多晶硅层8来控制多晶硅屏蔽栅5里面的载流子密度来控制器件的Qsd,进而控制Qoss,从而可以相对于不同的应用来调节不同的开关损耗。
本发明第一实施例方法中，P型阱即所述沟道区10注入前的screen oxide103,N+源区11注入前的screen oxide的厚度都能得到很好的控制，保证了器件性能的一致性
本发明第一实施例方法中，沟槽栅中多晶硅栅9是通过CMP完成的，多晶硅栅9在第二沟槽201顶部没有现有常规MOSFET的顶部多晶硅的缺口(notch)，能改善器件性能的一致性。
本发明第二实施例具有屏蔽栅的沟槽栅MOSFET的制造方法：
本发明第二实施例具有屏蔽栅的沟槽栅MOSFET的制造方法和本发明第一实施例具有屏蔽栅的沟槽栅MOSFET的制造方法区别之处为，本发明第二实施例具有屏蔽栅的沟槽栅MOSFET的制造方法中具有如下特征：
形成所述沟槽栅的分步骤包括：
步骤71、所述沟槽栅的形成区域位于所述第一沟槽3的顶部区域，采用光刻加刻蚀工艺将所述沟槽栅的形成区域中的所述屏蔽栅结构去除。
步骤72、在所述第一沟槽3顶部区域的内侧表面上形成栅介质层202，在所述屏蔽栅结构的表面上形成栅极间介质层。
步骤73、在所述沟槽栅的形成区域中填充由第三多晶硅层组成的多晶硅栅9，所述多晶硅栅9和所述屏蔽栅结构之间隔离有所述栅极间介质层。
所述沟槽栅和所述屏蔽栅结构之间能形成上下结构，也能形成左右结构。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种具有屏蔽栅的沟槽栅MOSFET，其特征在于，屏蔽栅结构包括：形成于第一沟槽中的第一氧化层、多晶硅屏蔽栅、第二氧化层和第二多晶硅层；
所述第一沟槽形成于具有第一导电类型掺杂的第一外延层中，所述第一外延层形成于半导体衬底表面；
所述第一氧化层形成于所述第一沟槽的底部表面和侧面，所述多晶硅屏蔽栅形成在所述第一氧化层表面，所述第二氧化层形成在所述多晶硅屏蔽栅表面，所述第二多晶硅层形成在所述第二氧化层的表面；
所述多晶硅屏蔽栅为第二导电类型重掺杂，所述多晶硅屏蔽栅连接到由正面金属层组成的源极；
在所述第一外延层的表面区域中形成有由第二导电类型阱组成的沟道区，由所述沟道区底部的所述第一外延层组成漂移区；
所述多晶硅屏蔽栅侧面覆盖所述漂移区并形成对所述漂移区进行横向耗尽的电荷平衡结构；
所述第二多晶硅层的顶部连接到由正面金属层组成的调节电极，所述第二多晶硅层、所述第二氧化层和所述多晶硅屏蔽栅形成第一MOS结构，通过所述调节电极上设置的调节电压并通过所述第一MOS结构调节所述多晶硅屏蔽栅内部的载流子密度，并从而控制器件的输出电荷，降低器件的开关损耗。
2.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET，其特征在于：沟槽栅形成在第二沟槽中，所述第二沟槽形成在所述第一外延层中且所述第二沟槽和所述第一沟槽在横向上具有间隔，所述第二沟槽穿过所述沟道区且所述第二沟槽的深度浅于所述第一沟槽的深度；所述沟槽栅包括栅介质层和多晶硅栅，所述栅介质层形成于所述第二沟槽内侧表面上，所述多晶硅栅由填充于所述第二沟槽中的第三多晶硅层组成；
或者，沟槽栅形成在所述第一沟槽的顶部区域中且所述沟槽栅穿过所述沟道区，所述沟槽栅形成区域的所述屏蔽栅结构被去除，所述沟槽栅包括栅介质层和多晶硅栅，所述栅介质层形成于所述第一沟槽顶部区域的内侧表面上，所述多晶硅栅由填充于所述第一沟槽顶部区域中的第三多晶硅层组成，在所述多晶硅栅和所述屏蔽栅结构之间隔离有栅极间介质层。
3.如权利要求2所述的具有屏蔽栅的沟槽栅MOSFET，其特征在于：第一导电类型掺杂的源区形成在所述沟道区表面；
第一导电类型掺杂的漏区形成在减薄后的半导体衬底背面；
所述源区通过接触孔连接到所述源极；所述多晶硅栅通过接触孔连接到由所述正面金属层组成的栅极；所述漏区的背面形成有由背面金属层组成的漏极。
4.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET，其特征在于：所述多晶硅屏蔽栅由对完全填充在形成有所述第一氧化层的所述第一沟槽中的第一多晶硅层进行刻蚀后的剩余部分组成，所述第一多晶硅层被去除的区域通过光刻定义且被去除的区域形成第一子沟槽，所述第二氧化层和所述第二多晶硅层形成在所述第一子沟槽中。
5.如权利要求2所述的具有屏蔽栅的沟槽栅MOSFET，其特征在于：所述第一沟槽的深度为3微米～4微米，所述第一沟槽的宽度为0.5微米～1微米；
所述第一氧化层的厚度为0.15微米～0.3微米；
所述多晶硅屏蔽栅的掺杂浓度为1E19cm-3以上；
所述沟道区通过离子注入加热扩散形成，所述沟道区的离子注入剂量为几个E15/cm2。
6.如权利要求2所述的具有屏蔽栅的沟槽栅MOSFET，其特征在于：所述沟槽栅的深度为0.4微米～1.5微米。
7.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET，其特征在于：所述半导体衬底为第一导电类型重掺杂结构，所述半导体衬底的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。
8.一种具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于，包括如下形成屏蔽栅结构的步骤：
步骤一、在半导体衬底表面形成第一导电类型掺杂的第一外延层，采用光刻定义加刻蚀工艺在所述第一外延层中形成第一沟槽；
步骤二、采用淀积工艺形成第一氧化层，所述第一氧化层形成在所述第一沟槽的底部表面和侧面并延伸到所述第一沟槽外部表面上；
步骤三、淀积形成第二导电类型重掺杂的第一多晶硅层将所述第一沟槽完全填充，所述第一多晶硅层还延伸到所述第一沟槽外部表面上；采用化学机械研磨工艺将延伸到所述第一沟槽外的所述第一多晶硅层去除以及将所述第一沟槽内的所述第一多晶硅层和所述第一沟槽的顶部表面相平；
步骤四、采用光刻定义加对所述第一多晶硅层的刻蚀工艺在所述第一多晶硅层中形成第一子沟槽，由刻蚀后的所述第一多晶硅层组成多晶硅屏蔽栅，所述第一子沟槽位于所述第一沟槽内部的所述第一多晶硅层被去除的区域组成；
步骤五、采用淀积工艺形成第二氧化层，所述第二氧化层形成在所述第一子沟槽的底部表面和侧面并延伸到所述第一子沟槽外部表面上；
步骤六、淀积形成第二多晶硅层将所述第一子沟槽完全填充，所述第二多晶硅层还延伸到所述第一子沟槽外部表面上；采用化学机械研磨工艺将延伸到所述第一子沟槽外的所述第二多晶硅层去除以及将所述第一子沟槽内的所述第二多晶硅层和所述第一子沟槽的顶部表面相平；采用化学机械研磨工艺将所述第一子沟槽外的所述第二氧化层以及所述第一沟槽外的所述第一氧化层去除；
之后还包括步骤：
在所述第一外延层的表面区域中形成由第二导电类型阱组成的沟道区，由所述沟道区底部的所述第一外延层组成漂移区；所述多晶硅屏蔽栅侧面覆盖所述漂移区并形成对所述漂移区进行横向耗尽的电荷平衡结构；
形成多晶硅屏蔽栅的连接结构以及所述第二多晶硅层的连接结构，所述多晶硅屏蔽栅连接到由正面金属层组成的源极；所述第二多晶硅层的顶部连接到由正面金属层组成的调节电极，所述第二多晶硅层、所述第二氧化层和所述多晶硅屏蔽栅形成第一MOS结构，通过所述调节电极上设置的调节电压并通过所述第一MOS结构调节所述多晶硅屏蔽栅内部的载流子密度，并从而控制器件的输出电荷，降低器件的开关损耗。
9.如权利要求8所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：形成所述屏蔽栅结构之后还包括如下步骤：
步骤七、形成沟槽栅，包括如下分步骤：
步骤71、采用光刻加刻蚀工艺在所述第一外延层中形成第二沟槽，所述第二沟槽和所述第一沟槽在横向上具有间隔，所述第二沟槽穿过所述沟道区且所述第二沟槽的深度浅于所述第一沟槽的深度；
步骤72、在所述第二沟槽内侧表面上形成栅介质层；
步骤73、在所述第二沟槽中填充由第三多晶硅层组成的多晶硅栅；
或者，形成所述沟槽栅的分步骤包括：
步骤71、所述沟槽栅的形成区域位于所述第一沟槽的顶部区域，采用光刻加刻蚀工艺将所述沟槽栅的形成区域中的所述屏蔽栅结构去除；
步骤72、在所述第一沟槽顶部区域的内侧表面上形成栅介质层，在所述屏蔽栅结构的表面上形成栅极间介质层；
步骤73、在所述沟槽栅的形成区域中填充由第三多晶硅层组成的多晶硅栅，所述多晶硅栅和所述屏蔽栅结构之间隔离有所述栅极间介质层。
10.如权利要求9所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述沟道区在所述沟槽栅形成之后形成；形成所述沟道区之后还包括如下步骤：
步骤八、在所述沟道区表面形成第一导电类型中掺杂的源区；
步骤九、形成层间膜、接触孔和所述正面金属层；所述接触孔穿过所述层间膜；对所述正面金属层进行图形化形成所述源极、所述调节电极和栅极；所述源区通过接触孔连接到所述源极；所述多晶硅栅通过接触孔连接到由所述正面金属层组成的栅极；所述多晶硅屏蔽栅通过接触孔连接到所述源极；所述第二多晶硅层通过接触孔连接到所述调节电极；
步骤十、对所述半导体衬底进行背面减薄，在所述半导体衬底背面形成第一导电类型中掺杂的漏区；
步骤十一、在所述漏区的背面形成背面金属层，由所述背面金属层组成漏极。
11.如权利要求9所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述第一沟槽的深度为3微米～4微米，所述第一沟槽的宽度为0.5微米～1微米；
所述第一氧化层的厚度为0.15微米～0.3微米；
所述多晶硅屏蔽栅的掺杂浓度为1E19cm-3以上；
所述沟道区通过离子注入加热扩散形成，所述沟道区的离子注入剂量为几个E15/cm2。
12.如权利要求9所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述沟槽栅的深度为0.4微米～1.5微米。
13.如权利要求8所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述半导体衬底为第一导电类型重掺杂结构，所述半导体衬底的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。
14.如权利要求10所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：步骤九中形成所述接触孔的分步骤包括：
进行光刻定义，之后对所述层间膜进行刻蚀形成所述接触孔的开口；
在所述接触孔的开口中淀积填充金属层形成所述接触孔，所述接触孔的金属层材料为钨，在淀积钨之前还包括淀积由钛和氮化钛叠加而成的黏附阻挡层；
在所述接触孔的开口打开之后，还包括在所述接触孔的开口底部注入第二导电类型重掺杂的沟道引出区的步骤。
15.如权利要求8-14中任一权项所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：具有屏蔽栅的沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，具有屏蔽栅的沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
CN201911018116.7A 2019-10-24 2019-10-24 具有屏蔽栅的沟槽栅mosfet及其制造方法 Active CN112713184B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911018116.7A CN112713184B (zh) 2019-10-24 2019-10-24 具有屏蔽栅的沟槽栅mosfet及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911018116.7A CN112713184B (zh) 2019-10-24 2019-10-24 具有屏蔽栅的沟槽栅mosfet及其制造方法

Publications (2)

Publication Number Publication Date
CN112713184A true CN112713184A (zh) 2021-04-27
CN112713184B CN112713184B (zh) 2024-04-02

Family

ID=75540213

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911018116.7A Active CN112713184B (zh) 2019-10-24 2019-10-24 具有屏蔽栅的沟槽栅mosfet及其制造方法

Country Status (1)

Country Link
CN (1) CN112713184B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113471278A (zh) * 2021-06-24 2021-10-01 无锡新洁能股份有限公司 屏蔽栅沟槽型半导体器件及其制造方法
CN113488540A (zh) * 2021-06-05 2021-10-08 北京工业大学 一种具有垂直场板保护的SiC基槽栅MOSFET结构
CN113851523A (zh) * 2021-09-02 2021-12-28 深圳市威兆半导体有限公司 一种屏蔽栅mosfet及制作方法
CN114664934A (zh) * 2022-05-23 2022-06-24 江苏游隼微电子有限公司 一种含有场板的dmos晶体管及其制作方法
CN115132846A (zh) * 2022-07-05 2022-09-30 上海功成半导体科技有限公司 一种复合功率器件结构及其制备方法
CN115332316A (zh) * 2022-10-11 2022-11-11 深圳芯能半导体技术有限公司 一种沟槽mosfet器件及其制备方法、芯片
WO2022247413A1 (zh) * 2021-05-24 2022-12-01 华润微电子（重庆）有限公司 Mosfet器件及制备方法
CN115602541A (zh) * 2021-10-11 2023-01-13 和舰芯片制造（苏州）股份有限公司（Cn） 一种具有沟槽栅极的晶圆的制备方法及晶圆
CN116779665A (zh) * 2023-08-22 2023-09-19 深圳芯能半导体技术有限公司 一种栅极电容可调的igbt芯片及其制作方法
CN116779649A (zh) * 2023-08-18 2023-09-19 深圳市锐骏半导体股份有限公司 半导体功率器件版图
CN117012817A (zh) * 2023-09-25 2023-11-07 上海功成半导体科技有限公司 一种沟槽栅igbt器件及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847603A (zh) * 2009-03-26 2010-09-29 尼克森微电子股份有限公司 低栅极电荷的沟槽式功率半导体的制造方法及其结构
CN103688363A (zh) * 2011-05-18 2014-03-26 威世硅尼克斯公司 半导体器件
CN104518028A (zh) * 2014-08-13 2015-04-15 上海华虹宏力半导体制造有限公司 基于屏蔽栅结构的沟槽栅mosfet
CN106057674A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN106298941A (zh) * 2016-09-13 2017-01-04 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
CN107316899A (zh) * 2017-07-14 2017-11-03 何春晖 半超结器件及其制造方法
CN109065542A (zh) * 2018-08-10 2018-12-21 无锡新洁能股份有限公司 一种屏蔽栅功率mosfet器件及其制造方法
CN109166926A (zh) * 2018-08-29 2019-01-08 电子科技大学 一种屏蔽栅功率器件

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847603A (zh) * 2009-03-26 2010-09-29 尼克森微电子股份有限公司 低栅极电荷的沟槽式功率半导体的制造方法及其结构
CN103688363A (zh) * 2011-05-18 2014-03-26 威世硅尼克斯公司 半导体器件
CN104518028A (zh) * 2014-08-13 2015-04-15 上海华虹宏力半导体制造有限公司 基于屏蔽栅结构的沟槽栅mosfet
CN106057674A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN106298941A (zh) * 2016-09-13 2017-01-04 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
CN107316899A (zh) * 2017-07-14 2017-11-03 何春晖 半超结器件及其制造方法
CN109065542A (zh) * 2018-08-10 2018-12-21 无锡新洁能股份有限公司 一种屏蔽栅功率mosfet器件及其制造方法
CN109166926A (zh) * 2018-08-29 2019-01-08 电子科技大学 一种屏蔽栅功率器件

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022247413A1 (zh) * 2021-05-24 2022-12-01 华润微电子（重庆）有限公司 Mosfet器件及制备方法
CN113488540A (zh) * 2021-06-05 2021-10-08 北京工业大学 一种具有垂直场板保护的SiC基槽栅MOSFET结构
CN113471278A (zh) * 2021-06-24 2021-10-01 无锡新洁能股份有限公司 屏蔽栅沟槽型半导体器件及其制造方法
CN113851523A (zh) * 2021-09-02 2021-12-28 深圳市威兆半导体有限公司 一种屏蔽栅mosfet及制作方法
CN115602541B (zh) * 2021-10-11 2023-08-15 和舰芯片制造(苏州)股份有限公司 一种具有沟槽栅极的晶圆的制备方法及晶圆
CN115602541A (zh) * 2021-10-11 2023-01-13 和舰芯片制造（苏州）股份有限公司（Cn） 一种具有沟槽栅极的晶圆的制备方法及晶圆
CN114664934A (zh) * 2022-05-23 2022-06-24 江苏游隼微电子有限公司 一种含有场板的dmos晶体管及其制作方法
CN114664934B (zh) * 2022-05-23 2022-08-02 江苏游隼微电子有限公司 一种含有场板的dmos晶体管及其制作方法
CN115132846A (zh) * 2022-07-05 2022-09-30 上海功成半导体科技有限公司 一种复合功率器件结构及其制备方法
CN115332316A (zh) * 2022-10-11 2022-11-11 深圳芯能半导体技术有限公司 一种沟槽mosfet器件及其制备方法、芯片
CN116779649A (zh) * 2023-08-18 2023-09-19 深圳市锐骏半导体股份有限公司 半导体功率器件版图
CN116779649B (zh) * 2023-08-18 2023-12-01 深圳市锐骏半导体股份有限公司 半导体功率器件版图
CN116779665A (zh) * 2023-08-22 2023-09-19 深圳芯能半导体技术有限公司 一种栅极电容可调的igbt芯片及其制作方法
CN117012817A (zh) * 2023-09-25 2023-11-07 上海功成半导体科技有限公司 一种沟槽栅igbt器件及其制作方法

Also Published As

Publication number Publication date
CN112713184B (zh) 2024-04-02

Similar Documents

Publication Publication Date Title
CN112713184B (zh) 具有屏蔽栅的沟槽栅mosfet及其制造方法
US8362550B2 (en) Trench power MOSFET with reduced on-resistance
US8319278B1 (en) Power device structures and methods using empty space zones
US6992350B2 (en) High voltage power MOSFET having low on-resistance
US10861965B2 (en) Power MOSFET with an integrated pseudo-Schottky diode in source contact trench
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
EP2178125A2 (en) Trenched field effect transistor and method of its manufacture
WO2010065427A2 (en) Power device structures and methods
EP0948818A1 (en) High density trench dmos transistor with trench bottom implant
CN111370487B (zh) 沟槽栅mosfet器件及其制造方法
CN112864246B (zh) 超结器件及其制造方法
US20140061783A1 (en) Super-junction device and method of forming the same
CN111370463A (zh) 沟槽栅功率器件及其制造方法
WO2023066096A1 (zh) 超级结器件及其制造方法
CN112117332A (zh) Ldmos器件及工艺方法
CN114068680A (zh) 一种分裂栅mos器件及其制备方法
CN111200025A (zh) 超结器件及其制造方法
CN111900089B (zh) 超级结器件的制造方法
CN111900090B (zh) 超级结器件的制造方法
CN111223931B (zh) 沟槽mosfet及其制造方法
CN111463131A (zh) 超结半导体器件及其制造方法
US20220209004A1 (en) Semi-SGT MOSFET Device and Method for Making the Same
CN112864248A (zh) Sgtmosfet器件及制造方法
CN112447844A (zh) 半导体器件的制造方法
CN216980571U (zh) 一种分裂栅mos器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant