CN111370487B - 沟槽栅mosfet器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种沟槽栅MOSFET器件，沟槽栅包括栅极沟槽、栅介质层和栅导电材料层；栅极沟槽形成于半导体衬底中；栅导电材料层填充在所述栅极沟槽中，在栅极沟槽的顶部形成有栅导电材料层被自对准回刻形成的第一自对准回刻沟槽，在第一自对准回刻沟槽中填充有第一介质层，栅极沟槽之间的半导体平台区形成有以第一介质层为自对准条件对半导体材料进行回刻形成的第二自对准回刻沟槽；在第二自对准回刻沟槽的底部形成有沟道区和源区以及侧面形成有侧墙，由侧墙自对准定义出源接触孔。本发明还公开了一种沟槽栅MOSFET器件的制造方法。本发明能自对准定义出源区顶部的接触孔，从而能缩小器件的步进并从而减少器件的比导通电阻。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅MOSFET器件；本发明还涉及一种沟槽栅MOSFET器件的制造方法。
背景技术
如图1所示，是现有沟槽栅MOSFET器件的结构示意图，包括：高掺杂的半导体衬底如硅衬底1，硅衬底1的电阻率通常在0.001Ω*cm到0.002Ω*cm之间，硅衬底1的厚度也希望尽可能的薄以降低衬底电阻。
在硅衬底1的表面形成有外延层如硅外延层2，硅外延层2的厚度和掺杂浓度决定了器件的器件电压。器件的击穿电压越高，硅外延层2需要的厚度也越厚，掺杂浓度也越低。通常硅外延层2的厚度在2μm到15μm之间，硅外延层2的电阻率在0.1Ω*cm到2Ω*cm之间。硅外延层2可以是单层结构，电阻率在整个外延层是一致的；硅外延层2也可以是二层结构且有一层缓冲层(Buffer)，缓冲层位于硅外延层2和硅衬底1之间的接触区域，缓冲层的电阻率通常比较低。硅外延层2也可以是多层结构。
沟槽栅包括形成于栅极沟槽中的栅介质层如栅氧化层3和栅导电材料层如多晶硅栅9。器件的击穿电压越低，栅氧化层3的厚度越薄。对于N型沟槽栅MOSFET，其多晶硅栅9通常是N型重掺杂；对于P型沟槽栅MOSFET，其多晶硅栅9通常是P型重掺杂组成的。
沟道区4形成于硅外延层2的表面，沟道区4的掺杂浓度决定了器件的阈值电压。在实际中，栅极沟槽的深度通常比沟道区4的深度深0.1μm到0.2μm之间。
在沟道区4的表面形成有重掺杂的源区5。
层间膜6和正面金属层7，层间膜6通常为氧化层。为了降低功率MOSFET的导通电阻，顶部金属层7的厚度通常比较厚，目前都在4μm以上。
通孔或接触孔8，通常，正面金属层7包括多层，第一层正面金属层7和底部的掺杂区域如源区5和沟道区4的连接是通过接触孔来相连的；正面金属层7之间的连接是通过通孔相连的，图1中仅示意出了一层正面金属层7，标记8对应的为接触孔。正面金属层7在图形化后会形成源极和栅极，源极通过对应的接触孔8和源区5和沟道区4相连。
所述沟槽栅MOSFET器件的电流流动区由多个原胞周期性排列组成，沟槽栅通常会延伸到电流流动区外部的栅引出区，通过在栅引出区的多晶硅栅9的顶部形成的接触孔8连接到由正面金属层7组成的栅极。
沟槽栅MOSFET的导通电阻跟沟槽即栅极沟槽的密度有很大的关联，沟槽密度越大，沟槽栅MOSFET的导通电阻越低。因此，在工艺上，都希望尽量增加沟槽密度。沟槽密度决定于：
沟槽的宽度，这个主要是由光刻的精度和沟槽的刻蚀深度有关。
沟槽和沟槽之间的距离也就是我们常说的平台区(Mesa)的宽度。Mesa的宽度由接触孔的尺寸以及接触孔和沟槽的距离。接触孔的尺寸由光刻的精度决定即如图1中的沟槽的顶部宽度d2，接触孔和沟槽的距离即为图1中的距离d2需要保证一定的距离。此外，接触孔的位置还受到光刻对准精度的影响。这样都导致的Mesa的宽度需要比较宽。
一个典型的沟槽栅MOSFET，沟槽的宽度最小可以做到0.2μm，Mesa的宽度是0.6μm，接触孔的宽度是0.2μm，对应的步进(Pitch)可以做到0.8μm，其中Pitch即一个沟槽的宽度和一个沟槽间距的和。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅MOSFET器件，能自对准定义出源区顶部的接触孔，从而能缩小器件的步进并从而减少器件的比导通电阻。为此，本发明还提供一种沟槽栅MOSFET器件的制造方法。
为解决上述技术问题，本发明提供的沟槽栅MOSFET器件形成在半导体衬底中，所述半导体衬底的顶部表面为第一表面；所述沟槽栅MOSFET器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽、栅介质层和栅导电材料层。
所述栅极沟槽形成于半导体衬底中，各相邻的所述栅极沟槽之间的区域为半导体平台区。
所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述栅导电材料层填充在所述栅极沟槽中。
所述栅导电材料层在填充所述栅极沟槽之后被自对准回刻且在所述栅极沟槽的顶部形成有第一自对准回刻沟槽，所述第一自对准回刻沟槽的底部表面低于所述第一表面。
在所述第一自对准回刻沟槽中填充有第一介质层。
在所述半导体平台区形成有以所述第一介质层为自对准条件对半导体材料进行回刻形成的第二自对准回刻沟槽，所述第二自对准回刻沟槽的底部表面低于所述第一表面。
在所述第二自对准回刻沟槽的底部的所述半导体平台区中形成有沟道区，源区形成在所述沟道区的表面；漏区形成于所述半导体衬底的背面，由所述漏区和所述沟道区之间的所述半导体衬底组成漂移区。
所述栅导电材料层侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道。
在所述第二自对准回刻沟槽的内侧面形成由第二介质层自对准刻蚀形成的侧墙，由所述侧墙自对准定义出所述源区顶部的源接触孔。
进一步的改进是，所述半导体衬底为硅衬底；所述栅导电材料层为多晶硅栅；所述栅介质层为栅氧化层。
进一步的改进是，所述第一介质层的材料为氧化层、氮化层或氮氧化层。
所述第二介质层的材料为氧化层、氮化层或氮氧化层。
进一步的改进是，所述沟槽栅MOSFET还具有屏蔽层，所述屏蔽层形成于所述栅导电材料层底部的所述栅极沟槽中，所述屏蔽层的材料和所述栅导电材料层的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述栅导电材料层之间间隔有栅间隔离介质层。
进一步的改进是，所述源接触孔的底部还穿过所述源区和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到由正面金属层组成的源极。
进一步的改进是，在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述栅导电材料层的顶部形成有栅接触孔，通过所述栅接触孔将所述栅导电材料层和由正面金属层组成的栅极。
进一步的改进是，所述沟槽栅MOSFET为N型器件，所述沟道区为P型掺杂，所述源区和所述漏区都为N型重掺杂，所述漂移区为N型掺杂；所述沟槽栅MOSFET为P型器件，所述沟道区为N型掺杂，所述源区和所述漏区都为P型重掺杂，所述漂移区为P型掺杂。
为解决上述技术问题，本发明提供的沟槽栅MOSFET器件的制造方法包括如下步骤：
步骤一、提供半导体衬底，所述半导体衬底的顶部表面为第一表面；采用光刻定义加刻蚀工艺在所述半导体衬底中形成多个栅极沟槽，各相邻的所述栅极沟槽之间的区域为半导体平台区。
步骤二、形成栅介质层，所述栅介质层形成在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外部的表面。
步骤三、形成栅导电材料层，所述栅导电材料层将所述栅极沟槽完全填充并延伸到所述栅极沟槽外部的表面。
步骤四、对所述栅导电材料层进行第一次自对准回刻，所述第一次自对准回刻将所述栅极沟槽外部表面上的所述栅导电材料层全部去除且将所述栅极沟槽区域的所述栅导电材料层的顶部表面回刻到低于所述第一表面并形成第一自对准回刻沟槽。
步骤五、在所述第一自对准回刻沟槽中填充第一介质层。
步骤六、在所述半导体平台区形成有以所述第一介质层为自对准条件对半导体材料进行回刻形成的第二自对准回刻沟槽，所述第二自对准回刻沟槽的底部表面低于所述第一表面。
步骤七、在所述第二自对准回刻沟槽的底部的所述半导体平台区中形成沟道区，所述栅导电材料层侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道。
步骤八、在所述沟道区的表面形成源区。
步骤九、采用全面沉积形成第二介质层，之后对所述第二介质层进行全面刻蚀在所述第二自对准回刻沟槽的内侧面形成由刻蚀后的所述第二介质层组成的侧墙，由所述侧墙自对准定义出所述源区顶部的源接触孔。
步骤十、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极；所述栅极通过栅接触孔和所述栅导电材料层连接，所述源极通过源接触孔和所述源区连接。
步骤十一、对所述半导体衬底进行背面减薄并在所述半导体衬底的背面形成漏区，由所述漏区和所述沟道区之间的所述半导体衬底组成漂移区。
步骤十二、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
进一步的改进是，所述半导体衬底为硅衬底，所述栅导电材料层为多晶硅栅；所述栅介质层为栅氧化层。
进一步的改进是，形成所述栅极沟槽的分步骤包括：
在所述半导体衬底表面形成硬质掩模层。
光刻定义出所述栅极沟槽的形成区域。
依次对所述硬质掩模层和所述半导体衬底进行各项异性刻蚀形成所述栅极沟槽。
在形成所述栅极沟槽之后还包括进行各项同性刻蚀对所述栅极沟槽进行处理以使所述栅极沟槽的底部圆滑；或者，在形成所述栅极沟槽之后还包括形成牺牲氧化层在去除所述牺牲氧化层的工艺来使所述栅极沟槽的顶部圆滑。
进一步的改进是，所述第一介质层的材料为氧化层、氮化层或氮氧化层；所述第二介质层的材料为氧化层、氮化层或氮氧化层。
进一步的改进是，所述沟槽栅MOSFET还具有屏蔽层，在形成所述栅介质层和所述栅导电材料层之前还包括形成所述屏蔽层的步骤，分别为：
形成屏蔽介质层。
采用沉积加回刻工艺形成所述屏蔽层。
在所述屏蔽层的顶部表面形成栅间隔离介质层。
所述屏蔽层形成于所述栅导电材料层底部的所述栅极沟槽中，所述屏蔽层的材料和所述栅导电材料层的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述栅导电材料层之间间隔有栅间隔离介质层。
进一步的改进是，步骤九中，在形成所述侧墙之后还包括以所述侧墙为自对准条件对所述源接触孔底部的所述半导体衬底进行刻蚀使所述源接触孔的底部穿过所述源区并和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到所述源极。
进一步的改进是，在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述栅导电材料层的顶部形成有栅接触孔，通过所述栅接触孔将所述栅导电材料层和由正面金属层组成的栅极。
进一步的改进是，所述沟槽栅MOSFET为N型器件，所述沟道区为P型掺杂，所述源区和所述漏区都为N型重掺杂，所述漂移区为N型掺杂；所述沟槽栅MOSFET为P型器件，所述沟道区为N型掺杂，所述源区和所述漏区都为P型重掺杂，所述漂移区为P型掺杂。
针对现有工艺中采用光刻定义源区顶部的接触孔即源接触孔时会对源接触孔的尺寸缩小以及源接触孔和邻近的沟槽栅的间距的缩小受限的缺陷，本发明利用了沟槽栅的栅导电材料层的顶部能被自对准回刻从而在栅导电材料层的顶部形成第一自对准回刻沟槽，反过来在第一自对准回刻沟槽中填充第一介质层之后，又能对半导体平台区进行自对准刻蚀形成第二自对准回刻沟槽；这样在第二自对准回刻沟槽的底部的半导体衬底中就能自对准定义并形成沟道区以及源区；而采用侧墙工艺就能在第二自对准回刻沟槽的内侧面形成侧墙，侧墙就能自对准降低源区的中间部分区域打开从而实现对源接触孔的自对准定义，也就源接触孔的宽度由第二自对准回刻沟槽的两内侧面的侧墙的宽度自对准定义，同时源接触孔和沟槽栅之间的间距由侧墙的宽度自对准定义；由于源接触孔的宽度以及和沟槽栅的间距都是通过自对准定义，故本发明能缩小器件的步进并从而减少器件的比导通电阻。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅MOSFET器件的结构示意图；
图2是本发明第一实施例沟槽栅MOSFET器件的结构示意图；
图3A-图3H是本发明第一实施例沟槽栅MOSFET器件的制造方法的各步骤中的器件结构示意图。
具体实施方式
本发明第一实施例沟槽栅MOSFET器件：
如图2所示，是本发明第一实施例沟槽栅MOSFET器件的结构示意图，本发明第一实施例沟槽栅MOSFET器件形成在半导体衬底101中，所述半导体衬底101的顶部表面为第一表面；所述沟槽栅MOSFET器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽201、栅介质层102和栅导电材料层103。
所述栅极沟槽201形成于半导体衬底101中，各相邻的所述栅极沟槽201之间的区域为半导体平台区。
所述栅介质层102形成在所述栅极沟槽201的底部表面和侧面，所述栅导电材料层103填充在所述栅极沟槽201中。
所述栅导电材料层103在填充所述栅极沟槽201之后被自对准回刻且在所述栅极沟槽201的顶部形成有第一自对准回刻沟槽202，所述第一自对准回刻沟槽202的底部表面低于所述第一表面。
在所述第一自对准回刻沟槽202中填充有第一介质层104。
在所述半导体平台区形成有以所述第一介质层104为自对准条件对半导体材料进行回刻形成的第二自对准回刻沟槽203，所述第二自对准回刻沟槽203的底部表面低于所述第一表面。
在所述第二自对准回刻沟槽203的底部的所述半导体平台区中形成有沟道区105，源区106形成在所述沟道区105的表面；漏区111形成于所述半导体衬底101的背面，由所述漏区111和所述沟道区105之间的所述半导体衬底101组成漂移区。
所述栅导电材料层103侧面覆盖所述沟道区105并用于在所述沟道区105的表面形成沟道。
在所述第二自对准回刻沟槽203的内侧面形成由第二介质层自对准刻蚀形成的侧墙107，由所述侧墙107自对准定义出所述源区106顶部的源接触孔109。
本发明第一实施例中，所述半导体衬底101为硅衬底；所述栅导电材料层103为多晶硅栅；所述栅介质层102为栅氧化层。
所述第一介质层104的材料为氧化层、氮化层或氮氧化层。
所述第二介质层的材料为氧化层、氮化层或氮氧化层。
所述源接触孔109的底部还穿过所述源区106和所述沟道区105连接，所述源区106和所述沟道区105同时通过所述源接触孔109连接到由正面金属层110组成的源极。由图2所示可知，所述正面金属层110形成于层间膜108108的表面上，所述源接触孔109还穿过所述层间膜108108，但是所述源接触孔109的底部区域完全由所述侧墙8的内侧面自对准定义，也即所述源接触孔109的宽度d101由所述侧墙8的间距自对准定义同时所述源接触孔109和所述沟槽栅之间的间距d102由所述侧墙8本身的宽度自对准定义。
所述漏区111的背面形成有背面金属层112并由所述背面金属层112引出漏极。
通常，在所述电流流动区外部还形成有栅极引出区(未示出)，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述栅导电材料层103的顶部形成有栅接触孔，通过所述栅接触孔将所述栅导电材料层103和由正面金属层110组成的栅极。通常，形成所述栅接触孔的区域的所述栅极沟槽的宽度会变大，这样有利于在对应的所述多晶硅栅103的顶部形成所述接触孔。
本发明第一实施例中，所述沟槽栅MOSFET为N型器件，所述沟道区105为P型掺杂，所述源区106和所述漏区111都为N型重掺杂，所述漂移区为N型掺杂。在其他实施例中也能为：所述沟槽栅MOSFET为P型器件，所述沟道区105为N型掺杂，所述源区106和所述漏区111都为P型重掺杂，所述漂移区为P型掺杂。
为了更清楚的说明本发明第一实施例器件，现结合具体的参数来进一步的说明本发明第一实施例器件：
对于20V的沟槽栅MOSFET器件，通常采用的是高掺杂的磷的半导体衬底101，半导体衬底101的电阻率为0.0011Ω*cm，半导体衬底101的减薄后的最厚厚度为150μm。通常，在半导体衬底101的表面还形成有半导体外延层如硅外延层，沟槽栅形成于所述半导体外延层中。所述半导体外延层为单层外延层，外延层的电阻率为0.15Ω*cm，外延层的厚度为4μm。沟槽栅MOSFET器件的栅极沟槽201的宽度为0.2μm。
栅极沟槽201的开口为0.2μm，栅极沟槽201和栅极沟槽201之间的距离为0.3μm，对应的Pitch是0.5μm。栅极沟槽201的侧面倾角通常在88到89度之间，栅极沟槽201的深度通常在1μm左右；栅极沟槽201的侧面倾角为栅极沟槽201的侧面和栅极沟槽201之间的半导体衬底101的底部表面的夹角。
栅极沟槽201采用光刻加刻蚀工艺形成，采用的是各向异性刻蚀，为了保证沟槽的底部尽可能的圆滑(因为要承受大的电场)，在各向异性刻蚀快结束时，因将刻蚀调整为各向同性刻蚀。或者是在刻蚀完成以后，长比较厚的牺牲氧化，使顶部尽可能的圆滑。因此通常最后形成的栅极沟槽201的开口即顶部宽度会大于0.2μm，在本发明第一实施例中达到0.23μm。定义所述栅极沟槽201需要采用第一张光刻版。
对于20V器件，所述栅介质层102的厚度通常在
到
之间。
所述栅导电材料层103为N型多晶硅。对于P型器件，所述栅导电材料层103通常为P型多晶硅。
所述沟道区105采用沟道离子注入形成，通常需要穿过一层遮蔽氧化层(ScreenOxide)，这样能防止离子注入的隧道效应(Tunneling)并从而防止注入深度过深。遮蔽氧化层的厚度通常为
这个遮蔽氧化层可以是沉积的，也可以是通过热氧生长而成的。
所述沟道区105的沟道离子注入的注入电压通常为60keV～150keV，注入剂量为5e12cm-2～2e13cm-2之间，注入杂质为硼(Boron)。沟道离子注入完，所述沟道区105采用热退火进行推阱(Drive-In)。Drive-In的条件通常为1000℃到1100℃之间，时间从30分钟到100分钟之间。
所述源区106的注入电压通常为40keV～80keV，注入剂量通常为2e15cm-2～6e15cm-2之间，注入的离子通常是砷(Arsenic)。所述源区106的注入通常需要一张光刻版。
所述源接触孔109和所述栅接触孔通常采用在接触孔的开口中填充Ti、TiN和W实现；所述正面金属层110通常采用沉积Al实现，所述正面金属层110的厚度通常为4微米。
最顶层的正面金属层110的上面是否需要在做钝化层和钝化层的开口，取决于击穿电压。通常对于击穿电压小于40V的功率MOSFET器件，可以不需要使用钝化层。
针对现有工艺中采用光刻定义源区106顶部的接触孔即源接触孔109时会对源接触孔109的尺寸缩小以及源接触孔109和邻近的沟槽栅的间距的缩小受限的缺陷，本发明第一实施例器件利用了沟槽栅的栅导电材料层103的顶部能被自对准回刻从而在栅导电材料层103的顶部形成第一自对准回刻沟槽202，反过来在第一自对准回刻沟槽202中填充第一介质层104之后，又能对半导体平台区进行自对准刻蚀形成第二自对准回刻沟槽203；这样在第二自对准回刻沟槽203的底部的半导体衬底101中就能自对准定义并形成沟道区105以及源区106；而采用侧墙107工艺就能在第二自对准回刻沟槽203的内侧面形成侧墙107，侧墙107就能自对准降低源区106的中间部分区域打开从而实现对源接触孔109的自对准定义，也就源接触孔109的宽度由第二自对准回刻沟槽203的两内侧面的侧墙107的宽度自对准定义，同时源接触孔109和沟槽栅之间的间距由侧墙107的宽度自对准定义；由于源接触孔109的宽度以及和沟槽栅的间距都是通过自对准定义，故本发明第一实施例器件能缩小器件的步进并从而减少器件的比导通电阻。
本发明第二实施例沟槽栅MOSFET器件：
本发明一实施例器件的区别之处为，本发明第二实施例沟槽栅MOSFET器件具有如下特征：
所述沟槽栅MOSFET还具有屏蔽层即为SGT MOSFET，所述屏蔽层形成于所述栅导电材料层103底部的所述栅极沟槽201中，所述屏蔽层的材料和所述栅导电材料层103的材料相同，所述屏蔽层和所述栅极沟槽201的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述栅导电材料层103之间间隔有栅间隔离介质层。
其实对于SGT MOSFET，减小Mesa的宽度意义更大。这是因为对于SGT而言，作为源极场板的屏蔽层会对漂移区进行横向耗尽，Mesa的宽度越小，漂移区的掺杂浓度可以做到更高，器件的比导通电阻更低。
本发明第一实施例沟槽栅MOSFET器件的制造方法：
如图3A至图3H所示，是本发明第一实施例沟槽栅MOSFET器件的制造方法的各步骤中的器件结构示意图，本发明第一实施例沟槽栅MOSFET器件的制造方法包括如下步骤：
步骤一、如图3A所示，提供半导体衬底101，所述半导体衬底101的顶部表面为第一表面；采用光刻定义加刻蚀工艺在所述半导体衬底101中形成多个栅极沟槽201，各相邻的所述栅极沟槽201之间的区域为半导体平台区。
所述半导体衬底101为硅衬底。
形成所述栅极沟槽201的分步骤包括：
在所述半导体衬底101表面形成硬质掩模层。所述硬质掩模层通常采用氧化层，厚度通常为
光刻定义出所述栅极沟槽201的形成区域。
依次对所述硬质掩模层和所述半导体衬底101进行各项异性刻蚀形成所述栅极沟槽201。
在形成所述栅极沟槽201之后还包括进行各项同性刻蚀对所述栅极沟槽201进行处理以使所述栅极沟槽201的底部圆滑；或者，在形成所述栅极沟槽201之后还包括形成牺牲氧化层在去除所述牺牲氧化层的工艺来使所述栅极沟槽201的顶部圆滑。
步骤二、如图3B所示，形成栅介质层102，所述栅介质层102形成在所述栅极沟槽201的底部表面和侧面并延伸到所述栅极沟槽201外部的表面。
所述栅介质层102为栅氧化层。
步骤三、如图3B所示，形成栅导电材料层103，所述栅导电材料层103将所述栅极沟槽201完全填充并延伸到所述栅极沟槽201外部的表面。
所述栅导电材料层103为多晶硅栅；
步骤四、如图3B所示，对所述栅导电材料层103进行第一次自对准回刻，所述第一次自对准回刻将所述栅极沟槽201外部表面上的所述栅导电材料层103全部去除且将所述栅极沟槽201区域的所述栅导电材料层103的顶部表面回刻到低于所述第一表面并形成第一自对准回刻沟槽202。
步骤五、如图3C所示，在所述第一自对准回刻沟槽202中填充第一介质层104。
所述第一介质层104的材料为氧化层、氮化层或氮氧化层。
步骤六、如图3D所示，在所述半导体平台区形成有以所述第一介质层104为自对准条件对半导体材料进行回刻形成的第二自对准回刻沟槽203，所述第二自对准回刻沟槽203的底部表面低于所述第一表面。
步骤七、如图3E所示，在所述第二自对准回刻沟槽203的底部的所述半导体平台区中形成沟道区105，所述栅导电材料层103侧面覆盖所述沟道区105并用于在所述沟道区105的表面形成沟道。
步骤八、如图3F所示，在所述沟道区105的表面形成源区106。
步骤九、如图3G所示，采用全面沉积形成第二介质层，之后对所述第二介质层进行全面刻蚀在所述第二自对准回刻沟槽203的内侧面形成由刻蚀后的所述第二介质层组成的侧墙107，由所述侧墙107自对准定义出所述源区106顶部的源接触孔109。
所述第二介质层的材料为氧化层、氮化层或氮氧化层。
在形成所述侧墙107之后还包括以所述侧墙107为自对准条件对所述源接触孔109底部的所述半导体衬底101进行刻蚀使所述源接触孔109的底部穿过所述源区106并和所述沟道区105连接，所述源区106和所述沟道区105同时通过所述源接触孔109连接到所述源极。
步骤十、如图3H所示，形成层间膜108，接触孔和正面金属层110，对所述正面金属层110进行图形化形成栅极和源极；所述栅极通过栅接触孔和所述栅导电材料层103连接，所述源极通过源接触孔109和所述源区106连接。
在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述栅导电材料层103的顶部形成有栅接触孔，通过所述栅接触孔将所述栅导电材料层103和由正面金属层110组成的栅极。
本发明第一实施例方法中，步骤十中形成的接触孔包括形成所述源接触孔109的顶部部分和所述栅接触孔。所述源接触孔109的底部部分由步骤九中形成的所述侧墙自对准定义，所述源接触孔109的顶部部分穿过所述层间膜108，所述栅接触孔也穿过所述层间膜108。
步骤十一、如图2所示，对所述半导体衬底101进行背面减薄并在所述半导体衬底101的背面形成漏区111，由所述漏区111和所述沟道区105之间的所述半导体衬底101组成漂移区。
步骤十二、如图3H所示，在所述漏区111的背面形成背面金属层112并由所述背面金属层112组成漏极。
本发明第一实施例方法中，所述沟槽栅MOSFET为N型器件，所述沟道区105为P型掺杂，所述源区106和所述漏区111都为N型重掺杂，所述漂移区为N型掺杂。在其他实施例方法中也能为：所述沟槽栅MOSFET为P型器件，所述沟道区105为N型掺杂，所述源区106和所述漏区111都为P型重掺杂，所述漂移区为P型掺杂。
为了更清楚的说明本发明第一实施例方法，现结合具体的参数来进一步的说明本发明第一实施例方法：
对于20V的沟槽栅MOSFET器件，通常采用的是高掺杂的磷的半导体衬底101，半导体衬底101的电阻率为0.0011Ω*cm，半导体衬底101的减薄后的最厚厚度为150μm。通常，在半导体衬底101的表面还形成有半导体外延层如硅外延层，沟槽栅形成于所述半导体外延层中。所述半导体外延层为单层外延层，外延层的电阻率为0.15Ω*cm，外延层的厚度为4μm。沟槽栅MOSFET器件的栅极沟槽201的宽度为0.2μm。
栅极沟槽201的开口为0.2μm，栅极沟槽201和栅极沟槽201之间的距离为0.3μm，对应的Pitch是0.5μm。栅极沟槽201的侧面倾角通常在88到89度之间，栅极沟槽201的深度通常在1μm左右。
栅极沟槽201采用光刻加刻蚀工艺形成，采用的是各向异性刻蚀，为了保证沟槽的底部尽可能的圆滑(因为要承受大的电场)，在各向异性刻蚀快结束时，因将刻蚀调整为各向同性刻蚀。或者是在刻蚀完成以后，长比较厚的牺牲氧化，使顶部尽可能的圆滑。因此通常最后形成的栅极沟槽201的开口即顶部宽度会大于0.2μm，在本发明第一实施例中达到0.23μm。定义所述栅极沟槽201需要采用第一张光刻版。
在生长所述栅介质层102之前，通常需要一个牺牲氧化，用来修复所述栅极沟槽201刻蚀所带来的侧壁缺陷，牺牲氧化的厚度通常为
生长的温度通常在900℃到950℃之间。对于20V器件，所述栅介质层102的厚度通常在
到
之间。
所述栅导电材料层103为N型多晶硅。对于P型器件，所述栅导电材料层103通常为P型多晶硅。
所述沟道区105采用沟道离子注入形成，通常需要穿过一层遮蔽氧化层，这样能防止离子注入的隧道效应并从而防止注入深度过深。遮蔽氧化层的厚度通常为
这个遮蔽氧化层可以是沉积的，也可以是通过热氧生长而成的。
所述沟道区105的沟道离子注入的注入电压通常为60keV～150keV，注入剂量为5e12cm-2～2e13cm-2之间，注入杂质为硼。沟道离子注入完，所述沟道区105采用热退火进行Drive-In。Drive-In的条件通常为1000℃到1100℃之间，时间从30分钟到100分钟之间。
所述源区106的注入电压通常为40keV～80keV，注入剂量通常为2e15cm-2～6e15cm-2之间，注入的离子通常是砷(Arsenic)。所述源区106的注入通常需要一张光刻版。
步骤九中，以所述侧墙107为自对准条件对所述源接触孔109底部的所述半导体衬底101进行刻蚀的刻蚀角度通常为87度～89度，刻蚀深度大于0.3微米并保证穿过所述源区106。
所述源接触孔109和所述栅接触孔通常采用在接触孔的开口中填充Ti、TiN和W实现；所述正面金属层110通常采用沉积Al实现，所述正面金属层110的厚度通常为4微米。
最顶层的正面金属层110的上面是否需要在做钝化层和钝化层的开口，取决于击穿电压。通常对于击穿电压小于40V的功率MOSFET器件，可以不需要使用钝化层。
本发明第二实施例沟槽栅MOSFET器件的制造方法：
本发明一实施例方法的区别之处为，本发明第二实施例沟槽栅MOSFET器件的制造方法中还具有如下特征：
所述沟槽栅MOSFET还具有屏蔽层，在形成所述栅介质层102和所述栅导电材料层103之前还包括形成所述屏蔽层的步骤，分别为：
形成屏蔽介质层。
采用沉积加回刻工艺形成所述屏蔽层。
在所述屏蔽层的顶部表面形成栅间隔离介质层。
所述屏蔽层形成于所述栅导电材料层103底部的所述栅极沟槽201中，所述屏蔽层的材料和所述栅导电材料层103的材料相同，所述屏蔽层和所述栅极沟槽201的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述栅导电材料层103之间间隔有栅间隔离介质层。
其实对于SGT MOSFET，减小Mesa的宽度意义更大。这是因为对于SGT而言，作为源极场板的屏蔽层会对漂移区进行横向耗尽，Mesa的宽度越小，漂移区的掺杂浓度可以做到更高，器件的比导通电阻更低。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种沟槽栅MOSFET器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，所述半导体衬底的顶部表面为第一表面；采用光刻定义加刻蚀工艺在所述半导体衬底中形成多个栅极沟槽，各相邻的所述栅极沟槽之间的区域为半导体平台区；
步骤二、形成栅介质层，所述栅介质层形成在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外部的表面；
步骤三、形成栅导电材料层，所述栅导电材料层将所述栅极沟槽完全填充并延伸到所述栅极沟槽外部的表面；
步骤四、对所述栅导电材料层进行第一次自对准回刻，所述第一次自对准回刻将所述栅极沟槽外部表面上的所述栅导电材料层全部去除且将所述栅极沟槽区域的所述栅导电材料层的顶部表面回刻到低于所述第一表面并形成第一自对准回刻沟槽；
步骤五、在所述第一自对准回刻沟槽中填充第一介质层；
步骤六、在所述半导体平台区形成有以所述第一介质层为自对准条件对半导体材料进行回刻形成的第二自对准回刻沟槽，所述第二自对准回刻沟槽的底部表面低于所述第一表面；
步骤七、在所述第二自对准回刻沟槽的底部的所述半导体平台区中形成沟道区，所述栅导电材料层侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道；
步骤八、在所述沟道区的表面形成源区；
步骤九、采用全面沉积形成第二介质层，之后对所述第二介质层进行全面刻蚀在所述第二自对准回刻沟槽的内侧面形成由刻蚀后的所述第二介质层组成的侧墙，由所述侧墙自对准定义出所述源区顶部的源接触孔；
步骤十、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极；所述栅极通过栅接触孔和所述栅导电材料层连接，所述源极通过源接触孔和所述源区连接；
步骤十一、对所述半导体衬底进行背面减薄并在所述半导体衬底的背面形成漏区，由所述漏区和所述沟道区之间的所述半导体衬底组成漂移区；
步骤十二、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
2.如权利要求1所述的沟槽栅MOSFET器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述栅导电材料层为多晶硅栅；所述栅介质层为栅氧化层。
3.如权利要求1所述的沟槽栅MOSFET器件的制造方法，其特征在于：形成所述栅极沟槽的分步骤包括：
在所述半导体衬底表面形成硬质掩模层；
光刻定义出所述栅极沟槽的形成区域；
依次对所述硬质掩模层和所述半导体衬底进行各项异性刻蚀形成所述栅极沟槽；
在形成所述栅极沟槽之后还包括进行各项同性刻蚀对所述栅极沟槽进行处理以使所述栅极沟槽的底部圆滑；或者，在形成所述栅极沟槽之后还包括形成牺牲氧化层在去除所述牺牲氧化层的工艺来使所述栅极沟槽的顶部圆滑。
4.如权利要求2所述的沟槽栅MOSFET器件的制造方法，其特征在于：所述第一介质层的材料为氧化层、氮化层或氮氧化层；所述第二介质层的材料为氧化层、氮化层或氮氧化层。
5.如权利要求2所述的沟槽栅MOSFET器件的制造方法，其特征在于：所述沟槽栅MOSFET还具有屏蔽层，在形成所述栅介质层和所述栅导电材料层之前还包括形成所述屏蔽层的步骤，分别为：
形成屏蔽介质层；
采用沉积加回刻工艺形成所述屏蔽层；
在所述屏蔽层的顶部表面形成栅间隔离介质层；
所述屏蔽层形成于所述栅导电材料层底部的所述栅极沟槽中，所述屏蔽层的材料和所述栅导电材料层的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述栅导电材料层之间间隔有栅间隔离介质层。
6.如权利要求2所述的沟槽栅MOSFET器件的制造方法，其特征在于：步骤九中，在形成所述侧墙之后还包括以所述侧墙为自对准条件对所述源接触孔底部的所述半导体衬底进行刻蚀使所述源接触孔的底部穿过所述源区并和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到所述源极。
7.如权利要求2所述的沟槽栅MOSFET器件的制造方法，其特征在于：在电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述栅导电材料层的顶部形成有栅接触孔，通过所述栅接触孔将所述栅导电材料层和由正面金属层组成的栅极。
8.如权利要求1至7中任一权项所述的沟槽栅MOSFET器件的制造方法，其特征在于：所述沟槽栅MOSFET为N型器件，所述沟道区为P型掺杂，所述源区和所述漏区都为N型重掺杂，所述漂移区为N型掺杂；所述沟槽栅MOSFET为P型器件，所述沟道区为N型掺杂，所述源区和所述漏区都为P型重掺杂，所述漂移区为P型掺杂。
9.一种采用如权利要求1所述的沟槽栅MOSFET器件的制造方法形成的沟槽栅MOSFET器件，其特征在于：沟槽栅MOSFET器件形成在半导体衬底中，所述半导体衬底的顶部表面为第一表面；所述沟槽栅MOSFET器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽、栅介质层和栅导电材料层；
所述栅极沟槽形成于半导体衬底中，各相邻的所述栅极沟槽之间的区域为半导体平台区；
所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述栅导电材料层填充在所述栅极沟槽中；
所述栅导电材料层在填充所述栅极沟槽之后被自对准回刻且在所述栅极沟槽的顶部形成有第一自对准回刻沟槽，所述第一自对准回刻沟槽的底部表面低于所述第一表面；
在所述第一自对准回刻沟槽中填充有第一介质层；
在所述半导体平台区形成有以所述第一介质层为自对准条件对半导体材料进行回刻形成的第二自对准回刻沟槽，所述第二自对准回刻沟槽的底部表面低于所述第一表面；
在所述第二自对准回刻沟槽的底部的所述半导体平台区中形成有沟道区，源区形成在所述沟道区的表面；漏区形成于所述半导体衬底的背面，由所述漏区和所述沟道区之间的所述半导体衬底组成漂移区；
所述栅导电材料层侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道；
在所述第二自对准回刻沟槽的内侧面形成由第二介质层自对准刻蚀形成的侧墙，由所述侧墙自对准定义出所述源区顶部的源接触孔。
10.如权利要求9所述的沟槽栅MOSFET器件，其特征在于：所述半导体衬底为硅衬底；所述栅导电材料层为多晶硅栅；所述栅介质层为栅氧化层。
11.如权利要求10所述的沟槽栅MOSFET器件，其特征在于：所述第一介质层的材料为氧化层、氮化层或氮氧化层；
所述第二介质层的材料为氧化层、氮化层或氮氧化层。
12.如权利要求10所述的沟槽栅MOSFET器件，其特征在于：所述沟槽栅MOSFET还具有屏蔽层，所述屏蔽层形成于所述栅导电材料层底部的所述栅极沟槽中，所述屏蔽层的材料和所述栅导电材料层的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述栅导电材料层之间间隔有栅间隔离介质层。
13.如权利要求10所述的沟槽栅MOSFET器件，其特征在于：所述源接触孔的底部还穿过所述源区和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到由正面金属层组成的源极。
14.如权利要求10所述的沟槽栅MOSFET器件，其特征在于：在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述栅导电材料层的顶部形成有栅接触孔，通过所述栅接触孔将所述栅导电材料层和由正面金属层组成的栅极。
15.如权利要求9至14中任一权项所述的沟槽栅MOSFET器件，其特征在于：所述沟槽栅MOSFET为N型器件，所述沟道区为P型掺杂，所述源区和所述漏区都为N型重掺杂，所述漂移区为N型掺杂；所述沟槽栅MOSFET为P型器件，所述沟道区为N型掺杂，所述源区和所述漏区都为P型重掺杂，所述漂移区为P型掺杂。
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| CN103887173A (zh) * | 2012-12-21 | 2014-06-25 | 万国半导体股份有限公司 | 利用耗尽p-屏蔽的低输出电容的高频开关mosfet |
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