CN111952373A - 一种具有高k介质沟槽栅的mosfet及其制备方法 - Google Patents
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Abstract
本发明公开了一种具有高K介质沟槽栅的MOSFET及其制备方法，在栅氧化层内侧增加一层高K介质薄膜，所述高K介质薄膜的介电常数为栅氧化层的2‑3倍。本发明通过增加一层致密的高K介质薄膜，可有效降低栅源漏电，提高沟槽底部的耐压能力，优化器件电特性。
Description
技术领域
本发明属于半导体器件领域，特别涉及一种MOSFET及其制备方法。
背景技术
图1是普通沟槽MOSFET产品的剖面图，通常用二氧化硅(SiO2)作为栅介质层，在热生长过程中，侧壁和底部氧化层厚度差异较大，尤其在沟槽拐角处厚度很薄，在反向偏置电场下，拐角处易提前被击穿，影响产品的耐压特性。同时，二氧化硅在生长过程中易存在缺陷，导致栅源(GS)漏电较大，尤其对于低阈值产品，需要采用更薄的氧化层，漏电会更明显。
发明内容
为了解决上述背景技术提到的技术问题，本发明提出了一种具有高K介质沟槽栅的MOSFET及其制备方法。
为了实现上述技术目的，本发明的技术方案为：
一种具有高K介质沟槽栅的MOSFET，在栅氧化层内侧增加一层高K介质薄膜，所述高K介质薄膜的介电常数为栅氧化层的2-3倍。
基于上述技术方案的优选方案，在高K介质薄膜的内侧增加一层栅氧化层，当所述高K介质薄膜采用氮化物时，形成氧化层-氮化层-氧化层的结构。
基于上述技术方案的优选方案，所述高K介质薄膜采用氮化硅或氧化铝。
一种具有高K介质沟槽栅的MOSFET制备方法，包括以下步骤：
(1)制作衬底；
(2)在衬底上淀积一层SiO2，通过光刻、刻蚀形成沟槽结构，该沟槽的深度为0.6-2um，宽度为0.2-1.2um，倾斜角度为88-89度；
(3)在沟槽侧壁通过干法氧化形成一层厚度为500-2000埃的氧化层，氧化温度为1000-1100℃；通过湿法漂洗去除所有氧化层，修复沟槽刻蚀损伤，并使沟槽底部圆滑；
(4)在沟槽侧壁生长一层厚度为500-1200埃的氧化层，生长温度为950℃-1050℃，在该氧化层上再生长一层厚度为50-500埃的高K介质层，继续在高K介质层上生长一层厚度为100-300埃的氧化层；
(5)通过多晶沉积、光刻、刻蚀，形成多晶栅，多晶厚度为0.8-1.2um；
(6)在芯片表面注入硼元素，注入能量为60KEV～120Kev，高温退火形成P阱，退火条件为1100℃/60min；N+区光刻、注入、退火，注入元素为砷元素，注入能量为60KeV，退火条件为950℃/60min；
(7)在N+区上淀积一层厚度为8000-12000埃的氧化层作为介质层，通过孔光刻、刻蚀，形成接触孔；
(8)通过注入、退火，降低接触孔的接触电阻，注入的元素为B或BF2，注入的剂量为2E14-5E14，注入的能量为30-40KeV，退火条件为950℃/30s；在接触孔中淀积Ti或TiN层，并填充金属钨，形成欧姆接触孔；
(9)在P阱和介质层上淀积金属铝，通过刻蚀金属铝形成各功能区；
(10)沉积钝化层7000-12000埃，然后光刻腐蚀，形成Gate和Source的开口区；
(11)减薄衬底背面，并在衬底背面蒸镀Ti-Ni-Ag合金。
基于上述技术方案的优选方案，在步骤(1)中，衬底采用N型(100)晶向，并掺杂砷元素或磷元素。
基于上述技术方案的优选方案，在步骤(5)中，多晶的掺杂浓度为1E19-6E19，掺杂元素为磷。
基于上述技术方案的优选方案，在步骤(6)中，注入硼元素的剂量根据阈值电压确定；采用双注入提高P阱掺杂浓度的均匀性。
基于上述技术方案的优选方案，在步骤(7)中，沉积的氧化层中掺杂硼元素和磷元素。
基于上述技术方案的优选方案，在步骤(9)中，沉积的金属铝中掺杂SiCu。
基于上述技术方案的优选方案，在步骤(10)中，所述钝化层为氮化硅。
采用上述技术方案带来的有益效果：
本发明通过增加一层致密的高K介质薄膜，可有效降低栅源漏电，提高沟槽底部的耐压能力，优化器件电特性，若在高K介质薄膜上再增加一层栅氧化层，从而形成“ONO”结构，可进一步降低输入电容。此外，本发明与现有工艺平台兼容，工艺实现简单且工艺窗口足够。
附图说明
图1为普通沟槽MOSFET剖面图；
图2为具有高K介质槽栅的MOSFET剖面图；
图3为具有“ONO”结构槽栅的MOSFET剖面图；
图4为三种结构的掺杂浓度分布(Trench底部Y方向)图；
图5为三种结构的电场分布(Trench底部Y方向)图；
图6为高K介质厚度与输入电容(Ciss)的关系图；
图7为高K介质厚度与输出电容(Coss)的关系图；
图8为高K介质厚度与米勒电容(Crss)的关系图；
图9为高K介质厚度与雪崩电压(BVDSS)的关系图；
图10为高K介质厚度与单位面积电阻率(Rsp)的关系图；
图11为高K介质厚度与阈值电压(Vth)的关系图；
图12为不同高K介质厚度的电场分布(Trench底部Y方向)图。
具体实施方式
以下将结合附图，对本发明的技术方案进行详细说明。
本发明设计了一种具有高K介质沟槽栅的MOSFET，如图2所示，在栅氧化层内侧增加一层高K介质薄膜，如氮化硅(Si3N4)或氧化铝(AL2O3)等，其介电常数是常规SiO2的2-3倍，更加致密且缺陷少，可有效改善栅源漏电，提高雪崩电压BVDSS。图3是一种具有“ONO”(氧化层-氮化层-氧化层)结构槽栅的MOSFET结构，在栅氧化层层内侧增加一层高K介质薄膜，再增加一层栅氧化层层，可进一步降低输入电容Ciss。
本发明还设计了基于上述具有高K介质沟槽栅的MOSFET的制备方法，步骤如下：
步骤1、衬底材料准备：外延片的衬底采用N型(100)晶向，砷元素或磷元素掺杂，电阻率通常在0.001-0.05Ω.cm。选择不同的外延电阻率和厚度，可得到不同的器件耐压。通常外延厚度：3-15um，外延电阻率：0.1-3Ω.cm，器件耐压可以达到20V-200V。
步骤2、沟槽(Trench)刻蚀：圆片表面淀积一层SiO2，厚度为4000埃,膜厚可根据沟槽刻蚀形貌做微调。沟槽光刻、刻蚀形成沟槽结构，深度0.6-2um，沟槽宽度：0.2-1.2um，倾斜角度88-89度，便于后续栅多晶和栅介质层填充。
步骤3、氧化生长：在沟槽侧壁通过干法氧化形成一层厚度500-2000埃的氧化层，氧化温度1000-1100℃，湿法漂洗去除所有氧化层，修复Trench刻蚀损伤，并使Trench底部圆滑。
步骤4、栅氧生长：在沟槽侧壁生长一层厚度500-1200埃的氧化层，生长温度950℃-1050℃，再生长一层厚度50-500埃的高K介质层，如氮化硅(Si3N4)等(如图2)，可继续在高K介质层上生长一层厚度100-300埃的氧化层，形成“ONO”结构(如图3)。
步骤5、多晶栅形成：多晶淀积、光刻、刻蚀，多晶厚度0.8-1.2um，多晶掺杂浓度1E19-6E19，掺杂元素：磷。
步骤6、P阱和N+区形成：在芯片表面注入B元素，能量60KEV～120Kev，剂量根据VTH参数的需求调整，通常在5E12-3E13左右，高温退火形成P阱，退火条件：1100℃/60min,也可以采用双注入提高P阱掺杂浓度的均匀性；N+区光刻、注入、退火，注入元素：As元素，能量60KeV，退火条件：950℃/60min。
步骤7、介质层淀积、孔刻蚀：淀积一层厚度8000-12000埃的氧化层，可在氧化层中掺入一定比例的B元素和P元素，吸收可动Na、K离子，提高器件可靠性。孔光刻、刻蚀，孔深度一般为0.3-0.45um。
步骤8、孔注入、填充：孔注入、退火，降低接触电阻，注入元素为BF2/B，剂量：2E14-5E14，能量：30-40KeV，快速退火：950℃30s；Ti/TiN层淀积和钨金属填充，形成欧姆接触孔。
步骤9、金属淀积、刻蚀：沉积厚度为4um金属铝，铝中可掺杂一定比例的SiCu，防止铝硅互溶，然后光刻腐蚀铝。
步骤10、钝化层沉积，钝化层光刻，腐蚀：沉积钝化层氮化硅7000-12000埃，然后光刻腐蚀，形成Gate和Source的开口区，可降低芯片表面可动离子引起的器件漏电。
步骤11、背面Ti-Ni-Ag：减薄圆片背面到150um左右，在背面蒸发Ti-Ni-Ag(钛-镍-银)。
图4、5分别为三种结构的掺杂浓度和电场分布曲线，其中结构1和结构2分别对应图2和图3的结构。距离沟槽(Trench)底部0.1um处沿Y方向做掺杂浓度分析。较常规结构，增加高K介质后，在其他工艺条件相同时，Trench底部的掺杂浓度明显减小，Trench底部的电场强度也明显低于常规结构。
图6、7、8为高K介质厚度与Ciss(输入电容)、Coss(输出电容)和Crss(米勒电容)对应关系图。其中，两种新结构的二氧化硅层的厚度相同，比常规结构(BL)的厚度薄100A。由仿真结果来看，Ciss、Coss和Crss均与高K介质厚度呈线性关系，厚度越厚，电容值越小，且增加高K介质后可明显降低Coss。较另一新结构，“ONO”结构的Ciss有明显降低。
图9、10、11为高K介质厚度与BVDSS(雪崩电压)、Rsp(单位面积电阻率)和Vth(阈值电压)对应关系图。相比常规结构，新结构的BV可增加2-4V，且随着高K介质厚度增加而增大，相应的，Trench底部的电场强度也随着厚度增加而降低(如图12)，Rsp可降低15％以上且Vth变化较小。
实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。
Claims (10)
1.一种具有高K介质沟槽栅的MOSFET，其特征在于：在栅氧化层内侧增加一层高K介质薄膜，所述高K介质薄膜的介电常数为栅氧化层的2-3倍。
2.根据权利要求1所述具有高K介质沟槽栅的MOSFET，其特征在于：在高K介质薄膜的内侧增加一层栅氧化层，当所述高K介质薄膜采用氮化物时，形成氧化层-氮化层-氧化层的结构。
3.根据权利要求1所述具有高K介质沟槽栅的MOSFET，其特征在于：所述高K介质薄膜采用氮化硅或氧化铝。
4.一种具有高K介质沟槽栅的MOSFET制备方法，其特征在于，包括以下步骤：
(1)制作衬底；
(2)在衬底上淀积一层SiO2，通过光刻、刻蚀形成沟槽结构，该沟槽的深度为0.6-2um，宽度为0.2-1.2um，倾斜角度为88-89度；
(3)在沟槽侧壁通过干法氧化形成一层厚度为500-2000埃的氧化层，氧化温度为1000-1100℃；通过湿法漂洗去除所有氧化层，修复沟槽刻蚀损伤，并使沟槽底部圆滑；
(4)在沟槽侧壁生长一层厚度为500-1200埃的氧化层，生长温度为950℃-1050℃，在该氧化层上再生长一层厚度为50-500埃的高K介质层，继续在高K介质层上生长一层厚度为100-300埃的氧化层；
(5)通过多晶沉积、光刻、刻蚀，形成多晶栅，多晶厚度为0.8-1.2um；
(6)在芯片表面注入硼元素，注入能量为60KEV～120Kev，高温退火形成P阱，退火条件为1100℃/60min；N+区光刻、注入、退火，注入元素为砷元素，注入能量为60KeV，退火条件为950℃/60min；
(7)在N+区上淀积一层厚度为8000-12000埃的氧化层作为介质层，通过孔光刻、刻蚀，形成接触孔；
(8)通过注入、退火，降低接触孔的接触电阻，注入的元素为B或BF2，注入的剂量为2E14-5E14，注入的能量为30-40KeV，退火条件为950℃/30s；在接触孔中淀积Ti或TiN层，并填充金属钨，形成欧姆接触孔；
(9)在P阱和介质层上淀积金属铝，通过刻蚀金属铝形成各功能区；
(10)沉积钝化层7000-12000埃，然后光刻腐蚀，形成Gate和Source的开口区；
(11)减薄衬底背面，并在衬底背面蒸镀Ti-Ni-Ag合金。
5.根据权利要求4所述具有高K介质沟槽栅的MOSFET制备方法，其特征在于，在步骤(1)中，衬底采用N型(100)晶向，并掺杂砷元素或磷元素。
6.根据权利要求4所述具有高K介质沟槽栅的MOSFET制备方法，其特征在于，在步骤(5)中，多晶的掺杂浓度为1E19-6E19，掺杂元素为磷。
7.根据权利要求4所述具有高K介质沟槽栅的MOSFET制备方法，其特征在于，在步骤(6)中，注入硼元素的剂量根据阈值电压确定；采用双注入提高P阱掺杂浓度的均匀性。
8.根据权利要求4所述具有高K介质沟槽栅的MOSFET制备方法，其特征在于，在步骤(7)中，沉积的氧化层中掺杂硼元素和磷元素。
9.根据权利要求4所述具有高K介质沟槽栅的MOSFET制备方法，其特征在于，在步骤(9)中，沉积的金属铝中掺杂SiCu。
10.根据权利要求4所述具有高K介质沟槽栅的MOSFET制备方法，其特征在于，在步骤(10)中，所述钝化层为氮化硅。
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| CN202010811389.3A CN111952373A (zh) | 2020-08-13 | 2020-08-13 | 一种具有高k介质沟槽栅的mosfet及其制备方法 |
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| US20120261744A1 (en) * | 2009-12-24 | 2012-10-18 | Fudan University | Microelectronic device structure and manufacturing method thereof |
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-
2020
- 2020-08-13 CN CN202010811389.3A patent/CN111952373A/zh active Pending
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