CN112614891A - 具有增强的高频性能的金属氧化物半导体场效应晶体管 - Google Patents

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Abstract

该发明涉及一种金属氧化物半导体场效应晶体管(MOSFET)器件，其包括形成于衬底上表面的外延区域和至少两个形成于外延区域中的体区域。体区域位于靠近外延区域的上表面，且横向彼此间隔。该器件还包括至少两个设置于对应的体区域中且靠近该体区域上表面的位置的源区，以及包括至少两个平面栅和一个沟槽栅的栅极结构。每个平面栅均位于所述的外延区域的上表面，并与相应的体区域的至少一部分重叠。该沟槽栅位于两个所述体区域之间且至少部分位于所述外延区域之中；以及位于衬底背面且与衬底电连接的漏极触点。

Description

具有增强的高频性能的金属氧化物半导体场效应晶体管
技术领域
本发明一般涉及电气、电子和计算机技术，更具体地涉及功率晶体管器件和制造方法
背景技术
功率晶体管，例如功率金属氧化物半导体场效应晶体管(MOSFET)，通常被设计成能够在导通状态下维持高的漏源电流密度，并且在关断状态下维持源漏间的高阻断电压。有许多晶体管器件类型，例如横向和垂直器件、平面栅和沟槽栅、单极和双极晶体管，每一种都是为特定的应用而设计的。许多设计参数是互斥的，因此一个参数的改进会导致另一个参数的退化。因此，在不同的晶体管设计中，存在着一种特殊的性能权衡。
晶体管的设计和性能标准可以用几个属性来衡量，包括漏源击穿电压(BVds)、特征导通电阻(Rsp)、栅极电容(Cg)和栅漏电容(Cgd)。这些性能特性在很大程度上取决于晶体管的设计、结构和材料的选择等因素。此外，这些晶体管性能特性通常在关键设计参数上遵循相反的趋势，例如栅极长度、沟道和漂移区掺杂浓度、漂移区长度、总的栅极宽度等等，从而使得晶体管器件的设计具有挑战性。例如，增加晶体管中的漂移区掺杂浓度会降低特征导通电阻，同时也会降低击穿电压，这可能使晶体管器件无法满足特定应用下的击穿电压额定值。同样的，较大的栅极宽度可以降低晶体管器件的总导通电阻，但同时也会增加寄生栅极电容，从而增加晶体管的开关损耗。因此，在晶体管设计的实践中，往往涉及到某些关键设计参数的权衡，以便在各性能特性之间达成妥协。
决定晶体管器件效率和可靠性的一个重要性能参数是密勒电容，或称栅漏电容。随着人们对更高效率的需求不断增加，功率MOSFET的设计趋向于更小的栅极尺寸，从而降低栅极电荷(Qg)和更低的阈值电压(Vt)，由于密勒电容耦合效应，使器件更容易受到漏极电压峰值的影响。与此同时，较高的晶体管开关频率，以及增加的寄生电感，导致漏极振铃电压的增加。这些效应的综合影响使得现今的功率晶体管器件容易产生漏极电压引起假导通，从而损坏器件。另外一个极富挑战性的事实是减小密勒电容，并且作为一种设计妥协，常常导致器件的导通电阻增加。降低寄生栅漏电容的常用方法不可避免地会导致更高的器件导通电阻，因此降低功率晶体管器件中的密勒电容可能是最难实现的设计目标之一，也是产品性能和应用可靠性的关键需要。
发明内容
该发明的目的是克服了上述现有技术中的缺点，提供一种有利地提供了用于LDMOS晶体管器件的增强栅极结构以及用于制造该器件的方法。该栅极结构有利于与现有的互补金属氧化物半导体(CMOS)制造技术兼容，并且不依赖于深奥且昂贵的工艺和材料的使用，例如，碳化硅(SiC)、氮化镓(GaN)等，在不显著降低器件阻断电压和器件可靠性的前提下，实现器件导通电阻的大幅降低。
为了实现上述的目的，该发明的具有如下构成：
根据本发明的实施例，金属氧化物半导体场效应晶体管(MOSFET)器件包括设置在衬底上表面上的具有第一导电类型的外延区域，以及在该外延区域中形成的具有第二导电类型的至少两个体区域，第二导电类型与第一导电类型具有相反的导电类型。所述体区域分布于靠近所述外延区域的上表面并且彼此横向间隔。该器件还包括设置于各相应的体区域中且靠近所述体区域的上表面的具有所述第一导电类型的至少两个源区，还包括至少具有两个平面栅和一个沟槽栅的栅极结构。每个所述的平面栅均设置于所述外延区域的上表面，并且与对应的体区域的至少一部分重叠。沟槽栅部分形成与外延区域之中，并且位于所述体区域之间。设置在衬底背面的漏极触点提供与衬底间的电连接。
根据本发明的实施例，制造该MOSFET器件的方法包括：在具有第一导电类型的衬底的上表面上形成具有第一导电类型的外延区域；在所述外延区域中形成具有第二导电类型的至少两个体区域，所述第二导电类型与所述第一导电类型的导电类型相反，所述体区域设置于靠近所述外延区域的上表面并且彼此横向间隔；形成具有第一导电类型的至少两个源区，每个所述源区均分别设置与靠近所述体区域的上表面的相应的对应的体区域中；形成包括至少两个平面栅和一个沟槽栅的栅极结构，平面栅均被设置于外延区域的上表面上，并且与相应的体区域的至少一部分重叠，沟槽栅部分形成与外延区域之中，并且位于所述体区域之间；以及在衬底背面形成漏极触点并与衬底电连接。
本发明的技术可以提供实质性的有益技术效果。仅作为示例而不是作为限制，本发明的一个或多个实施例中的LDMOS可以提供以下一个或多个有益效果：
·更低的导通电阻RDS-on
·更低的栅漏(密勒)电容；
·更低的开关损耗；
·更高的关断状态阻断电压。
本发明的这些和其他特征和优点将通过以下说明性实施例中的详细描述并结合附图加以阐述。
附图说明
参照以下仅作为示例的附图描述的本发明各实施例是非限制性和非穷尽性的。除非另有规定，附图中所使用的附图标记在多个视图中标识相同的元素。
图1A和1B分别是包括导通电阻和寄生栅漏电容图示的垂直双扩散金属氧化物半导体场效应晶体管(VDMOSFET)器件的至少一部分的截面图；
图2A至2C为沟槽栅MOSFET器件的截面图的至少一部分，其显示出减小的导通电阻，并说明器件中体区域深度变化带来的一些影响；
图3A至3C为分裂沟槽栅MOSFET器件的截面图的至少一部分，其显示出减小的寄生栅漏电容和增加的关断状态阻断电压，并说明器件中体区域深度变化带来的一些影响；
图4A表示本发明的一个实施例的超级栅MOSFET器件的至少一部分的透视图；
图4B为沿图4A中A-A′的超级栅MOSFET器件的截面图；
图4C为图4B中所示的具有在沟槽栅极结构附近形成的累积层的超级栅MOSFET器件的截面图；
图5概念性地描述了三种不同类型MOSFET器件的特征导通电阻RSP与击穿电压之间的关系；
图6表示本发明的另一实施例的超级栅MOSFET器件的至少一部分的透视图；
图7A至7I为图4B所示的本发明的一个实施例的超级栅MOSFET器件的至少一部分的制造过程截面示意图；
图8为本发明的一个实施例中具有增强电压阻断能力栅极结构的超级栅MOSFET器件的至少一部分的截面图；
图9A至9L为图8所示的本发明的一个实施例的超级栅MOSFET器件的至少一部分的制造过程截面示意图；
图10为本发明的一个实施例中具有增强源极触点的超级栅MOSFET器件的至少一部分的截面图；
图11为与标准MOSFET器件相比，本发明的一个或多个实施例的超级栅MOSFET器件的漏极电压随时间变化的函数曲线示意图；以及
图12为与标准MOSFET器件相比，本发明的一个或多个实施例的超级栅MOSFET器件的栅极电压随时间变化的函数曲线示意图。
应当理解，图中所示的元件是为了表示的简单和清楚。在商业上可行的实施例中，为了减少视图中的阻碍，可能有一些有用或必要的但属于公知内容的元件没有在图中表示出来。
具体实施方式
为了能够更清楚地理解该发明的技术内容，特举以下实施例详细说明。
本发明的横向扩散金属氧化物半导体(LDMOS)器件以及制造LDMOS器件的方法的原理将在本文中通过一个或多个实施例及上下文进行描述，该器件在不显著降低功率和线性性能的情况下增强了高频性能。然而应当认识到，本发明不限于本文中说明性地列出的特定器件和/或方法。应当认为，对于本领域技术人员而言，鉴于本文的启示，许多对于实施例的修改将变得显而易见，而这些内容都在本发明要求保护的范围之内。也就是说，本文中的各实施例不是作为也不应视作对本发明的限制。
为了描述和要求本发明的实施例，本文中可能使用的术语MISFET应当被宽泛地解释为包括任何类型的金属绝缘体半导体场效应晶体管(metal-insulator-semiconductorfield-effect transistor)。例如，MISFET可以包括利用氧化物材料作为栅极电介质的半导体场效应晶体管(即MOSFET)以及其它不使用氧化物材料的半导体场效应晶体管。另外，尽管在缩写词MISFET和MOSFET中提到了“金属”(metal)一词，但是MISFET和MOSFET还包括栅极由非金属材料，例如多晶硅，形成的半导体场效应晶体管，这种情况下MISFET和MOSFET可以互换使用。
尽管本发明中所形成的整体制造方法和结构都是全新的，然而实施本发明的一个或多个实施例的方法的一个或多个部分所需的某些个别加工步骤可利用传统半导体制造技术和传统半导体制造工具。这些技术和工具是本领域普通技术人员所熟知的。此外，大量的现有出版物中也记载了许多用于制造半导体器件的加工步骤和工具，举例来说，包括：P.H.Holloway等所著的《复合半导体手册：生长，加工，特性和器件》(Handbook ofCompound Semiconductors:Growth,Processing,Characterization,and Devices)，剑桥大学出版社,2008；以及R.K.Willardson等所著的《复合半导体的工艺与性能》(Processingand Properties of Compound Semiconductors)，学术出版社，2001，上述文献以引用方式并入本文中。需要强调的是，虽然本文阐述了一些单独的加工步骤，但是这些步骤仅仅是说明性的，本领域技术人员可能熟悉的其它同样合适的替代方案也包含在本发明的范围之内。
应当理解，附图中所示的各个层和/或区域不一定按比例绘制。此外，为了描述的经济性，可能在所示附图的集成电路器件中没有将该器件中常用的一种或多种半导体层表示出来。然而，这并不意味着在实际的集成电路器件中省略这些没有被明确表示的半导体层。
图1A所示为垂直双扩散金属氧化物半导体场效应晶体管(VDMOSFET)器件100的至少一部分的截面图。该VDMOSFET器件100包括衬底102，该衬底102可由单晶硅形成，单晶硅通过添加杂质或掺杂剂(例如硼、磷、砷等)来改变材料的导电性(例如，N型或P型)。在本例中，衬底102具有N导电类型，因此可被称为N型衬底(N+SUB)。
外延区域104形成于该衬底102的上表面。在本例中，外延区域104通过添加杂质或掺杂剂具有N导电类型(N-EPI)。在该VDMOSFET器件100中，该外延区域104作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的两个体区域(P-BODY)形成于靠近外延区域104的上表面，并在横向上相互间隔开。该VDMOSFET器件100还包括形成于各体区域106的至少一部分中并靠近该体区域的上表面的源区108。优选的，可采用传统的注入工艺，用已知浓度水平的杂质掺杂该源区108，从而根据需要选择性地改变材料的导电性。例如，该源区108为N型导电类型(N+)。形成于靠近体区域106上表面重掺杂区域110具有与体区域106相同的导电类型(例如本例中的P型)，其横向与对应的源区108相邻，以形成该VDMOSFET器件100的体区域触点。每个所述的源区108均与对应的体区域触点110电连接。
在VDMOSFET结构中，衬底102作为器件的漏极区域。形成于衬底102背面的漏极触点112提供与该衬底/漏极102之间的电连接。
在源区108之间的至少一部分体区域106及外延漂移区104之上形成栅极114。在该栅极114下形成薄氧化层116(例如，二氧化硅SiO2)作为栅氧化物，用于将栅极与该VDMOSFET器件100中的源区108、体区域106和外延区域104电隔离。在栅极114和栅氧化层116的侧面形成绝缘侧墙118将栅极与源区108电隔离。如本领域技术人员所熟知的，施加于栅极的偏压在栅极下的体区域106中形成通道，用于控制源区108和作为漏极区域的衬底102之间的电流。
该VDMOSFET器件100采用在器件表面的平面栅结构，具有制作工艺简单、应用可靠性佳等优点。然而，VDMOSFET设计也显示出明显的缺点，包括具有较高的导通电阻和较大的寄生栅漏电容(即，密勒电容)，这使得这种器件不适合大功率、高频应用。较高的导通电阻RON主要归因于P体通道电阻RBODY(可称为MOSFET通道电阻)、结场效应晶体管(JFET)通道电阻RJFET和外延漂移区电阻REPI的结合(即RON＝RBODY+RJFET+REPI)。其中，REPI是主要因素(在100伏器件中，占总导通电阻RON的百分之五十以上)。
图1B为图1A中的VDMOSFET器件100的至少一部分的截面图，其中表示出了寄生栅漏电容(密勒电容)。如图1B所示，较大的寄生栅漏电容Cgd主要归因于栅极114和外延漂移区104之间的较大的重叠区。这种大寄生栅漏电容Cgd元件在高频应用中会造成显著的开关功率损耗，因此不适用。
人们一直努力降低VDMOSFET器件的导通电阻，从而提高电导率。特别是希望通过减小体区域106的横向间距来增加VDMOSFET器件100的通道密度。然而，更窄的体区域间隔带来的结场效应晶体管效应会增加体区域106之间的JFET电阻RJFET，从而抵消增加通道密度所带来的好处，总需要在MOSFET通道电阻RBODY和JFET通道电阻RJFET之间进行权衡。同样，虽然可以通过增加外延区域104(JFET区域)的上表面中的掺杂浓度来减小JFET通道电阻，但是这种JFET通道电阻的减小也会导致不期望的器件关断状态的雪崩击穿电压的降低。在这一方面，也有尝试在器件的关断状态下，使用电荷平衡方法来平衡N型外延漂移区104中的正电荷与P型体区域106中的负电荷，以增加外延漂移区104的掺杂浓度，从而减小漂移区域通态电阻REPI，然而，对于一个给定的尺寸，掺杂浓度被限定在一个特定的等级，通常低于1017/cm3左右。
图2A至2C分别为典型沟槽栅MOSFET器件200、230和250的截面图的至少一部分，其显示出减小的导通电阻，并概念性地说明器件中体区域深度变化带来的一些影响。参考图2A所示，沟槽栅MOSFET器件200包括衬底202，该衬底202可由单晶硅形成，单晶硅通过添加具有N导电类型的杂质或掺杂剂形成，因此可被称为N型衬底(N+SUB)。
外延区域204形成于该衬底202的上表面。在本例中，外延区域204通过添加杂质或掺杂剂具有N导电类型(N-EPI)。与图1A中所示的VDMOSFET器件100类似，在该VDMOSFET器件200中，该外延区域204作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的两个体区域(P-BODY)206形成于靠近外延区域204的上表面，并在横向上相互间隔开。该MOSFET器件200还包括形成于各体区域206的至少一部分中并靠近该体区域的上表面的源区208。优选的，可采用传统的注入工艺，用已知浓度水平的杂质掺杂该源区208以具有N型导电类型(N+)。形成于靠近体区域206上表面重掺杂区域210具有P导电类型，其横向与对应的源区208相邻，以形成该MOSFET器件200的源极触点。每个所述的源区208均与对应的体区域触点210电连接。
与图1A所示的的VDMOSFET器件100类似，在该MOSFET器件200中，衬底202作为器件的漏极区域。形成于衬底202背面的漏极触点212提供与该衬底/漏极202之间的电连接。
该MOSFET器件200还包括沟槽栅极214，该包含多晶硅的沟槽栅极214形成于体区域206之间以及源区208之间的外延区域204上表面。沟槽栅极214可以通过形成部分穿过体区域206之间以及源区208之间的外延区域204的通道(即，沟槽)，并在通道中用介电材料216填充来制造。所述介电材料优选为氧化物，例如二氧化硅。沟槽栅极214随后部分穿过介电材料216垂直延伸，并超过源区208和体区域206。围绕该沟槽栅极214侧壁的介电材料216侧壁的厚度优选刚好能够防止该沟槽栅极214与相邻的源区208和体区域206之间直接电接触。
与图1A所示的VDMOSFET器件100中的平面栅极设置相反，沟槽栅MOSFET器件200通过消除JFET电阻RJFET实现具有较低导通电阻的优点。然而，寄生栅漏(密勒)电容Cgd仍然很高。如图2B所示的沟槽栅MOSFET器件230，通过增加沟槽底部的介质材料216的厚度，栅漏电容Cgd可以稍微减小。该沟槽栅MOSFET器件230基本上与图2A中所示的器件200相同，只是体区域206进入外延漂移区域204的深度略微减小。虽然器件230减小了寄生栅漏电容Cgd，但是在多晶硅沟槽栅极214的底角和外延区域204之间产生了薄弱点232，该薄弱点232会导致人们所不期望的器件击穿电压的降低。
使得在体区域206内形成通道的这一过程的困难进一步复杂化的是，外延区域204中，体区域的深度必须参照沟槽栅极214的深度进行严格控制。体区域206不能太浅，因为如图2B所示的MOSFET设备230所示，这会导致在高阻断电压下被过早击穿的薄弱点232。类似的，如图2C中的沟槽栅MOSFET器件250所示，体区域206也不能在外延区域204中太深，因为这将与人们所希望的相反，增加沟槽栅极214底部附近的栅氧化层厚度，如图2C中由厚氧化物区域252所表示的那样。沟槽栅MOSFET器件250中的厚氧化物区域252减少了对形成于体区域206中的通道的栅极控制，从而使得器件难以导通；也就是说，MOSFET器件250将表现出人们所不希望的器件阈值电压的增大。
图3A至3C分别为分裂沟槽栅MOSFET器件300、330、350的截面图的至少一部分。如图3A所示，该分裂沟槽栅MOSFET器件300包括衬底302，该衬底302可由单晶硅形成，单晶硅通过添加具有N导电类型的杂质或掺杂剂形成，因此可被称为N型衬底(N+SUB)。外延区域304形成于该衬底302的上表面。在本例中，外延区域304通过添加杂质或掺杂剂具有N导电类型(N-EPI)。与图1A中所示的VDMOSFET器件100及图2A中所示的沟槽栅MOSFET器件200类似，在该MOSFET器件300中，该外延区域304作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的两个体区域(P-BODY)306形成于靠近外延区域304的上表面，并在横向上相互间隔开。该MOSFET器件300还包括形成于各体区域306的至少一部分中并靠近该体区域的上表面的源区308。优选的，可采用传统的注入N型杂质形成具有N型导电类型的源区308(N+)。在本实施例中，形成于靠近体区域306上表面重掺杂区域310具有P导电类型，其横向与对应的源区308相邻，以形成该MOSFET器件300的体区域触点。因此，每个所述的源区308均与对应的体区域触点310电连接。
与图1A所示的VDMOSFET器件100及图2A中所示的沟槽栅MOSFET器件200类似，在该分裂沟槽栅MOSFET器件300中，衬底302作为器件的漏极区域。形成于衬底/漏极302背面的漏极触点312提供与该衬底/漏极302之间的电连接。
该MOSFET器件300还包括填充了介质材料(例如二氧化硅)的介质沟槽314，该介质沟槽314垂直延伸于体区域306之间以及源区308之间的外延区域304中。可包含多晶硅的沟槽栅极316形成与该介质沟槽314中，沟槽栅极316的深度刚好低于体区域306的底部。在沟槽314中还形成了位于所述沟槽栅极316的垂直下方的屏蔽栅318。介质沟槽314中的介质材料将该屏蔽栅318与所述的沟槽栅极316以及外延区域304电隔离。在本实施例中，沟槽栅极316比屏蔽栅318略宽，由此，与沟槽栅极相比，屏蔽栅被更厚的介质材料层包围。优选的，屏蔽栅318连接到源区308。
在该MOSFET器件300中，所述的屏蔽栅318有助于减小寄生栅漏电容Cgd，并增加的关断状态阻断电压。然而，这种分裂沟槽栅MOSFET设计所提供的任何改进都只能在器件关断状态下适用，也就是说，在最大掺杂浓度由器件所需的击穿电压决定的情况下，基本上没有改善导通状态的性能。在精确控制体区域306的深度和厚度方面，分裂沟槽栅设计面临类似的困难。
例如，如图3B所示的具有浅体区域306的分裂沟栅MOSFET器件330。如前文中结合图2B表述的那样，该MOSFET器件330中的浅体区域306会在沟槽栅极316的底角附近产生薄弱点区域332，这会导致在高阻断电压下器件被过早击穿。
同样，图3C表示了具有深体区域306的分裂沟槽栅MOSFET器件350，其使得体区域的底部延伸到沟槽栅极316的底部之下。如前文中结合图2C表述的那样，该MOSFET器件350中的深体区域306会在沟槽栅极316底角附近形成厚氧化区域352，该厚氧化物区域352减少了对形成于体区域306中的通道的栅极控制，从而增大了器件的阈值电压，使得器件难以导通。
如在一个或多个实施例中所示的，本发明利用平面栅极和沟槽栅极结构的有益特性来提供具有超级栅结构的MOSFET器件，其有利地实现了增强高频性能，且不会显著降低器件中的功率和线性性能。图4A及4B所示，分别为本发明的一个实施例中的超级栅MOSFET器件400的至少一部分的透视图和截面图。
该MOSFET器件400包括衬底402，该衬底402可由单晶硅(例如具有<100>或<111>的晶向)形成，单晶硅通过添加杂质或掺杂剂(例如硼、磷、砷、锑等)来形成所需要的导电类型(例如，N型或P型)和掺杂等级。P型衬底可通过向衬底材料中添加规定浓度水平(例如，每立方厘米约1014至约1018个原子)的P型杂质或掺杂剂(例如，III族元素，例如硼)来形成，例如通过扩散或注入工艺，根据需要改变材料的导电特性。在其它实施例中，N型衬底可通过向衬底材料中添加规定浓度水平的N型杂质或掺杂剂(例如，V族元素，例如磷)来形成。在该实施例中，衬底402被掺杂以具有N型导电类型，因此可被称为N型衬底(N+SUB)。类似的其它可用于形成衬底402的材料，例如但不限于：锗、砷化镓、碳化硅、氮化镓、磷化铟等等。
外延区域404形成于该衬底402的上表面。在本例中，外延区域404通过添加杂质或掺杂剂具有N导电类型(N-NPI)，类似的，也可考虑采用P型外延(例如，通过添加P型掺杂剂)。与图1A所示的的VDMOSFET器件100及图2A中所示的沟槽栅MOSFET器件200类似的，在该MOSFET器件400中，该外延区域404作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的两个体区域(P-BODY)406形成于靠近外延区域404的上表面，并在横向上相互间隔开。本实施例中的体区域406可通过使用标准互补金属氧化物半导体(CMOS)制造技术，将P型杂质(例如：硼)注入外延区域404的指定区域来形成。相对于衬底的掺杂水平，体区域406优选地采用更重的掺杂，例如，约5×1016个原子/立方厘米(cm3)至约1×1018个原子/cm3。在采用P型外延区域的一个或多个可选的实施例中，体区域406可以包括使用类似CMOS制造技术形成的N型阱。
该MOSFET器件400还包括形成于各体区域406的至少一部分中并靠近该体区域的上表面的源区408。优选的，源区408采用与所述体区域406的导电类型相反的杂质掺杂。在本实施例中，该源区408为N型导电类型(N+)。在本实施例中，形成于靠近体区域406上表面并横向与对应的源区408相邻的重掺杂区域410具有P型导电类型，从而形成该MOSFET器件400的体区域触点。相应的源极(S)电极412将每一源区408电连接到对应的体区域触点410。
与图1A所示的VDMOSFET器件100类似，在该MOSFET器件400中，衬底402作为器件的漏极区域。漏极(D)触点414优选地形成于衬底/漏极402背面，其提供与衬底/漏极之间的电连接。与标准横向MOSFET器件中漏极和源极电极均形成在器件的上表面不同，该MOSFET器件400的漏极触点414形成于与源极电极414相反的器件下表面，也就是说，漏极电极414和源极电极412分布于该MOSFET器件400的垂直方向上相反的两个表面上。
该MOSFET器件400还包括栅极结构，其至少包括两个部分，平面栅(G1)416和沟槽栅(G2)418。在本实施例的图示中，两个平面栅416分别设置于沟槽栅418的两侧。平面栅416和沟槽栅418优选地形成为彼此结构分离的梳状(条状)结构，即便平面栅和沟槽栅在其条状结构的一端或两端电连接(图中未明示，但隐含)。在一个或多个可替代的实施例中，平面栅416和沟槽栅418可以形成具有平面和沟槽栅极功能的相连栅极结构，下文中将结合图6进一步详细描述。
在一个或多个实施例中，可包含有多晶硅的沟槽栅418通常可通过位于体区域406之间，也位于源区408之间的外延区域404的上表面垂直形成，从而使得在沟槽栅418的两侧都有一个源区408。更具体地说，沟槽栅418可以在两个体区406(以及源区408)之间的外延区域404上开口(即，挖槽)，并用介电材料420填充该开口来制造。在一个或多个实施例中，该介电材料420是一种氧化物，例如二氧化硅，然而本发明不限于任何特定的电绝缘材料。该沟槽栅418随后部分穿过介电材料420形成，垂直延伸到源区408和体区域406的更下方。由此，介电材料420将沟槽栅418与周围的外延区域404电隔离，从而防止沟槽栅418与相邻源区408和体区域406之间的直接电接触，因此该介电材料420可被称为沟槽栅氧化层。
在一个或多个实施例中，各平面栅416均设置于外延区域404的上表面上，其至少一部分重叠于相应的体区域406。在每个平面栅416与体区域406以及外延区域404的上表面之间形成介电层422，以将平面栅416与体区域及外延区域电隔离，因此可称为平面栅氧化层。尽管在图4A中未明确示出，如图4B所示，优选地在平面栅416的侧壁和延伸于外延层404的上表面上的沟槽栅418的一部分侧壁上形成介电侧墙424。如图4B所示，栅极侧墙424将平面栅与沟槽栅电隔离，并且将平面栅416与对应的源极电极412电隔离。
继续参考图4B，该MOSFET器件400还包括与平面栅416连接的第一栅极电极426，以及与沟槽栅418连接的第二栅极电极428。栅极电极426及428可以通过分别在栅极416和418的上表面的至少一部分上形成金属硅化物层的方式实现。如本领域技术人员所知，在栅极硅化工艺中，金属膜(例如钛、钨、铂、钴、镍等)沉积于多晶硅栅极的上表面上，并且通过退火使沉积的金属膜与多晶硅栅极中的硅之间发生反应，最终形成金属硅化物触点。
当超过阈值电压的正偏压施加于N通道MOSFET器件时，例如通过在所述的平面栅416和相应的源区408之间施加正电压，在平面栅下的体区域406中形成通道，从而导通该MOSFET器件400。同时，由于沟槽栅418电连接到平面栅416，正偏压将施加于沟槽栅上，从而如图4C所示，在外延区域404靠近沟槽栅氧化层420的表面处形成一个具有多数载流子(例如本实施例中的电子)的强积累层430。这个积累层430有益地增加了MOSFET器件400的电导，这使得器件能够获得非常低的导通电阻，举例而言，在30伏的阻断电压额定值下，大约二毫欧姆-平方毫米(2mΩ-mm2)。如下文中所将叙述的，相比传统的平面栅极和沟槽栅极器件，该超级栅MOSFET器件400获得了实质性的性能提升。
图5概念性地描述了三种不同类型MOSFET器件的特征导通电阻RSP(欧姆-平方厘米)与击穿电压(伏特)之间的比例关系。具体而言，标号502表示与图2A中所示的沟槽栅MOSFET器件200一致的沟槽栅MOSFET器件的特征导通电阻RSP与击穿电压之间的比例关系。标号504表示与图3A中所示的分裂沟槽栅MOSFET器件300一致的分裂沟槽栅MOSFET器件的特征导通电阻RSP与击穿电压之间的比例关系。标号506表示为根据本发明的一个或多个实施例形成的超级栅MOSFET器件(例如图4A中所示的超级栅MOSFET器件400)的特征导通电阻RSP与击穿电压之间的比例关系。在理想情况下，MOSFET器件将表现出高击穿电压和低特征导通电阻，然而，在实践中，器件特性通常是相互矛盾的，也就是说，具有非常低导通电阻的MOSFET器件也将具有非常低的击穿电压，反之亦然，如图中标号分别为502及504所示的沟槽栅及分裂沟槽栅MOSFET器件那样。
如图5所示，与沟槽栅MOSFET器件(标号502)或分裂沟槽栅MOSFET器件(标号504)相比，根据本发明实施例形成的超级栅MOSFET器件(标号506)至少具有两个明显的优点。首先，相较于502和504，表示特征导通电阻RSP与击穿电压之间的比例关系506的斜率显著降低，即在与具有相同额定击穿电压的沟槽栅MOSFET器件或分裂沟槽栅MOSFET器件相比，超级栅MOSFET器件具有明显更小的特征导通电阻。从而，芯片的尺寸可以按比例缩小，与芯片尺寸成正比的，进一步导致寄生栅极电容和栅漏电容的明显减小。
通常情况下，平行板电容的电容值C根据下式确定：
Figure BDA0002843916450000111
其中，ε0是绝对介电常数(即真空介电常数ε0＝8.854×10-12F/m，εr是平行板之间的介质或介电材料的相对介电常数，A是每个平行板的一个侧面的表面积，d是平行板之间的距离(即，平行板之间介电材料的厚度)。因此，通过减小芯片尺寸，可以减少寄生栅极电容和/或寄生栅漏电容的一个或两个平行板的表面积。寄生栅极电容和栅极对漏极电容减小有利于降低在高频应用(例如同步DC-DC变换器)中的开关损耗。
继续参考图5，如标记506的梯形形状所示的，本发明实施例的超级栅MOSFET器件的第二个显著的优点在于，该超级栅MOSFET器件能够在器件运行期间调节特征导通电阻，而常规MOSFET器件具有固定的特征导通电阻。这主要是由于在常规MOSFET设计中，掺杂浓度，及其关联的载流子浓度，在器件制造完成后是固定的。相比之下，在本发明的一个或多个实施例的超级栅MOSFET器件中，载流子浓度不是固定的，而是依赖于施加于沟槽栅结构的偏压，是可以方便地进行调节的。由此带来了许多的好处，包括为器件设计提供了更大的灵活性，更宽的工艺窗口，并且为超级栅MOSFET器件的运行提供了更高的可靠性。
图6为本发明的一个可选的实施例所示的典型的超级栅MOSFET器件600的至少一部分的透视图。更具体地说，该超级栅MOSFET器件600与图4A和4B中所示的典型的超级栅MOSFET器件400类似，区别在于该MOSFET器件600包括简化的栅极设计，其将平面栅(图4B中的416)和沟槽栅(图4B中418)合并在一起，在该MOSFET器件600形成具有平面栅和沟槽栅功能的T形栅极602。具体的，所述栅极602包括作为相连结构的平面栅部分604和沟槽栅部分606。
沟槽栅部分606位于两个体区域406之间，并至少部分垂直延伸于外延区域404中。本发明的实施例中沟槽栅部分606不限于任何特定尺寸，但沟槽栅部分606的深度优选约1-2微米(μm)。平面栅部分604开始于沟槽栅极部分606，并沿外延区域404和体区域406的上表面，向两个相反的横向方向(即水平方向)延伸，直至相应的源区408的边缘。在栅极602下方形成绝缘层608以将栅极与相邻的结构和区域电隔离。优选地，介电侧墙610设置于该栅极602的侧壁上，以防止栅极与源极电极412之间电接触。
平面和沟槽栅部分604和606优选地分别与图4b中的示例MOSFET器件400中平面栅416和沟槽栅418相同的方式工作。更具体地说，通过在栅极602和源区408之间施加大于MOSFET器件600阈值电压的栅极偏压信号，每个平面栅部分604将诱导在平面栅部分直接下方的相应体区域406中形成通道；当施加的栅极偏压信号低于器件阈值电压时，通道被根本性地关闭。与此同时，所施加的栅极偏压信号将导致沟槽栅部分606在靠近栅极氧化层608的位置形成一个具有大多数载流子的且具有沟槽栅部分的轮廓的强积累层612。如前文所述，即使在体区域406之间仅有一个狭窄的空间，该强积累层612能够增加MOSFET器件600的电导，从而降低器件的导通电阻。将栅极602连接到源极电极412，可关闭体区域406内的通道，从而关断该MOSFET器件600。
仅作为举例的，而非限制性的，图7A至7I所示为图4B中本发明的一个实施例的超级栅MOSFET器件的至少一部分的示例性的制造过程的截面示意图。参考图7A所示，
该示例性的制造过程从衬底702开始，在一个或多个实施例中，该衬底702包括单晶硅或其它替代性的半导体材料，例如但不限于，锗、硅锗、碳化硅、砷化镓、氮化镓等。在本说明性实施例中，所述衬底702掺杂N型杂质或掺杂剂(例如：磷等)形成N导电类型衬底(N+SUB)。本发明的实施例中也可考虑使用P导电类型衬底。衬底702最好经过清洗和表面处理。
然后在衬底702的上表面，通过例如外延生长过程，形成外延层704。在一个或多个实施例中，所述外延层具有N导电类型(N-EPI)，当然也可以考虑采用相类似的P导电类型外延层。外延层704的掺杂浓度最好低于衬底702的掺杂浓度。
如图7B所示，为在外延层704的表面上形成硬掩膜层706。在一个或多个实施例中，可以包括氮化硅的硬掩膜层706优选使用标准沉积工艺形成。然后将硬掩膜层706进行图案化(例如，使用标准光刻和蚀刻)，并蚀刻以形成至少部分位于所述外延层704中的沟槽708。在一个或多个实施例中，可以采用反应离子刻蚀(reactive ion etching，RIE)形成沟槽708。随后如图7c所示，在沟槽708的内壁(例如侧壁和底部)上形成第一介电层710，在一个或多个实施例中，该第一介电层710可以是的氧化层。尽管本发明的实施例不限于任何特定的介电材料，然而，在一个或多个实施例中，该第一介电层710包括使用干法或湿法氧化工艺形成的二氧化硅。该第一介电层710将形成本示例的超栅MOSFET器件中的沟槽栅的栅极氧化物(例如，图4A中的418)。
现在参考图7D，举例而言，通过使用湿法或干法蚀刻工艺(例如化学或等离子体蚀刻)移除硬掩膜层(图7C中的706)。然后在外延层704的上表面形成第二介电层711，在一个或多个实施例中，该第二介电层711可以是的氧化层。该第二介电层711将形成超级栅MOSFET器件的平面栅的栅氧化物(例如图4A中的416)。通常是由高温环境(例如，约800摄氏度(℃)至1200℃)驱动氧和硅之间发生化学反应，产生二氧化硅，形成第一和第二介电层710，711；然而，即使在室温下，也可以在周围环境中形成一层薄(例如，约1-3埃(A))的天然氧化物。为了在受控环境中生长较厚的氧化物，可以使用几种已知的方法，例如，通过原位生成蒸汽或远程等离子体源(例如，远程等离子体氧化(RPO))进行氧化。
接下来，如图7E所示，形成一个包括平面栅712和沟槽栅714的栅极结构。平面栅和沟槽栅712、714优选地包括多晶硅，并使用标准沉积工艺形成，然后进行图案化(例如，使用标准光刻和蚀刻)和蚀刻。在本实施例中，在沟槽栅714的两侧各设置有一个平面栅712。虽然在图7E中没有明确的表示出来，但是，平面栅712和沟槽栅714优选地形成在结构上相互分离的梳状(即条状)结构，该结构中，平面栅和沟槽栅在条状的一端或(相对的)两端电连接。在一个或多个可替代的实施例中，平面栅712和沟槽栅714可以形成如前文中结合图6所述的具有平面栅和沟槽栅功能的相连结构。
如图7F所示，采用例如标准的选择性蚀刻工艺，将位于外延层704的上表面的第二介电层(图7E中的711)的暴露部分(即不被平面栅712和沟槽栅714覆盖的部分第二介电层)移除。然后在靠近外延层上表面的外延层704中形成自对准体区域716。在本示例性实施例中，优选地，通过将规定浓度等级的P型掺杂剂注入外延层704，然后进行热处理(例如退火)将掺杂剂驱动到外延层，来形成体区域716。
可选的，在图7F所示的实施例中，注入区域718最好形成于外延层704中，并靠近外延层的上表面，且位于体区域716和沟槽栅714之间。在一个或多个实施例中，所述注入区域718是通过将规定浓度水平的N型掺杂剂注入位于所述平面栅712和所述沟槽栅714之间的外延层704而形成的。在注入过程中，平面栅和沟槽栅作为掩膜。优选地，所述注入区域718用于提高在所述体区域716中形成的通道的边缘的N型掺杂浓度等级，从而降低该MOSFET器件的导通电阻。注入区域718还可以限制栅极712下的通道区域，从而提升高频性能。虽然本发明的实施例不限于任何特定的掺杂浓度，然而，在一个或多个实施例中，所述注入区域718的优选掺杂浓度约为1×1016至1×1018个原子/立方厘米。
如图7G所示，而后，在平面栅712和沟槽栅714的侧壁上形成介电侧墙720。尽管本发明不限于任何特定的介电材料，然而，在一个或多个实施例中，该介电侧墙720可以包括二氧化硅或氮化硅。而后，采用蚀刻工艺产生所需的图案化，形成器件中的源区触点(例如，N型)和体区域拾取触点(例如，P型)。
在图7H中，源区722形成于对应的体区域716中接近体区域上表面和自对准平面栅712的位置。在本示例性实施例中，使用例如标准注入工艺(例如离子注入)形成具有N导电类型的源区域722。在该实施例中，具有P导电类型的重掺杂区域724形成于靠近体区域716的上表面，且横向相邻于对应的源区722的位置，以形成该超级栅MOSFET器件的体区域触点。因此，每个源区722均电连接到相应的体区域触点724。
现在参考图7I，采用标准的前端硅化工艺，分别在源区722形成金属硅化物触点726，并在平面栅和沟槽栅分别形成金属硅化物触点728和730。众所周知，在硅化过程中，先在晶片的上表面沉积一层金属，然后进行热处理(例如热退火)，以便在金属与暴露的硅接触的位置形成合金(金属硅化物)。然后使用例如标准蚀刻工艺去除未反应的金属，在源极和栅极触点处形成低电阻的硅化物。然后利用金属(如：铝等)进行正面互连和钝化，并在前道工艺(front-end-of-line，FEOL)中进行介电沉积和图案化。在FEOL工艺之后，晶片被翻转以进行背面减薄(例如，使用化学机械抛光，CMP)和背面金属化以形成超级栅MOSFET器件的漏极触点732。
图8为本发明的一个实施例中超级栅MOSFET器件800的至少一部分的截面图。所述MOSFET器件800与图4B中所示的超级栅MOSFET器件400相似，区别在于，其栅极结构被配置为具有增强电压阻断能力。如图8所示，超级栅MOSFET器件800包括衬底802，该衬底802可由通过添加具有期望的导电类型(N型或P型)和掺杂水平的杂质或掺杂剂(如硼、磷、砷、锑等)而改性的单晶硅形成。在本示例性实施例中，衬底802被掺杂以具有N导电类型，因此可以称为N型衬底(N+SUB)。也可以考虑采用其它材料形成衬底802，例如，但不限于锗、砷化镓、碳化硅、氮化镓、磷化铟等。
外延区域804形成于该衬底802的上表面。在本例中，外延区域804通过添加具有N导电类型杂质或掺杂剂变性形成(N-NPI)，当然，也可考虑采用P型外延。在该MOSFET器件800中，该外延区域804作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的两个体区域(P-BODY)806形成于靠近外延区域804的上表面，并在横向上相互间隔开。本实施例中的体区域806可通过使用标准互补金属氧化物半导体(CMOS)制造技术，将P型杂质(例如：硼)注入外延区域804的指定区域来形成。
源区808形成于对应体区域806的至少一部分中并靠近该体区域的上表面。优选的，在该示例性的MESFET器件800中，源区808具有N型导电类型。在本实施例中，形成于靠近体区域806上表面并横向与对应的源区808相邻的重掺杂区域810具有P型导电类型，从而形成该MOSFET器件800的体区域触点。相应的源极(S)电极812将每一源区808电连接到对应的体区域触点810。
在该超级栅MOSFET器件800中，衬底802作为器件的漏极区域。相应的，例如在后道工艺(back-end-of-line，BEOL)中，漏极(D)电极814优选地形成于衬底/漏极802背面，其提供与衬底/漏极之间的电连接。与图4B中所示的MOSFET器件400相似，漏极电极814形成于该MOSFET器件800的背面，是位于与形成于器件上/前表面的源极电极812相反的一面上，也就是说，漏极电极814和源极电极812分布于该MOSFET器件800的垂直方向上相反的两个表面上。
该MOSFET器件800还包括栅极结构，其至少包括两个部分，平面栅(G1)816和沟槽栅(G2)818。在本实施例的图示中，两个平面栅816分别设置于沟槽栅818的两侧。平面栅816和沟槽栅818优选地形成为彼此结构分离的梳状(条状)结构，即平面栅和沟槽栅在其条状结构的一端或两端电连接(图中未明示，但隐含)。在一个或多个可替代的实施例中，平面栅816和沟槽栅818可以形成具有平面和沟槽栅极功能的相连栅极结构。
在一个或多个实施例中，可包含有多晶硅的沟槽栅818通常可通过位于体区域806之间，也位于源区808之间的外延区域804的上表面垂直形成，从而使得在沟槽栅818的两侧都有一个源区808。该MOSFET器件800还包括将沟槽栅818与周围的外延区域804电隔离的介电层820，从而防止沟槽栅818与相邻源区808和体区域806之间的直接电接触。在一个或多个实施例中，该介电层820包括一种氧化物，例如二氧化硅，可被称为沟槽栅氧化层，然而本发明不限于任何特定的电绝缘材料。
在一个或多个实施例中，各平面栅816均设置于外延区域804的上表面上，其至少一部分重叠于相应的体区域806。在每个平面栅816与体区域806以及外延区域804的上表面之间形成第二介电层822，以将平面栅816与体区域及外延区域电隔离，因此可称为平面栅氧化层。优选地在平面栅816的侧壁和沟槽栅818的侧壁上形成介电侧墙824。栅极侧墙824将平面栅与沟槽栅电隔离，并且将平面栅816与对应的源极电极812电隔离。
继续参考图8，该超级栅MOSFET器件800还包括与平面栅816连接的第一栅极电极826，以及与沟槽栅818连接的第二栅极电极828。栅极电极426及428可以通过分别在栅极816和818的上表面的至少一部分上形成金属硅化物层的方式实现。
为了优化超级栅MOSFET器件800的电压阻断能力，沟槽栅结构优选地配置有沟槽栅氧化层820，该沟槽栅氧化层820位于所述沟槽栅结构下部830的部分比位于沟槽栅结构上部832的部分更厚。尽管本发明的实施例不限于任何特定的尺寸，然而，在一个或多个实施例中，在沟槽栅结构上部832处的沟槽栅氧化层820的厚度约为10-50nm，而位于沟槽栅结构下部830处的沟槽栅氧化层厚度约为50-500nm。每个平面栅(G1)816下的平面栅氧化层822优选在5-50nm左右。以下结合图9A到9L，说明性地介绍配置具有沟槽栅结构的超级栅MOSFET器件的方法。
具体而言，图9A至9L为图8所示的本发明的图8所示的实施例中的超级栅MOSFET器件800的至少一部分的制造过程的截面示意图。参考图9A所示，该示例性的制造过程从衬底902开始，在一个或多个实施例中，该衬底902包括单晶硅或其它替代性的半导体材料，例如但不限于，锗、硅锗、碳化硅、砷化镓、氮化镓等。在本说明性实施例中，所述衬底902掺杂N型杂质或掺杂剂(例如：磷等)形成N导电类型衬底(N+SUB)。本发明的实施例中也可考虑使用P导电类型衬底。衬底902最好经过清洗和表面处理。
然后在衬底902的上表面，通过例如外延生长过程，形成外延层904。在一个或多个实施例中，所述外延层具有N导电类型(N-EPI)，当然也可以考虑采用相类似的P导电类型外延层。外延层904的掺杂浓度最好低于衬底902的掺杂浓度。
如图9B所示，为在外延层904的表面上形成硬掩膜层906。在一个或多个实施例中，优选使用标准沉积工艺，形成可以包括氮化硅的硬掩膜层906。然后使用例如标准光刻和蚀刻，将硬掩膜层906进行图案化，在利用例如蚀刻工艺形成至少部分位于所述外延层904中的沟槽908；在一个或多个实施例中，可以采用反应离子刻蚀(RIE)形成沟槽908。随后如图9c所示，采用例如蚀刻的方法去除硬掩膜层906。
该超级栅MOSFET器件800的制造过程中，一开始的两个步骤与图7A和7B中所描绘的图4B所示的示例性的超级栅MOSFET器件400的制造过程相同。现在参考图9D，在沟槽908中以及外延层904上表面的至少一部分上形成绝缘层910。在一个或多个实施例中，绝缘层910包括生长或沉积于沟槽908中以及外延层904上表面的氧化物(例如二氧化硅)。然后如图9E所示，利用回蚀刻工艺，例如湿法蚀刻，以去除外延层904上表面的绝缘层910和沟槽908中的部分侧壁上的绝缘层910，允许部分绝缘层910保留在沟槽底部，如图9F所示，晶片通过热氧化工艺，形成较薄的共形栅氧化层912。尽管本发明的实施例不限于任何特定尺寸，然而在一个或多个实施例中，所述外延层904上表面上以及沟槽908侧壁上的氧化层912的厚度约为30-50nm。
如图9G所示，在一个或多个实施例中，利用各向异性蚀刻(例如RIE)在绝缘层910中形成一个较窄的沟槽914。然后，如图9H所示，在第一沟槽908的侧壁的上部和外延层904的上表面生长一个薄的栅氧化层916(例如，约30-50nm)。接下来，如图9I所示，形成一个包括平面栅918和沟槽栅920栅极结构。每个平面栅和沟槽栅918、920优选地包括多晶硅，并使用标准沉积工艺形成，然后进行图案化(例如，使用标准光刻和蚀刻)和蚀刻。在本实施例中，在沟槽栅920的两侧各设置有一个平面栅918。虽然在图9I中没有明确的表示出来，但是，平面栅918和沟槽栅920优选地形成在结构上相互分离的梳状(即条状)结构，该结构中，平面栅和沟槽栅在条状的一端或(相对的)两端电连接。
现在参考图9J所示，采用例如选择性蚀刻工艺，将位于外延层904的上表面的栅氧化层(图9I中的916)的暴露部分(即不被平面栅918和沟槽栅920覆盖的部分栅氧化层)移除。然后在靠近外延层上表面的外延层904中形成自对准体区域922。在本示例性实施例中，优选地，通过将规定浓度等级的P型掺杂剂注入外延层904，然后进行热处理(例如退火)将掺杂剂驱动到外延层，来形成体区域922。
可选的，在图9J所示的实施例中，注入区域924优选形成于外延层904中，并靠近外延层的上表面，且位于体区域922和沟槽栅920之间。在一个或多个实施例中，所述注入区域924是通过将规定浓度水平的N型掺杂剂注入位于所述平面栅918和所述沟槽栅920之间的外延层904而形成的。在注入过程中，平面栅和沟槽栅作为掩膜。与图7F中所示的注入区域718相同的，优选地，所述注入区域924用于提高在所述体区域922中形成的通道的边缘的N型掺杂浓度等级，从而降低该MOSFET器件的导通电阻。注入区域924还可以限制栅极918下的通道区域，从而提升高频性能。虽然本发明的实施例不限于任何特定的掺杂浓度，然而，在一个或多个实施例中，所述注入区域924的优选掺杂浓度约为1×1016至1×1018个原子/立方厘米。
如图9K所示，而后，在平面栅918和沟槽栅920的侧壁上形成介电侧墙926。尽管本发明不限于任何特定的介电材料，然而，在一个或多个实施例中，该介电侧墙926可以包括二氧化硅。而后，采用蚀刻工艺产生所需的图案化，形成器件中的源区触点(例如，N型)和体区域触点(例如，P型)。
在图9L中，源区928形成于对应的体区域922中接近体区域上表面和自对准平面栅918的位置。在本示例性实施例中，使用例如标准注入工艺(例如离子注入)形成具有N导电类型的源区域928。在该实施例中，具有P导电类型的重掺杂区域930形成于靠近体区域922的上表面，且横向相邻于对应的源区928的位置，以形成该超级栅MOSFET器件的体区域触点。因此，每个源区928均电连接到相应的体区域触点930。
采用标准的前端硅化工艺，分别在源区928形成金属硅化物触点(812)，并在平面栅918和沟槽栅920分别形成金属硅化物触点(826和828)。然后利用金属(如：铝等)进行正面互连和钝化，并在前道工艺(front-end-of-line，FEOL)中进行介电沉积和图案化。在FEOL工艺之后，晶片被翻转以进行背面减薄(例如，CMP)和背面金属化以形成漏极触点(814)，由此形成图8所示的超级栅MOSFET器件800。
图10为本发明的另一个实施例中具有增强源极触点的超级栅MOSFET器件的至少一部分的截面图。该MOSFET器件1000与图4B中所示的超级栅MOSFET器件400一致，区别在于源极触点。具体而言，如图10所示，该超级栅MOSFET器件1000包括在对应的体区域406中形成的嵌入式的源极触点1202，该源极触点1202靠近体区域的上表面，并与相邻的源区408电连接。在一个或多个实施例中，每个嵌入式源极触点1202均包括金属，例如钨，当然，本发明的实施例不限于钨。这种源极触点结构在源极金属和源区408之间提供了更大的接触面积，因此有利于降低源极触点的电阻。令人满意的是，这种源极触点结构可以与本文描述的任何超级栅MOSFET器件结构一起使用，对于本领域技术人员而言，基于这一启示，这一方案是显而易见的。虽然没有在图10中明确表示出来，但是利用与平面栅和沟槽栅触点426和428的形成相同的金属硅化工艺，金属硅化物也可以形成于嵌入式源极触点1202周围形成，对于本领域技术人员而言，基于这一启示，这一方案也将是显而易见的。
与标准MOSFET器件设计相比，本发明各实施例的MOSFET器件实现了优越的性能。例如，图11是与标准MOSFET器件(标号1104)相比，超级栅MOSFET器件(标号1102)，例如图4B中所示的超级栅MOSFET器件400，的漏极电压随时间变化的函数曲线示意图。从图11中可以看出，相对于标准MOSFET器件，新型超级栅MOSFET器件的漏极电压随时间上升(即dv/dt)要快得多。这证明了新型超级栅MOSFET器件的开关速度是有进步的。
图12为与标准MOSFET器件(标号1204)相比，超级栅MOSFET器件(标号1202)，例如图4B中所示的超级栅MOSFET器件400，的栅极电压随时间变化的函数曲线示意图。从图12中可以看出，当器件关断时，标准MOSFET器件的栅极电压表现出严重的扰动1206。这种扰动主要是由于与标准MOSFET器件相关的较大的寄生密勒电容(Cgd)的漏极电压耦合效应引起的(如前文中所述)，其可能超过器件的阈值电压，从而导致器件误导通。这种器件的误导通可能会导致短路状态，特别是当MOSFET器件被用作功率开关应用(例如DC-DC变换器)中的低侧晶体管时。通过比较可以发现，标号1202所代表的超级栅MOSFET器件表现出非常小的栅极电压扰动，远低于器件的阈值电压，从而很好地消除了器件误导通问题。因此，相比传统MOSFET器件，在更高频DC-DC变换器应用中，本发明各实施例的超级栅MOSFET器件具有更高效率和更高可靠性。
本发明的至少部分技术可以在集成电路中实现。在形成集成电路时，相同的模具通常是在半导体晶片表面上以反复图形化的方式制造的。每个模具包括本文描述的器件，并且还可能包括其它结构和/或电路。单个模具从晶片上切割下来，然后封装为集成电路。本领域技术人员将知道如何从晶片切割并封装模具以形成集成电路。附图中所示的任何示例性结构或电路，或者其一部分，都可以是集成电路的一部分。这样的集成电路制造方法也被认为是本发明的一部分。
本领域技术人员应当理解可以将本发明的一个或多个实施例中的上述示例性的结构，以原始形式(即具有多个未封装芯片的单个晶片)、裸芯片、或以封装形式，或作为中间产品或终端产品的组成部分应用于具有功率MOSFET器件中，例如射频(RF)功率放大器、功率管理集成电路等。
基本上任何高频、高功率应用和/或电子系统，例如但不限于射频功率放大器、功率管理集成电路等，都可以使用符合本发明所公开的集成电路。适用于实施本发明各实施例的系统可以包括，但不限于，DC-DC转换器。包含这种集成电路的系统被认为是本发明的一部分。鉴于本文所提供的本公开的启示，本领域普通技术人员将能够考虑本发明实施例的其它实现与应用。
本发明的电路和技术的设备和系统的所有元素和特征的完整描述。基于本文的启示，对于本领域技术人员而言，许多其它实施例将变得显而易见，或由此派生出来，这样就可以在不偏离本本发明所披露的范围的情况下，进行结构和逻辑上的替换和更改。附图也仅具有代表性，而并不是按比例绘制的。因此，说明书和附图都应被视为说明性的，而非限制性的。
本文所列举的本发明的各实施例，单独和/或共同地提及“实施例”一词，“实施例”仅仅是为了方便，而不是将本发明的应用的范围限制在任何单一的或几个实施例或发明概念上。因此，虽然在本文中对具体实施例进行了说明和描述，但应理解的是，实现相同发明目的的安排可以取代所示的具体实施例；也就是说，本公开旨在涵盖各种实施例的任何和所有适应或变化。对于本领域技术人员而言，上述实施例的组合，以及在这里没有具体描述的其它实施例，也将是显而易见的。
本文所使用的术语仅用于描述特定实施例，而不是对于本发明的限制。如本文所使用的冠词单数形式也可包括复数形式，除非上下文清楚地表示另一种情况。进一步的，在本文说明书中所使用的“包括”和/或“组成”时，仅所述特征、步骤、操作、元素和/或组件的存在，而不排除存在或添加一个或多个其它的特征、步骤、操作、元素、组件和/或其组件。而诸如“之上”，“之下”，“上面”和“下面”等术语被用来表示元素或结构之间的相对位置关系，而不是绝对位置。
基于本发明各实施例的启示，本领域普通技术人员能够相关本发明实施例技术的其它实现和应用。虽然本发明的说明性实施例已在本文中参照附图进行了描述，但应理解的是，本发明的实施例并不限于这些精确的实施例，在不偏离权利要求的范围的情况下，本领域技技术人员可以对其中的实施例进行各种其它的修改。

Claims (23)

1.一种金属氧化物半导体场效应晶体管器件，其特征在于，包括：
半导体衬底，具有第一导电类型；
外延区域，具有第一导电类型，并设置于所述衬底的上表面；
至少两个体区域，具有第二导电类型，形成于所述外延区域中，所述第二导电类型与所述第一导电类型相反，体区域位于靠近所述外延区域的上表面，且所述的两个体区域在横向上相互间隔；
至少两个源区，具有第一导电类型，每个所述源区均被设置于对应的体区域中靠近该体区域上表面的位置；
栅极结构，包括：至少两个平面栅，每个所述的平面栅均位于所述的外延区域的上表面，并与相应的体区域的至少一部分重叠；和位于两个所述体区域之间且至少部分位于所述外延区域之中的沟槽栅；以及
漏极触点，设置于所述衬底背面并与所述衬底电连接。
2.根据权利要求1所述的器件，其特征在于，其中所述的至少两个平面栅和所述的沟槽栅形成一个具有平面栅和沟槽栅功能的T形连结栅极。
3.根据权利要求1所述的器件，其特征在于，还包括：
第一介电层，设置于所述的至少两个平面栅和相应的下方的部分体区域与外延区域之间；以及
第二介电层，设置于所述的沟槽栅与相邻的所述外延区域之间。
4.根据权利要求3所述的器件，其特征在于，其中，所述的第二介电层具有不均匀的厚度，位于所述沟槽栅底墙及该向上延伸的部分侧墙位置的所述的第二介电层的第一部分具有第一厚度，所述沟槽栅的侧墙向上延伸直至上表面的第二介电层的第二部分具有第二厚度，所述第一厚度比所述第二厚度更厚。
5.根据权利要求1所述的器件，其特征在于，其中，所述的两个平面栅和所述的沟槽栅具有彼此结构分离的梳状结构，所述梳状结构的一端或两端电连接在一起。
6.根据权利要求1所述的器件，其特征在于，还包括介电侧墙，形成于所述的栅极结构中至少两个平面栅的侧壁以及形成于延伸于所述外延层的上表面上的沟槽栅的一部分侧壁。
7.根据权利要求1所述的器件，其特征在于，还包括至少两个具有第二导电类型的掺杂区域，形成于靠近体区域上表面的位置，并横向与对应的源区相邻，以形成该器件的源极触点。
8.根据权利要求1所述的器件，其特征在于，还包括多个具有第一导电类型的注入区域，每个所述的注入区域均形成于靠近所述外延层的上表面，且位于相应的体区域和沟槽栅之间。
9.根据权利要求8所述的器件，其特征在于，每个所述的注入区域的垂直边缘均与所述的栅极结构的平面栅和沟槽栅自对准。
10.根据权利要求8所述的器件，其特征在于，其中每个所述的注入区域的掺杂浓度为1×1016个原子/立方厘米至1×1018个原子/立方厘米。
11.根据权利要求1所述的器件，其特征在于，还包括多个栅极电极，分别与所述栅极结构中的平面栅及沟槽栅电连接，每个所述的栅极电极均包括分别在对应的平面栅及沟槽栅的至少一部分上表面上形成的金属硅化物层。
12.根据权利要求1所述的器件，其特征在于，还包括至少两个嵌入式源极触点，每个所述的嵌入式源极触点均形成于对应的体区域中，靠近该体区域的上表面，并与相邻的源区电连接。
13.根据权利要求1所述的器件，其特征在于，其中所述体区域的掺杂浓度为5×1016个原子/立方厘米至1×1018个原子/立方厘米。
14.根据权利要求1所述的器件，其特征在于，当超过N通道MOSFET器件的阈值电压的正偏压施加于所述栅极结构时，在所述平面栅下的所述体区域中形成通道，从而导通该器件，同时，在所述外延区域中靠近所述沟槽栅的表面处形成一个具有多数载流子的强积累层。
15.根据权利要求14所述的器件，其特征在于，所述多数载流子的浓度依赖于施加于所述的沟槽栅极结构的偏压。
16.一种金属氧化物半导体场效应晶体管器件的制造方法，其特征在于，该方法包括：
在具有第一导电类型的衬底的上表面形成具有所述第一导电类型的外延区域；
在所述外延区域中形成至少两个具有第二导电类型的体区域，所述第二导电类型与所述第一导电类型相反，体区域位于靠近所述外延区域的上表面，且所述的两个体区域在横向上相互间隔；
形成至少两个具有第一导电类型的源区，每个所述源区均被设置于对应的体区域中靠近该体区域上表面的位置；
形成包括至少两个平面栅和一个沟槽栅的栅极结构，每个所述的平面栅均位于所述的外延区域的上表面，并与相应的体区域的至少一部分重叠；所述的沟槽栅位于两个所述体区域之间且至少部分位于所述外延区域之中；以及
在所述衬底背面形成与所述衬底电连接的漏极触点。
17.根据权利要求16所述的方法，其特征在于，还包括：所述的至少两个平面栅和所述的沟槽栅形成一个具有平面栅和沟槽栅功能的T形连结栅极。
18.根据权利要求16所述的方法，其特征在于，还包括：
形成第一介电层，位于所述的至少两个平面栅和相应的下方的部分体区域与外延区域之间；以及
形成第二介电层，位于所述的沟槽栅与相邻的所述外延区域之间。
19.根据权利要求18所述的方法，其特征在于，还包括：形成的所述第二介电层具有不均匀的厚度，位于所述沟槽栅底墙及该向上延伸的部分侧墙位置的所述的第二介电层的第一部分具有第一厚度，所述沟槽栅的侧墙向上延伸直至上表面的第二介电层的第二部分具有第二厚度，所述第一厚度比所述第二厚度更厚。
20.根据权利要求16所述的方法，其特征在于，还包括：
形成的所述两个平面栅和所述沟槽栅具有彼此结构分离的梳状结构；
将所述梳状结构的一端或两端电连接在一起。
21.根据权利要求16所述的方法，其特征在于，还包括：形成介电侧墙，位于所述的栅极结构中至少两个平面栅的侧壁以及形成于延伸于所述外延层的上表面上的沟槽栅的一部分侧壁。
22.根据权利要求16所述的方法，其特征在于，还包括：通过调节施加于所述的栅极结构的偏压，来调节该器件中所述多数载流子的浓度。
23.根据权利要求16所述的方法，其特征在于，还包括：当超过N通道MOSFET器件的阈值电压的正偏压施加于所述栅极结构时，在所述平面栅下的所述体区域中形成通道，从而导通该器件，同时，在所述外延区域中靠近所述沟槽栅的表面处形成一个具有多数载流子的强积累层。
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