CN101521229B - 自对准沟槽累加模式场效应晶体管结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种自对准沟槽累加模式场效应晶体管结构及其制造方法。该累加模式场效应晶体管包括沟槽栅极，每一个沟槽栅极都具有竖直栅极部分，所述的竖直栅极部分在半导体衬底的上表面延伸，且被侧壁间隔环绕。该累加模式场效应晶体管还包括沟槽，所述的沟槽开口与侧壁间隔对准，且大体上与沟槽栅极平行。该竖直栅极部分还包括一个由绝缘材料构成且被侧壁间隔环绕的盖子。一个势垒金属层覆盖盖子的上表面和侧壁间隔，且在沟槽的上表面延伸。沟槽由和栅极部分相同的栅极材料进行填充，实际起到附加栅极电极的作用来作为面向沟槽栅极延伸的耗尽层，从而当栅漏电压为0伏时，位于沟槽和沟槽栅极之间的漂移区域被全部耗尽。

Description

自对准沟槽累加模式场效应晶体管结构及其制造方法
技术领域
本发明涉及垂直半导体功率器件。特别的，本发明涉及自对准累加模式场效应晶体管(AccuFET)的结构和其制造方法。该场效应晶体管具有超小间距可以获得具有最小化寄生双极型行为的高功率密度，而简化的制作工艺可以生产低成本的半导体功率器件，适用于N沟道和P沟道结构。
背景技术
由于沟槽DMOS器件的单元(cell)间距进一步缩小，传统的制造技术和器件结构遭遇了一些技术难题。尤其是，由于寄生双极型行为的增加，减弱了器件结构。由于单元间距变的越来越小，很难形成具有低电阻的有效的体区触点。减少接触区域可用面积的困难导致了体区电阻的增加，进一步导致了增加的寄生双极型电流增益。对于NMOS器件来说，增加的寄生双极型行为减弱了器件且阻碍了器件获得高UIS率。
使用累加模式场效应晶体管的器件由于NMOS器件没有P型体区，因此具有不存在寄生双极型结构的优点。对一个N沟道器件来说，通过使用P+掺杂栅极并且结合适当选择过的外延掺杂和栅极-栅极间隔，可以实现增强模式的操作，从而当漏栅电压Vgs为0时，获得没有导电性的全耗尽型沟道区域。Baliga等人在题目为“累加模式场效应晶体管：一种新的超低导通电阻模式MOSFET”(IEEE EDL，1992年8月，427页)的文章中公开了AccuFET器件的结构。
在不同的美国专利中还公开了AccuFET器件，例如专利号4903189中公开了如图1A所示的器件结构。图1B所示的另外一个器件结构在专利号5581100中公开。另外，美国专利号5844273公开了如图1C所示的不同的AccuFET器件结构。然而，这些制造AccuFET器件的公开仍然具有局限性，那就是不能实现小单元间距短沟道垂直AccuFET结构。另外，对于特定的应用来说，最好将有效的体区结构集成在具有负偏压漏极的器件中。然而，制造ACCUFET器件的传统结构和制造方法不能满足以上需要。
因此，在功率半导体器件设计和制造技术中仍然需要提供新的AccuFET器件的结构和制造方法，来解决以上讨论的问题和局限。
发明内容
本发明的目的之一在于，通过使用与标准铸造工艺相兼容的制造方法，提供一种新颖改善的具有较小单元间距的自对准短沟道的自对准沟槽AccuFET器件的结构及其制造方法，从而解决以上所讨论导的限制和困难。
特别的，本发明的另外一个目的在于提供一种新颖改善的具有多晶硅竖直(stick-up)栅极的自对准沟槽AccuFET器件的结构和制造方法，该多晶硅竖直栅极的形成是利用侧壁间隔(spacer)和氮化栅极帽来限定和对准沟槽的位置和尺寸，因此可以获得较小的单元间距。
本发明的另外一个目的在于提供一种新颖改善的自对准沟槽AccuFET器件的结构和制造方法，该器件具有自对准阈值控制沟槽，并消除寄生双极型闭锁，从而在所有操作条件下都能获得高强度，并且最大化功率器件的安全操作区域(SOA)。
本发明的另外一个目的在于提供一种新颖改善的具有多晶硅竖直栅极的自对准沟槽AccuFET器件的结构和制造方法，该多晶硅竖直栅极的形成是利用侧壁间隔和氮化栅极帽来限定和对准沟槽的位置和尺寸。另外，沟槽可以使用不同的实现方式来满足不同应用的需要，包括但是不局限于使用肖特基沟槽、氧化物沟槽和掺杂多晶硅沟槽。
简而言之，本发明的一个优选实施方式公开了一种设置在半导体衬底上的半导体功率器件。该半导体功率器件包括沟槽栅极，每一个栅极具有一个竖直的栅极部分，该竖直栅极延伸到半导体衬底顶表面的上方，被侧壁间隔所环绕。该半导体功率器件还包括形成在栅极之间沟道区域中的沟槽，该沟槽与侧壁间隔自对准，且大体上平行于沟槽栅极。竖直栅极部分还包括被侧壁间隔围绕的绝缘材料构成的盖子。一个势垒金属层覆盖所述盖子的顶表面和侧壁间隔，并延伸到沟槽的上表面。沟槽由和栅极部分相同的栅极材料填充，作为附加的栅极电极来提供一个向沟槽型栅极延伸的耗尽层，由此，在栅漏电压Vgs为0时位于沟槽和沟槽栅极之间的漂移区域则被全部耗尽。
另外，该发明还公开了一种制造设置在半导体衬底上的半导体功率器件的方法。该方法包括形成沟槽栅极的步骤，该沟槽栅极具有竖直栅极部分，该竖直栅极延伸到半导体衬底顶表面的上方，由侧壁间隔所环绕。该方法还包括一个应用自对准蚀刻工艺步骤来开设沟槽的步骤，使沟槽与侧壁间隔自对准，并大体上与沟槽栅极平行。
对于本领域的普通技术人员来说，当阅读了以下结合各个附图的优选实施例的描述后，本发明的以上和其他优点和目的无疑是显而易见的。
附图说明
图1A到1C是由传统方法制造的传统AccuFET功率器件结构的截面图；
图2到图7是本发明自对准沟槽AccuFET功率器件的截面图；
图8A和8B是具有条状单元晶体管和封闭状单元晶体管的AccuFET器件结构的透视图；
图9是一个设置在衬底上的另外一个AccuFET器件的截面图，该器件具有特殊的外延层结构以改善夹断(pinch-off)性能；
图10A和10K是本发明中制造如图2所示的AccuFET功率器件的制程步骤的一系列截面图；
图11A-11M是本发明中制造如图3所示的AccuFET功率器件的制程步骤的一系列截面图；
图12A-12K是本发明中制造具有沟槽AccuFET功率器件的制程步骤的一系列截面图，所述沟槽由势垒金属填充；
图13A-13M是本发明中制造具有沟槽AccuFET功率器件的制程步骤的一系列截面图，所述沟槽由多晶硅填充；
图14A-14L公开了器件制造过程的截面图，该过程和图13A到13M所描述的制程类似，只是省略了在沟槽栅极区域的硼植入和可选的热处理工艺；
图15A-15K是本发明中制造AccuFET功率器件的制程步骤的一系列截面图，该功率器件在每一个沟槽栅极中应用肖特基。
具体实施方式
图2是本发明具有浅植入沟槽的累加模式场效应晶体管(AccuFET)器件100的截面图。该AccuFET器件100设置在N+硅衬底105上，作为衬底底面上的漏极端或者电极。N+衬底105支撑N-漂移区域110-2，且该N-漂移区域在N+漏极区域105顶部形成了第一外延层。第二N-外延层110-1设置在漂移区域110-2的上部。该AccuFET器件100包括若干个由多晶硅层120填充的沟槽栅极。在一个实施例中，对于N-沟道器件来说，沟槽栅极由P-掺杂的多晶硅层120填充。每一个沟槽多晶硅栅极都被氮化物帽125覆盖，沟槽的侧壁采用栅极氧化物层115填充。选择氮化物是由于其为介电材料，且具有与氧化物层不同的蚀刻率。其他具有和氧化物不同蚀刻率的介电材料也可以使用，例如氮氧化物等。该多晶硅层120在衬底的上表面延展，被氮化物帽125覆盖，被隔离层(spacer layer)135环绕。
该AccuFET器件100还包括N+源极区域130，该区域130围绕位于衬底上表面附近的沟槽栅极120，且该区域130在衬底区域上面、隔离层135下面进行横向延伸，从而接触到位于第二外延层110-1上的P-型沟槽区域140，所述第二外延层位于开设在隔离层135之间的沟槽下方。以下将在描述制造工艺时进一步讨论到的是，该沟槽通过利用隔离层135之间的自对准(self-alignment)的干蚀刻工艺形成，因此获得的沟槽尺寸比该工艺的最小临界尺寸(CD)小很多。该P-沟槽区域140通过沟槽进行植入。形成一个隔离层145穿过沟槽的顶表面来覆盖源极区域130和沟槽区域140的裸露的顶表面，以此增强和源极金属150的源极接触。
如图2所示的AccuFET器件100提供了一种垂直AccuFET结构，该结构具有自对准沟槽的沟槽栅极，用于阈值电压控制。通过充当嵌入沟道内的第二栅极电极，每一个沟槽都影响器件的阈值电压。第二栅极电极平行于沟槽栅极电极，从而提供一个耗尽层。所述的耗尽层远离沟槽向着其他起始于沟槽栅极多晶硅电极的耗尽层延伸。对于增强模式操作来说，关键是在栅漏电压Vgs为0V时使第二外延层110-1区域全部耗尽(depleted)。然而，为了最小化电阻，需要最大化第二外延层110-1的掺杂浓度。第二外延层110-1的较高的掺杂浓度就需要挑战在栅漏电压Vgs为0V时实现全耗尽区域(110-1)的目标。为了实现该目标，该区域的宽度必须变得非常小，而影响了器件的可生产性。当最大化第二外延层110-1的掺杂浓度时，增加沟槽作为附加栅极电极使得沟槽栅极电极之间较宽的硅区域的利用能够实现。不具有沟槽的标准20-30V AccuFET会需要“梅萨宽度”(mesa width)，也就是，沟槽之间的硅的宽度仅为0.2微米，掺杂浓度在大约1E15到2E15之间。通过使用一个沟槽，“梅萨”宽度可以增加至大约0.4μm。增加的梅萨宽度更容易和方便被制造，且掺杂浓度能明显的增加到大概到1E16的范围。该器件用来达到最小化间距和维持操作的增强模式的设计目标。
利用被侧壁间隔135围绕的具有竖直多晶硅栅极120的沟槽栅极来确定沟槽的位置和尺寸，可以获得沟槽化的沟槽栅极垂直自对准结构。关于更多自对准的细节将在以下根据图10-图15中对本发明AccuFET器件的制作工艺和实施例的详细描述中得到描述。AccuFET的各种实施例中所公开的结构提供了位于垂直AccuFET结构上的自对准短沟道，其具有较小的单元间距。该器件和制造过程与标准铸造工艺兼容，且能在较低的经济制造成本下制作。器件结构还具有集成了有效的体结构的优点，当漏极负偏压时，对于某些应用更有利。例如，在转换应用中，例如使用典型的直流-直流转换器的直流-直流功率转换器。直流-直流转换器具有一个高压侧MOSFET，低压侧MOSFET，和一个连接在低压侧的漏极之间的传感器，该传感器用做输出终端和负载。通过流过低压侧MOSFET的体二极管，电流可以在通过低压侧器件时反向。为了增加效率，肖特基二极管用于最小化正向传导损失。有效的肖特基结构可以集成在此处讨论和随后将在其他不同实施例中进一步描述到的沟槽式AccuFET结构中。此类应用的更多详细的细节和好处，在Maxim的申请中进行了讨论。
(http://www.maxim-ic.com/appnotes，cfm/appnote_number/2031)
图3是本发明AccuFET器件的另外一个实施例的截面图。图3所示的AccuFET器件和图2显示的AccuFET器件类似，除了沟槽区域140’沿着栅极侧壁间隔135之间的沟槽的侧壁来进行设置，且该沟槽填充了P-掺杂多晶硅142。本实施例的关键特征在于，使用掺杂多晶硅以自对准的方式对沟槽进行掺杂。例如，P-掺杂多晶硅，将其沉积在沿着竖直多晶硅沟槽栅极外围以自对准形式蚀刻出的窄沟槽内。使用掺杂的多晶硅，沟槽可以被平面化(planarized)(被填充来改善结构的平面性)。
图4是本发明AccuFET器件的另外一个实施例的截面图。图4所示的AccuFET器件和图2所示的AccuFET器件类似，除了沟槽形成为开放式沟槽(open slot)，且P-掺杂区域140’沿着栅极侧壁间隔135之间的沟槽的侧壁而形成。另外，势垒金属层145根据沟槽的宽度，在沟槽栅极区域内部延伸。势垒金属层145由钛/氮化钛(Ti/TiN)势垒金属构成。该实施例使得直接通过源极金属连接的沟槽结构得以实现。当P-掺杂140’进行轻掺杂时，源极金属或者可以使用肖特基金属实现。可选的，当P-掺杂140’是重掺杂时，源极金属可以是欧姆金属。调整140’的掺杂水平就能调整肖特基沟槽区域的势垒高度。本发明的另一个优点是由于消除了在金属沉积前填充沟槽的需要，因此简化了处理工艺。
图5是本发明AccuFET器件的另外一个实施例的截面图。图5所示的AccuFET器件和图2显示的AccuFET器件类似，除了P掺杂沟槽区域140’沿着栅极侧壁间隔135之间的沟槽的侧壁而形成。另外，沟槽栅极区域填充满了绝缘材料，从而形成沟槽栅极绝缘区域142”，因此，由源极金属150和势垒金属145构成的源极电极不接触P-掺杂沟槽栅极区域140’。势垒金属层145覆盖沟槽栅极绝缘区域142”。沟槽栅极区域140’维持浮动状态(floatingstate)，且和源极金属150没有接触。该实施例通过绝缘区域142”确保了沟槽区域140’和源极金属有效绝缘。优点是由于P区域140’和源极金属150不接触，减少了漏电流。
图6是本发明AccuFET器件另外一个实施例的截面图。图6所示的AccuFET器件和图2所示的AccuFET器件类似，除了间隔135之间的沟槽填充了氧化物且成为氧化物沟槽区域142”。因此，氧化物沟槽142”和源极区域130之间无电性连接，且作为沟道阻止了有缘梅萨结构。该实施例的特点在于一个绝缘沟槽，由于没有P掺杂区域而具有较低的漏电流。氧化物沟槽142’作为场终端，为耗尽区域从沟槽栅极多晶硅电极上的延伸维持了一个足够的阈值电压。
图7是本发明AccuFET器件另外一个实施例的截面图。图7所示的AccuFET器件和图2所示的AccuFET器件类似，除了间隔135之间的沟槽被肖特基金属层145’覆盖，作为触点无扩散的肖特基沟槽。势垒金属作为P-肖特基，被栅极沟槽隔离。肖特基势垒金属由肖特基金属构成，例如钛、钴、镍、铝、钽或者铂。该实施例是和N-型硅肖特基触点沟槽区域有直接金属接触结构特征的实施例。由于形成了一个耗尽层，肖特基触点沟槽区域确保了足够的阈值电压。如前所述，肖特基触点沟槽区域在一些应用中还确保了减少传导损失，例如直流-直流功率转换器。
上述公开的AccuFET器件可配置为分别如图8A或者8B所示的条状单元或者封闭单元。图8B显示的封闭的单元结构由于沟槽区域四面完全被沟槽栅极围绕，具有增强的夹断(pinch off)特性的优点，而在条形结构中，沟槽区域仅仅两侧被沟槽栅极围绕。
图9是本发明AccuFET器件的截面图，该器件具有一个外延结构来构成上表面层，其厚度比高掺杂源极接触扩散区还要厚。外延层110-1比源极接触区域130厚，但是比沟槽栅极120浅，且和N漂移区域110-2比起来具有一个相对较低的掺杂浓度，例如1E15/cm3。所述的器件结构在改善夹断性能方面很有用，而不过多的增加导通电阻。
图10A-10M是用于制造如图2所示的累加模式场效应晶体管(ACCUFET)器件的半导体功率器件的制造工艺的一系列侧视截面图。图10A显示一个开始的硅衬底205，其支撑一个稍微比沟槽厚度要厚的低掺杂顶部沟道外延层210-1和一个高掺杂漂移区域210-2。通过低温氧化(LTO)沉积或者温度增长工艺，制造工艺接着形成硬膜氧化物层212。沟槽掩膜(未显示)用于首先蚀刻硬膜氧化物层212，接着进行硅蚀刻来开设在外延层210-1上的沟槽218。该工艺接着进行聚合物剥离步骤来除去由于沟槽蚀刻而遗留在沟槽侧壁上的化学残留物。圆洞蚀刻工艺作为一个可选步骤，来磨平沟槽，从而最小化压力并改善后续步骤。在图10B中，生长一个牺牲氧化物层，随后进行由蚀刻工艺进行控制的牺牲氧化物蚀刻，来修补沟槽蚀刻工艺所导致的损坏。接着，生长一个栅极氧化物层215，随后进行多晶硅220沉积，且为耗尽模式用P+掺杂物掺杂多晶硅220。在图10C中，采用多晶硅回刻蚀工艺来蚀刻多晶硅层220，通过控制回蚀工艺来移除多晶硅层220，使其高度高于衬底的上表面，但是低于硬膜层212的上部。其高度大概是氧化物硬膜层212的一半，因此，多晶硅220可以在硅衬底上表面延伸。
在图10D中，通过采用低压化学汽相淀积(LPCVD)或者化学气相沉积工艺(PECVD)来沉积一个氮化物层225。接着一个可选的回刻蚀掩膜(未显示)用于回刻蚀氮化物层225，而用于特定应用中时，保持末端区域的部分氮化物。在图10E中，对氮化物层225进行选择性蚀刻，使其与硬膜212具有同样的高度。可选的，通过化学机械剖光(CMP)，使得氮化物层225和硬膜212处于同一平面。在图10F中，通过使用湿蚀刻工艺，除去氧化物硬膜212。接着，可选的，使用一个源极掩膜(未显示)来进行源极离子注入。由于氮化物帽225保护着多晶硅栅极220，也可以实施一个没有掩膜的毯式(blanket)源极注入。典型的源极注入工艺包括垂直砷离子注入的步骤，也就是，零倾斜度注入，注入离子流量范围在2E15到7E15之间，且注入能量在30到80Kev之间，来形成一个源极区域230。实施一个在900-950摄氏度之间的源极热处理工艺。在图10G中，隔离氧化物层235沉积的厚度在0.1-0.5微米之间。在图10H中，对隔离氧化物层235进行非均匀的回刻蚀，形成围绕多晶硅栅极220和氮化物层225的氧化物隔离层235。在图10I中，通过使用一个可选的硅蚀刻剂，例如六氟化硫(SF6)来执行一个可选的硅蚀刻，将衬底上表面围绕隔离层235处的用源极离子230重掺杂的硅层除去，所述的隔离层235围绕多晶硅栅极220，且所述多晶硅栅极220被顶部氮化物层225覆盖。形成若干个具有大体上和源极区域230相同厚度，例如0.1-0.4mm的凹槽，因此，形成的凹槽和隔离层235自对准。执行注入剂量为1E12到1E14，注入能量为10-100Kev的硼例子的毯式注入，在所述的凹槽下面形成P-掺杂沟槽区域240。
在图10J中，使用一个栅极接触膜(未标出)来蚀刻栅极接触开口(未特别指出)。接着进行一个氧化物各向同性回刻蚀，例如，通过一个湿缓冲氧化物蚀刻(BOE)，将隔离层235的厚度减少为
Figure G2009100068681D00081
至从而将源极区域230的上表面裸露出来。在图10K中，势垒金属层245沉积在上表面，来增强到源极和沟槽区域的接触。接着一个金属层250沉积在上表面，且图案化源极金属251-S和栅极衬垫(未显示)。随着钝化处理层和最后的熔合处理(未特别指出)的完成，该制造工艺最终完成。
图11A到11M，为制造本发明AccuFET器件的一个可选实施例的具体步骤的一系列侧视截面图。图11A-11H所示的制造步骤和图10A到10H所示的制造步骤相同。在图11I中，显示了应用六氟化硫来执行一个可选的硅蚀刻的步骤，其使用氧化物隔离层235和氮化物栅极盖子225作为掩模。蚀刻深度大概是源极区域230深度的2-3倍，对于间距等于或者小于1mm的器件来说，深度大概是0.4-0.8mm。实施一个倾斜的硼离子注入，注入剂量是1E12到1E14，注入能量为10-100Kev，最好注入剂量是5E12，注入能量为10Kev，进行倾斜角度+/-7度的旋转操作，沿着隔离层235之间蚀刻过的沟槽侧壁注入P-沟槽区域240’。可以采用一个可选的操作工艺来形成浅沟槽底部硼注入区域。可替换的，通过对设置在图11J中的多晶硅层242进行扩散P-掺杂，来形成一个P-沟槽区域240’。在图11J中，沉积一厚度为0.1-0.4mm的多晶硅层242。多晶硅层242掺杂硼离子，其掺杂剂量为1E15，掺杂能量为10-60Kev。多晶硅242也可以采取原位硼掺杂工艺掺杂。在900摄氏度时候实施一分钟的快速热处理(RTP)或者扩散来退火(annealing)器件。在图11K中，执行多晶硅回刻蚀工艺来从上表面蚀刻多晶硅层242，而保持氧化物和氮化物帽225的完整。回刻蚀多晶硅层242来使其和源极区域230平坦化。在图11L中，实施可选的氧化物回刻蚀操作，例如，通过湿BOE，来将隔离层235的厚度减少为
Figure G2009100068681D00091
到之间，从而使源极区域230的上表面裸露。在图11M中，势垒金属层245沉积在上表面来增强到源极和沟槽栅极区域的接触，随后进行热处理。接着一个金属层250沉积在上表面且图形化到源极金属250-S和栅极衬垫(未显示)上。随着钝化处理层和最后的熔合处理(未特别指出)的完成，该制造工艺最终完成。
图12A-12M，是制造本发明AccuFET器件的可选实施例的制造步骤的侧视截面图。图12A-12M所示的制造步骤和图10A-10H所示的步骤一样。图12I是显示应用六氟化硫蚀刻来实施可选的硅蚀刻的工艺，仅仅剩下氧化物间隔235和氮化物栅极盖子225。蚀刻的深度大概是源极区域230深度的2倍或者3倍，对于间距等于或者小于1mm的器件来说，深度大概是0.4-0.8mm。执行一个倾斜的硼植入，植入剂量为1E12-1E14，植入能量为10-100Kev，最好是剂量为5E12，能量为10Kev，采取+/-7度的倾斜角度的旋转操作，沿着隔离层235之间蚀刻过的沟漕侧壁注入P-沟漕区域240’。可以实施一个可选的工艺，来形成一个浅沟漕底部硼注入区域。在图12J中，执行一个可选的氧化物回刻蚀操作，例如，通过湿BOE，将隔离层235的厚度减少为
Figure G2009100068681D00093
到
Figure G2009100068681D00094
之间，从而将源极区域230的上表面裸露出来。在图12K中，一个势垒金属层245沉积在上表面来增强到源极和沟漕栅极区域的接触，且填充侧壁间隔235之间的漕沟，随后进行热处理。接着一个金属层250沉积在上表面，且图案化在源极金属250-S和栅极衬垫(未显示)上。随着钝化作用层和最后的熔合处理(未特别指出)的完成，该制造工艺最终完成。势垒金属层245可以是个肖特基势垒金属和一个轻浅P-掺杂区域来提供一个香侬(Shannon)作用来调整势垒高度来减少漏电流。美国专利申请号11/890,851公开了香侬注入来调整势垒高度的应用，作为参考在此处引用。
图13A-13M是制造本发明AccuFET器件的可选实施例的制造步骤的侧视截面图。图13A-13M的制造步骤和图10A-10H所示的步骤一样。在图13I中，是一个应用六氟化硫蚀刻来执行一个可选的硅蚀刻的工艺，仅仅剩下氧化物隔离层235和氮化物栅极盖子225。蚀刻深度大概是源极区域230深度的2倍到3倍，对于间距大概等于或者小于1mm的器件，刻蚀深度大概是0.4-0.8mm，因此在氧化物侧壁隔离层235之间形成沟漕238。在图13J中，实施一个倾斜硼注入，注入剂量是1E12到1E14，注入能量为10-100Kev，最好是注入剂量为5E12，注入剂量为10Kev，采用+/-7度的倾斜角度的旋转操作来沿着隔离层235之间蚀刻过的沟槽侧壁注入P-漕沟区域240’。实施一个可选的工艺来形成浅沟槽底部硼注入区域。在图13K中，在800-900摄氏度的低温下进行热氧化工艺，使用蒸汽来氧化填充沟漕238而不影响隔离层235和P+多栅极区域220。通过掺杂增强扩散，N+源极区域230生长更多的氧化物，因此接近漕沟-栅极238的上部区域。在图13L中，实施一个氧化物选择回刻蚀，例如，通过湿度稀释BOE，来使隔离层235的厚度减少为
Figure G2009100068681D00101
到之间，从而将源极区域230裸露出来。在图13M中，势垒金属层245沉积在上表面来增强到源极和沟漕栅极区域的接触。接着一个金属层250沉积在上表面，且图形化在源极金属250-S和栅极间隔(未显示)。随着钝化处理层和最后的熔合处理(未特别指出)的完成，该制造工艺最终完成。
图14A-14L显示了一个如图13A-13M操作步骤相同的可选的实施例。唯一的区别在于，在图14A-14L所示的器件的制造步骤，略去了硼注入和可选的在沟漕栅极区域的热处理。
图15A-15K是一系列侧视截面图，展示制造本发明AccuFET器件可选的实施例的操作步骤，该器件在每一个单元中都有肖特基沟漕栅极。图15A-15H的操作步骤和图10A-10H的步骤相同。在图15I中，应用六氟化硫蚀刻来执行一个可选的硅蚀刻工艺，剩下氧化物隔离层235和氮化物栅极盖子225。蚀刻深度大概是源极区域230的2倍到3倍，对于间距等于或者小于1mm的器件来说，刻蚀深度大概是0.4-0.8mm。在图15J中，执行一个氧化物可选回刻蚀，例如，通过湿BOE，来将隔离层235的厚度减少为
Figure G2009100068681D00111
到
Figure G2009100068681D00112
之间，从而将源极区域230的上表面暴露出来。在图15K中，一个势垒金属层245沉积在上表面来增强到源极和沟漕栅极区域的接触，通过随后的热处理来覆盖侧壁间隔之间的沟漕栅极。势垒金属可以是铝、钛/氮化钛，或者肖特基势垒金属来在每一个单元中提供一个肖特基沟漕栅极。
虽然本发明描述了最优选的实施例，应该理解此种公开并不能被解释为对本发明的限制。当阅读以上的公开后，对于本领域的普通技术人员来说，各种变换和修改无疑是明显的。因此，权利要求应该被解释为覆盖所有的变换和修改，且其都包含在本发明的精神和范围之内。

Claims (13)

1.一种累加模式场效应晶体管，其特征在于，其包括：
沟槽栅极，所述的沟槽栅极都具有在半导体衬底的上表面延伸的竖直栅极部分，所述的竖直栅极部分由侧壁间隔围绕；和
沟槽开口和所述的侧壁间隔对准，与所述的沟槽栅极平行；
所述的沟槽由和所述的栅极部分相同的导电材料进行填充，作为耗尽层向着所述的沟槽栅极延伸，由此，当栅漏电压为0伏时，位于所述沟槽和沟槽栅极之间的漂移区域就全部耗尽；
所述的累加模式场效应晶体管还包括以条状单元配置的累加模式场效应晶体管单元或以封闭单元配置的累加模式场效应晶体管单元。
2.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述的竖直栅极部分还包括一个盖子，该盖子由绝缘材料构成，且由所述的侧壁间隔围绕；
所述的累加模式场效应晶体管还包括一个势垒金属层，该势垒金属层覆盖所述盖子的上表面，并位于所述的侧壁间隔的上面，且在所述的沟槽的上表面上延伸。
3.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述的沟槽由导电材料填充，作为附加的栅极电极。
4.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述沟槽的侧壁由和漏极极性相反的掺杂离子进行掺杂。
5.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述沟槽的侧壁由和漏极的极性相反的体掺杂离子进行掺杂，且所述的沟槽由平面掺杂多晶硅进行填充。
6.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述沟槽的侧壁由和漏极极性相反的掺杂离子进行掺杂，且所述的沟槽由电介质进行填充，因此围绕沟槽的掺杂侧壁是浮动状态的。
7.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述沟槽的侧壁由和漏极极性相反的掺杂离子进行掺杂，且所述的沟槽是开口沟槽，所述的开口沟槽的顶部和所述的侧壁被一个势垒金属层覆盖。
8.如权利要求7所述的累加模式场效应晶体管，其特征在于，所述势垒金属层由肖特基金属层构成。
9.如权利要求7所述的累加模式场效应晶体管，其特征在于，所述的势垒金属层由欧姆金属层构成。
10.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述沟槽的侧壁由和漏极极性相反的掺杂离子进行掺杂，所述沟槽由绝缘材料进行填充，因此，由所述的掺杂离子进行掺杂的侧壁具有一个浮动电压来减少漏电流。
11.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述的沟槽充满了绝缘材料，作为固定的终端来维持从沟槽栅极上延伸的耗尽区域的阈值电压。
12.如权利要求1所述的累加模式场效应晶体管，其特征在于，所述的侧壁间隔和所述的沟槽的侧壁被肖特基势垒金属覆盖，所述的沟槽作为肖特基沟槽。
13.如权利要求1所述的累加模式场效应晶体管，其特征在于，还包括：
累加模式场效应晶体管单元，所述的累加模式场效应晶体管单元设置在位于半导体衬底上表面的外延层之上，所述的外延层的厚度比高掺杂源极接触扩散区域要厚，比所述的累加模式场效应晶体管单元的沟槽栅极要浅。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405882A (zh) * 2014-08-20 2016-03-16 敦南科技股份有限公司 双沟槽式的功率半导体元件及其制造方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090242973A1 (en) * 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon
US8216901B2 (en) * 2009-06-25 2012-07-10 Nico Semiconductor Co., Ltd. Fabrication method of trenched metal-oxide-semiconductor device
CN102034822B (zh) * 2009-09-25 2013-03-27 力士科技股份有限公司 一种具有台阶状沟槽栅和改进的源体接触性能的沟槽mosfet及其制造方法
CN102034708B (zh) * 2009-09-27 2012-07-04 无锡华润上华半导体有限公司 沟槽型dmos晶体管的制作方法
TWI455209B (zh) * 2009-10-12 2014-10-01 Pfc Device Co 溝渠式金氧半ｐ－ｎ接面蕭基二極體結構及其製作方法
CN102097468B (zh) * 2009-12-15 2013-03-13 上海华虹Nec电子有限公司 沟槽型mosfet结构及其制备方法
JP6008377B2 (ja) 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
CN102263019B (zh) * 2010-05-25 2014-03-12 科轩微电子股份有限公司 自对准沟槽式功率半导体结构的制造方法
CN102263132A (zh) * 2010-05-26 2011-11-30 中国科学院微电子研究所 半导体结构及其制造方法
CN102376568B (zh) * 2010-08-19 2015-08-05 北大方正集团有限公司 在深沟槽肖特基二极管晶圆的深沟槽内淀积多晶硅的方法
WO2012055119A1 (zh) * 2010-10-29 2012-05-03 上海韦尔半导体股份有限公司 一种沟槽式mosfet的侧墙结构及其制造方法
JP5858934B2 (ja) 2011-02-02 2016-02-10 ローム株式会社 半導体パワーデバイスおよびその製造方法
TWI472029B (zh) * 2011-03-03 2015-02-01 Monolithic Power Systems Inc 垂直電容耗盡型功率裝置
US8431470B2 (en) * 2011-04-04 2013-04-30 Alpha And Omega Semiconductor Incorporated Approach to integrate Schottky in MOSFET
JP5881322B2 (ja) * 2011-04-06 2016-03-09 ローム株式会社 半導体装置
CN107482054B (zh) * 2011-05-18 2021-07-20 威世硅尼克斯公司 半导体器件
KR101172796B1 (ko) 2011-06-22 2012-08-09 한국전기연구원 트렌치-게이트 축적모드 탄화규소 금속 산화막 반도체 전계효과 트랜지스터에서 자기정렬된 엔-베이스 채널 형성 방법
CN102867748B (zh) * 2011-07-06 2015-09-23 中国科学院微电子研究所 一种晶体管及其制作方法和包括该晶体管的半导体芯片
JP2013030618A (ja) 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
JP2013062344A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
US8592921B2 (en) * 2011-12-07 2013-11-26 International Business Machines Corporation Deep trench embedded gate transistor
CN103367145A (zh) * 2012-03-27 2013-10-23 北大方正集团有限公司 一种沟槽型vdmos器件及其制造方法
US9054183B2 (en) * 2012-07-13 2015-06-09 United Silicon Carbide, Inc. Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor
KR101529023B1 (ko) * 2012-10-25 2015-06-15 도호쿠 다이가쿠 Accumulation형 MOSFET
KR101427925B1 (ko) * 2012-11-15 2014-08-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
US8809948B1 (en) * 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
CN104037082B (zh) * 2013-03-04 2017-02-15 上海华虹宏力半导体制造有限公司 用于沟槽功率绝缘栅场效应晶体管的自对准工艺方法
JP6170812B2 (ja) 2013-03-19 2017-07-26 株式会社東芝 半導体装置の製造方法
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US20150097224A1 (en) * 2013-10-08 2015-04-09 Spansion Llc Buried trench isolation in integrated circuits
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
CN104465350B (zh) * 2014-11-19 2017-08-08 上海华虹宏力半导体制造有限公司 沟槽多晶硅栅的制造方法
DE102015106689A1 (de) * 2015-04-29 2016-11-03 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit geneigten Ionenimplantationsprozessen, Halbleitervorrichtung und integrierte Schaltung
CN106653751B (zh) * 2015-11-04 2019-12-03 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
CN106024867A (zh) * 2016-07-25 2016-10-12 吉林华微电子股份有限公司 一种mosfet器件及其制造方法
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置
CN110492761A (zh) * 2019-07-12 2019-11-22 西安科锐盛创新科技有限公司 一种整流电路系统、整流天线和微波无线能量传输系统
CN113410307B (zh) * 2021-04-16 2022-10-04 深圳真茂佳半导体有限公司 场效晶体管结构及其制造方法、芯片装置
CN114093768A (zh) * 2022-01-20 2022-02-25 威海银创微电子技术有限公司 Trench VDMOS中Gate的保护方法、装置、电子设备及介质
CN115083918B (zh) * 2022-07-19 2022-11-04 合肥晶合集成电路股份有限公司 晶体管及其制造方法
CN115939179B (zh) * 2023-03-15 2023-06-06 青岛嘉展力芯半导体有限责任公司 晶体管及其制备方法、电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707128B2 (en) * 2001-06-13 2004-03-16 Kabushiki Kaisha Toshiba Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode
CN1726587A (zh) * 2002-12-14 2006-01-25 皇家飞利浦电子股份有限公司 沟槽－栅极半导体器件的制造

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844273A (en) * 1994-12-09 1998-12-01 Fuji Electric Co. Vertical semiconductor device and method of manufacturing the same
DE69602114T2 (de) * 1995-02-10 1999-08-19 Siliconix Inc Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere
US5856692A (en) * 1995-06-02 1999-01-05 Siliconix Incorporated Voltage-clamped power accumulation-mode MOSFET
DE59608588D1 (de) * 1995-09-26 2002-02-21 Infineon Technologies Ag Selbstverstärkende DRAM-Speicherzellenanordnung
US6781195B2 (en) * 2001-01-23 2004-08-24 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device and method
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
CN101185169B (zh) * 2005-04-06 2010-08-18 飞兆半导体公司 沟栅场效应晶体管及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707128B2 (en) * 2001-06-13 2004-03-16 Kabushiki Kaisha Toshiba Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode
CN1726587A (zh) * 2002-12-14 2006-01-25 皇家飞利浦电子股份有限公司 沟槽－栅极半导体器件的制造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405882A (zh) * 2014-08-20 2016-03-16 敦南科技股份有限公司 双沟槽式的功率半导体元件及其制造方法

Also Published As

Publication number Publication date
TWI427788B (zh) 2014-02-21
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US8878292B2 (en) 2014-11-04

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