DE69602114T2

DE69602114T2 - Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere

Info

Publication number: DE69602114T2
Application number: DE69602114T
Authority: DE
Inventors: Mike F. Chang; Brian H. Floyd; Fwu-Iuan Hsheieh; Dorman C. Pitzer
Original assignee: Siliconix Inc
Current assignee: Vishay Siliconix Inc
Priority date: 1995-02-10
Filing date: 1996-02-06
Publication date: 1999-08-19
Anticipated expiration: 2016-02-07
Also published as: EP0726603A2; EP0726603A3; EP0726603B1; DE69602114D1; US5917216A

Description

Die vorliegende Erfindung betrifft Transistoren und insbesondere einen Feldeffekttransistor, dessen Gate- Elektrode sich in einem Graben befindet und der für die Verwendung in integrierten Schaltungen oder als diskrete Komponente geeignet ist, insbesondere für die Verwendung als Leistungstransistor.
Feldeffekttransistoren (FETs) wie auch Leistungs- MOS- (Metalloxidhalbleiter-) Feldeffekttransistoren (MOSFETs) sind bekannt; solche Transistoren werden häufig für Leistungsanwendungen eingesetzt, das heißt dort, wo hohe Spannungen angelegt werden. Es besteht ein Bedarf an Leistungs-MOSFET-Transistoren mit sehr niedrigem Durchlaßwiderstand (RDS(on)) für Anwendungen, bei denen hohe Spannungen geschaltet werden müssen. So unterstützt beispielsweise bei einer Stromversorgung für eine integrierte Schaltung ein Ausgangsgleichrichter 20 Volt für einen 3,3 Volt Ausgang und 10 Volt für einen 1,5 Volt Ausgang. Es werden gewöhnlich Schottky-Gleichrichter verwendet, aber diese haben nachteilhafterweise Spannungsabfälle in Durchlaßrichtung von etwa 0,5 Volt, wodurch die Leistungsfähigkeit der Stromversorgung verringert wird.
Ein Leistungs-MOSFET sollte den niedrigstmöglichen spezifischen Durchlaßwiderstand haben, um Leitungsverluste minimal zu halten. Der Durchlaßwiderstand ist ein bekannter Parameter für die Leistungsfähigkeit eines Leistungsschalttransistors und ist ein Verhältnis zwischen Drain-Source-Spannung und Drain-Strom, wenn das Bauelement vollständig eingeschaltet ist. Der durchlaßspezifische Widerstand bedeutet Widerstand multipliziert mit der Querschnittsfläche des Substrats, das den Drain-Strom führt.
Ein typischer Graben-N-Kanal-MOSFET gemäß dem Stand der Technik ist in Fig. 1a dargestellt und weist eine leitende Gate-Elektrode 10 auf, die gewöhnlich aus N dotiertem polykristallinem Silicium besteht (N Polysilicium), das leitend dotiert wird und somit als Gate-Elektrode dient und sich in einem Graben 12 befindet, dessen Boden und Seitenwände mit einer Schicht aus Gate- Oxid 16 isoliert sind. Die Oxidschicht 18 isoliert den oberen Abschnitt der Gate-Elektrode 10. Der metallisierte Source-Kontakt 20 kontaktiert sowohl die im oberen Abschnitt des Bauelementes ausgebildete N+ dotierte Source-Zone 24 als auch die P dotierte Körperzone 38. Die Drain-Elektrode 28 ist ein metallisierter Kontakt zur N+ Drain-Zone 30 an der Unterseite des Bauelementes.
Über der N+ Drain-Zone 30 ist eine N- dotierte Drift-Zone 34 ausgebildet, typischerweise durch Epitaxie (somit eine Epitaxialschicht), die als Drift-Zone dient. Der obere Abschnitt der Epitaxialschicht ist P dotiert und bildet so die Körperzone 38, während der oberste Abschnitt der Epitaxialschicht N+ dotiert ist und somit die Source-Zone 24 bildet. Es ist zu verstehen, daß dieser Transistor gewöhnlich in einem Siliciumwafer ausgebildet ist und daß ferner eine Reihe von Gate-Gräben 12 (in einer Draufsicht) zu rechteckigen, kreisförmigen, sechseckigen oder linearen Strukturen angeordnet sind, die jeweils eine Zelle definieren, wobei alle Zellen typischerweise einen Source-Kontakt und einen Gate- Kontakt haben.
In diesem Fall verläuft der Graben 12, um eine hohe Blockierungskapazität zu erzielen, nur teilweise durch die N- dotierte Drift-Zone 34 und erstreckt sich nicht in die N+ dotierte Drain-Zone 30. Der Blockierungszustand (Auschaltzustand) ist gewöhnlich der Zustand, bei dem der Transistor aus ist, das heißt, bei dem er keinen Strom leitet, und ein Maß für die Blockierungskapazität ist Leckstrom. Im Idealfall ist der Leckstrom Null. Dieser Transistor hat keinen idealen durchlaßspezifischen Widerstand auf Grund des erheblichen Widerstandes der Ndotierten Drift-Zone 34 unter dem Graben.
Eine Verbesserung gegenüber dem bekannten MOSFET von Fig. 1a ist in Fig. 1b gezeigt, in der ein N-Kanal- Bauelement mit der Bezeichnung ACCUFET dargestellt ist, wie in "The Accumulation Mode Field Effect Transistor: A New UltraLow On-Resistance MOSFET" (Der Anreicherungs- Feldeffekttransistor: ein neuer MOSFET mit ultraniedrigem Einschaltwiderstand) von Baliga et al., IEEE ELECTRON DEVICE LETTERS, Bd. 13, Nr. 8, August 1992 beschrieben ist.
Der ACCUFET ist eine Leistungs-MOSFET-Struktur mit ultraniedrigem durchlaßspezifischem Widerstand und vertikalem Kanal, die mit Stromleitung über eine auf der Oberfläche der Graben-Gate-Struktur ausgebildeten Anreicherungsschicht arbeitet. Der ACCUFET enthält keine P Körper-Zone 38, im Gegensatz zum Transistor von Fig. 1a, und der Gate-Graben 42 verläuft vollständig in die stark dotierte Drain-Zone 30. Zur Erzielung der Blockierung ist das Polysilicium P dotiert, und die N- Zone 34 ist äußerst leicht dotiert. So ist z.B. die optimale Dotierung für die N- Drift-Zone für einen konventionellen MOSFET von Fig. 1a gewöhnlich 2 · 10¹&sup6;/cm³, während im ACCUFET die Dotierung der N- Zone gewöhnlich unter 10¹&sup4;/cm³ liegt. Der Dotierungstyp der Polysilicium-Gate-Elektrode des konventionellen MOSFET ist gewöhnlich N und nicht P. Der durchlaßspezifische Widerstand des ACCUFET beträgt 105 Mikroohm cm² bei einer Gate-Vorspannung von 15 Volt. Somit hat der Beschreibung zufolge der ACCUFET einen durchlaßspezifischen Widerstand, der der niedrigste Widerstand ist, der für ein bekanntes MOS-Gate-Steuerungsbauelement erzielbar ist. Außerdem ist der ACCUFET bidirektional, das heißt Source- und Drain-Kontakte können beim Gebrauch umgekehrt werden.
Die ACCUFET-Blockierungseigenschaften sind jedoch geringer, als dies wünschenswert wäre, und negative Gate- Spannungen werden benötigt, um den Leckstrom auf akzeptable Werte zu reduzieren.
Es wäre daher wünschenswert, die Leistung gegenüber dem MOSFET des Standes der Technik (Fig. 1a) und dem ACCUFET von Fig. 1b im Hinblick auf die Parameterkombination durchlaßspezifischer Widerstand und Blockierungseigenschaften zu verbessern.
Das US-Patent 4,791,462 offenbart dotierte Zonen, die lateral von den Seitenwänden der Graben-Gate- Elektroden verlaufen. Diese lateral verlaufenden Zonen beinhalten eine zentrale N+ dotierte Zone, die elektrisch in Kontakt mit den Gates ist. Diese N+ Zone befindet sich in Kontakt mit einer umgebenden P+ dotierten Zone. Diese in Umkehrrichtung vorgespannten Übergänge verhindern den Fluß eines nennenswerten Stroms zwischen den Gates und verhindern eine Leitfähigkeitsmodulation der Kanäle.
Das US-Patent 3,350,934 offenbart Grabenbodenimplantate, die sich am Boden der Graben-Gate- Elektroden befinden.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Feldeffekttransistor bereitgestellt, der in einem Halbleitermaterial eines ersten Leitfähigkeitstyps ausgebildet ist und eine Hauptfläche hat und folgendes umfaßt: wenigstens zwei Gräben, die voneinander beabstandet sind, wobei jeder Graben von der Hauptfläche in das Halbleitermaterial verläuft; eine leitende Gate- Elektrode eines zweiten Leitfähigkeitstyps in jedem Graben; eine Source-Zone des ersten Leitfähigkeitstyps, die zwischen den beiden Gräben von der Hauptfläche in das Halbleitermaterial verläuft; und eine Sperrschichtzone in Verbindung mit jedem der Gräben, die vom zweiten Leitfähigkeitstyp ist und die sich in Kontakt mit dem Halbleitermaterial befindet und unter der Source-Zone liegt, und wobei jede Sperrschichtzone von einer Seitenwand des zugehörigen Grabens in Richtung auf die Sperrschichtzone in Zusammenhang mit dem anderen Graben verläuft, wobei ein Abschnitt des Halbleitermaterials des ersten Leitfähigkeitstyps lateral die Sperrschichtzonen voneinander trennt, und wobei sich jede Sperrschichtzone zwischen einem Boden des zugehörigen Grabens und der Hauptfläche befindet, wobei jede Sperrschichtzone von der Gate-Elektrode isoliert und von der Source-Zone beabstandet ist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines Feldeffekttransistors mit einer Sperrschichtzone bereitgestellt, wobei der Transistor in einem Halbleitermaterial eines ersten Leitfähigkeitstyps ausgebildet ist und eine Hauptfläche hat, umfassend die folgenden Schritte: Ätzen zweier voneinander beabstandeter Gräben, die von der Hauptfläche in das Halbleitermaterial verlaufen, um so eine Mesa zwischen den beiden Gräben zu definieren; Implantieren einer dotierten Sperrschichtzone eines zweiten Leitfähigkeitstyps in das Halbleitermaterial durch die Hauptfläche und den Boden jedes der Gräben; Einbau der implantierten Sperrschichtzonen; Tieferätzen der Gräben durch einen Abschnitt der jeweiligen Sperrschichtzonen; Isolieren der Böden und Seitenwände der Gräben; Ausbilden einer leitenden Gate-Elektrodenstruktur des zweiten Leitfähigkeitstyps in jedem isolierten Graben; und Ausbilden einer Source-Zone des ersten Leitfähigkeitstyps in dem Halbleitermaterial an der Hauptfläche und zwischen den Gräben liegend; wobei sich die Sperrschichtzone in Kontakt mit dem Halbleitermaterial befindet und von einer Seitenwand des zugehörigen Grabens in Richtung auf die Sperrschichtzone in Verbindung mit dem anderen Graben verläuft, wobei jede Sperrschichtzone von der Gate- Elektrode isoliert und von der Source-Zone beabstandet ist.
Die Erfindung wird nachfolgend beispielhaft unter Bezugnahme auf die Begleitzeichnungen beschrieben. Dabei zeigt:
Fig. 1a einen N-Kanal-MOSFET des Standes der Technik;
Fig. 1b einen ACCUFET des Standes der Technik;
Fig. 2 einen Querschnitt eines N-Kanal-MOSFET gemäß der vorliegenden Erfindung;
Fig. 3 Stromleitung im MOSFET von Fig. 2;
Fig. 4 ein Verarmungsprofil des MOSFET von Fig. 2;
Fig. 5 ein Leitungsbandsperrschichtprofil des MOSFET von Fig. 2;
Fig. 6 Abmessungen des MOSFET von Fig. 2;
Fig. 7 einen P-Kanal-MOSFET, der komplementär zu dem von Fig. 2 ist;
Fig. 8 einen MOSFET mit mehreren Verarmungssperrschichtzonen gemäß der vorliegenden Erfindung;
Fig. 9 einen anderen MOSFET gemäß der vorliegenden Erfindung mit einem Schottky-Kontakt zu den Source-Zonen;
Fig. 10 einen anderen MOSFET gemäß der vorliegenden Erfindung, der eine Epitaxialschicht/Substrat-Grenzfläche veranschaulicht;
Fig. 11 einen anderen MOSFET gemäß der vorliegenden Erfindung, wobei der in den unteren Abschnitt des Substrats eindringende Graben veranschaulicht wird;
Fig. 12a - 12c Herstellungsschritte eines MOSFET gemäß der vorliegenden Erfindung;
Fig. 13 einen anderen MOSFET gemäß der vorliegenden Erfindung, wobei sich die Sperrschicht unmittelbar unter der Source-Zone befindet;
Fig. 14 einen anderen MOSFET gemäß der vorliegenden Erfindung, wobei sich die Sperrschicht unmittelbar unter der Source-Zone befindet.
Gleiche Bezugsziffern in verschiedenen Figuren beziehen sich auf identische oder ähnliche Strukturen.
Fig. 2 zeigt einen Querschnitt eines Graben N-Kanal- MOSFET gemäß der vorliegenden Erfindung. Es ist zu verstehen, daß Fig. 2, wie auch die anderen Figuren hierin, nicht maßstabsgerecht ist und daß ferner die verschiedenen dotierten Halbleiterzonen hierin, die als genau definierte, durch Linien abgegrenzte Zonen dargestellt sind, konventionelle Repräsentationen dotierter Zonen mit ansteigenden Dotierungskonzentrationen an ihren Rändern sind. Außerdem enthalten, wie in der Technik wohlbekannt und oben beschrieben ist, Leistungs-MOSFETs gewöhnlich eine große Zahl von Zellen, wobei die Zellen verschiedene Formen wie quadratisch, rund, sechseckig, linear und andere haben. Diese Zellen sind aus einem Seitenriß ersichtlich (hier nicht vorhanden); was die Anordnung der Zellen betrifft, so sind die vorliegenden MOSFETs konventionell und können in einer beliebigen aus einer Reihe wohlbekannter Zellstrukturen hergestellt werden. Die vorliegenden Beschreibungen sind daher typisch für nur eine Zelle oder einen Abschnitt von zwei Zellen, die durch die Gate- Gräben abgegrenzt sind, und sie sollen nicht einen ganzen Leistungstransistor veranschaulichen, der typischerweise Hunderte oder Tausende solcher Zellen beinhalten würde.
Außerdem sind bestimmte bekannte Elemente solcher Graben-MOSFETs hier nicht dargestellt. So ist beispielsweise die Metallisierung, die die Gate- Elektroden miteinander verbindet, typischerweise nicht als außerhalb der Ebene der vorliegenden Querschnittszeichnungen dargestellt. Außerdem sind auch die Abschlußabschnitte der Transistoren nicht als außerhalb des in den Zeichnungen beschriebenen Bereiches liegend dargestellt; diese Abschlüsse sind konventionell (ACCUFET-Typ), ausgenommen wie nachfolgend beschrieben. Der N-Kanal-MOSFET von Fig. 2 ist in den meisten Aspekten ähnlich wie der N-Kanal-ACCUFET von Fig. 1b (und hat identische Bezugsziffern), mit dem wichtigen Zusatz der P dotierten Verarmungssperrschichtzonen, die von den Seitenwänden der Gräben in der Drift-Zone verlaufen und eine P dotierte Polysilicium-Gate-Elektrode aufweisen. In diesem Fall hat die Verarmungssperrschicht für jeden Graben 42a, 42b jeweils zwei Abschnitte 50-1, 50-2 sowie 50-3, 50-4, die in Querschnitt ohrenförmig von den Grabenseitenwänden verlaufen. Diese Sperrschicht 50-1, 50-2, 50-3, 50-4 ist ein wichtiges Unterscheidungsmerkmal zwischen dem MOSFET von Fig. 2 und dem ACCUFET des Standes der Technik.
Diese Sperrschicht bietet den Vorteil des Oberflächenleitens gemäß der Beschreibung in Fig. 3, das entlang der MOSFET-Grabenseitenwand von Fig. 2 beschrieben ist, und zeigt einen Stromfluß für den Durchlaßleitungspfad von der N+ dotierten Drain-Zone 30 durch die Anreicherungszone, durch die Inversionszonenschicht 50-2 (in der Verarmungssperrschicht ausgebildet) durch die obere Anreicherungszone, durch den oberen Abschnitt der leicht dotierten Drift-Zone 34 durch die N+ Source-Zone 24 zum N+ Source-Zonenkontakt 20.
Der Betrieb des Bauelementes von Fig. 2 im Blockierungszustand, das heißt dort, wo VGS gleich Null ist, ist in Fig. 4 dargestellt, wo die Verarmungszone in der P Verarmungssperrschicht (negative Ladung) und in der N- Zone (positive Ladung) zu sehen ist.
Ein entsprechendes Leitungsbandsperrschichtprofil, bei dem VDS größer als Null und VGS gleich Null ist, wird in Fig. 5 gezeigt, wo die vertikale Achse die Energie Ec und die horizontale Achse die lineare Abmessung entlang der Linie XX in Fig. 4 ist.
Die verschiedenen Halbleiterzonen entlang der Linie XX sind auf der horizontalen Achse in Fig. 5 bezeichnet. Dort ist sichtlich, daß die PN-Verarmungssperrschicht (als "PN-Sperrschicht" bezeichnet) im Blockierungszustand einen Leitungsbandenergie-"Hügel" bildet, wodurch auf vorteilhafte Weise der Leckstrom reduziert und die Blockierungsspannung verbessert (erhöht) wird. Die Bezeichnung "qVDS" auf der rechten Seite von Fig. 5 bedeutet die Gesamtenergie in Abhängigkeit von der Ladung (q) multipliziert mit VDS. In diesem Fall ist die Verarmungssperrschicht vollkommen verarmt. Somit fehlt der typische unerwünschte parasitäre NPN-Transistor, der in einem MOSFET des Standes der Technik gemäß Fig. 1 erscheint, hier auf Grund von Verarmung.
Es wurde gefunden, daß ein MOSFET mit der vorliegenden Verarmungssperrschicht und dem Gate- Elektroden-Dotierungstyp signifikante Verbesserungen der Blockierungsspannungskapazität z.B. im Vergleich zum ACCUFET aufweist. Ein ACCUFET wurde mit dem vorliegenden MOSFET bei einer Blockierungsspannung von 15 Volt verglichen. Es wurde gefunden, daß der Leckstrom für den ACCUFET etwa zehnmal höher ist als der für den vorliegenden MOSFET. Anders ausgedrückt, für den ACCUFET gibt es einen signifikanten Leckstrom im Ausschaltzustand, das heißt VGS ist gleich Null, bei einer Blockierungsspannung von nur 8 Volt, während ein ähnlicher Leckstrom für den vorliegenden MOSFET bei einer Blockierungsspannung von 15 Volt auftreten würde. Somit ist das vorliegende Bauelement in dieser Hinsicht dem ACCUFET eindeutig überlegen. Es wurde auch gefunden, daß ein Durchlaßwiderstand für den vorliegenden MOSFET etwa derselbe ist wie für vergleichbare ACCUFETs. Somit wird eine überlegene Blockierungskapazität ohne Nachteile im Hinblick auf den durchlaßspezifischen Widerstand im Vergleich zum ACCUFET erzielt.
Wie nachfolgend unter Bezugnahme auf andere Ausgestaltungen näher erläutert, ist die besondere Form in der Verarmungssperrschicht gemäß Fig. 2 - und auch ihr Ausmaß - für die vorliegende Erfindung nicht kritisch. Das heißt, die Verarmungssperrschicht kann sich irgendwo entlang der Seitenwände der Gate-Gräben befinden und kann sich über die gesamte Strecke von der Seitenwand eines Grabens bis zur Seitenwand des benachbarten Grabens erstrecken und braucht nicht genau an der Seitenwand zu enden, sondern kann leicht von dieser beabstandet sein, solange die Verarmungsverbesserung weiterhin vorliegt. Außerdem braucht die Höhe (vertikale Ausdehnung) der Verarmungssperrschicht nicht genau einen bestimmten Wert zu haben, solange sie ausreicht, um die gewünschte Blockierungskapazität zu erbringen. Ein breiter Bereich an Dotierungskonzentrationen der Verarmungssperrschicht ergibt ebenfalls den gewünschten Verarmungseffekt.
Fig. 6 zeigt eine etwas schematische Darstellung der Struktur von Fig. 2, wobei einige Strukturen der Einfachheit halber weggelassen oder zeichnerisch umgestaltet wurden, um relevante illustrative Abmessungen und Dotierungs- (Konzentrations-) Niveaus zu beschreiben. Die Abmessung L, die die Grabentiefe ist, liegt im Bereich zwischen 0,2 und 10 Mikron (um). Die Abmessung W, die der Abstand zwischen benachbarten Gräben ist, liegt ebenfalls im Bereich zwischen 0,2 und 10 Mikron. Ebenso liegt die Breite der Gräben, die Abmessung D, im Bereich zwischen 0,2 und 10 Mikron. Die Abmessung Y, die die Höhe der Verarmungssperrschicht 50-1, 50-2, 50-3, 50-4 ist, kann einen beliebigen Wert über Null und unter L haben und liegt typischerweise im Bereich zwischen 0,2 und 2 Mikron.
Die Abmessung X, die der Abstand zwischen benachbarten Abschnitten der Verarmungssperrschicht ist, liegt im Bereich zwischen Null (was bedeutet, daß die Verarmungssperrschicht von Graben zu Graben verläuft) und einem Wert geringfügig kleiner als Abmessung W, und in diesem Fall ist die Breite der Verarmungssperrschichtabschnitte minimal. Eine minimale Breite jedes "Ohrs" ist zum Beispiel 0,1 Mikron. Die Abmessung Z, die die Tiefe der Verarmungssperrschicht relativ zur Hauptfläche des Substrats ist, liegt im Bereich zwischen Null (unmittelbar unterhalb der Source- Zone) und L, und in diesem Fall befindet sich die Sperrschicht jeweils am Boden des Grabens.
Die Dotierungskonzentrationen für die Abschnitte des vorliegenden Bauelementes können variieren, wie dies für MOSFETs typisch und in der Fachwelt verstanden ist. Bei typischen Ausgestaltungen liegt der Dotierungswert NS der N+ Source-Zone 24 im Bereich zwischen 10¹&sup7; und 10²²/cm³. Der Dotierungswert NC der leicht dotierten N- Drift-Zone 34 liegt im Bereich zwischen 10¹³ und 10¹&sup6;/cm³. Der Dotierungswert der P-Verarmungssperrschicht 50-1 usw. liegt im Bereich zwischen 10¹³ und 10¹&sup8;/cm³. Das übliche P Dotierungsmittel ist Bor, aber dies ist nicht begrenzend; dasselbe gilt für die oben erwähnten Konzentrationswerte.
Fig. 7 zeigt einen P-Kanal-MOSFET, der im Hinblick auf die Leitfähigkeitstypen zu dem von Fig. 2 komplementär ist. Dieses Bauelement hätte dieselben Vorteile wie die von Fig. 2 und würde auf ähnliche Weise arbeiten.
In diesem Fall ist das Substrat 60 P+ dotiert, während die leicht dotierte Zone 62 P- dotiert ist und die Source-Zonen 66 P+ dotiert sind. Die Verarmungssperrschicht 68-1, 68-2, 68-3 ist N dotiert. Auch die Polysilicium-Gate-Elektroden 64a, 64b sind N dotiert, im Gegensatz zur P Dotierung der Polysilicium- Gate-Elektrode im N-Kanal-Bauelement von Fig. 2.
Fig. 8 zeigt (etwas schematisch) einen Querschnitt eines MOSFET gemäß der vorliegenden Erfindung mit einer Mehrzahl von Verarmungssperrschichten im Substrat 80. Sie sind als Sperrschichten NB&sub1;, NB&sub2;, NB&sub3; bezeichnet, die jeweils auf den veränderlichen Tiefen Z&sub1;, Z&sub2; und Z&sub3; sind. In diesem Fall gibt es drei Sperrschichten NB&sub1;, NB&sub2;, NB&sub3; die jeweils potentiell in der Höhe variieren und jeweilige Höhen Y&sub1;, Y&sub2; und Y&sub3; aufweisen, und wobei jede einen Abstand zwischen den beiden gegenüberliegenden "Ohren" von jeweils x&sub1;, x&sub2; und x&sub3; aufweisen. Dies illustriert, daß es möglich ist, mehrere Sperrschichten zu verwenden, um den Verarmungseffekt zu erhöhen, und jede Sperrschicht kann ihre eigenen Abmessungen haben. Die Verwendung mehrerer Verarmungssperrschichten würde in einer Version eine Verarmungssperrschicht in der Nähe der Oberseite des Grabens und eine in der Nähe des Bodens des Grabens beinhalten, um eine Symmetrie für bidirektionale Eigenschaften zu erzielen. Ein solches Bauelement würde zum Beispiel durch mehrere Ionenimplantate bei verschiedenen Energieniveaus hergestellt.
Fig. 9 zeigt eine andere Ausgestaltung gemäß der vorliegenden Erfindung, die ansonsten ähnlich der von Fig. 2 ist, mit der Ausnahme, daß die N+ dotierte Source- Zone so modifiziert ist, daß sie in zwei Abschnitten 84- 1, 84-2 ausgebildet ist, die durch einen Abschnitt der N- Zone 34 voneinander getrennt sind. Es wird ein ohmscher Schottky-Kontakt 88 zu den Source-Zonen 84-1, 84-2 und zur Drift-Zone 34 hergestellt. Ein solcher Schottky- Kontakt ist in der Technik bekannt und verbessert in der vorliegenden Anwendung die Sperrschicht an der Oberfläche des Bauelementes. Der Vorteil hiervon ist, daß die Sperrschicht in den Abschnitt der N- Zone 34 zwischen den N+ Source-Zonen 84-1, 84-2 erweitert wird.
Fig. 10 zeigt etwas schematisch eine weitere Ausgestaltung gemäß der vorliegenden Erfindung. Hier ist die Verarmungssperrschicht 50-1, 50-2, 50-3 wie in Fig. 2; in diesem Fall dringen die Gräben 90a, 90b jedoch nicht ganz bis zum oberen Abschnitt der N+ Drain-Zone 30 durch, sondern verlaufen stattdessen nur teilweise durch die N- Zone 34 (die in diesem Fall eine Epitaxialschicht ist). Die Abmessung t zwischen dem Boden der Gräben 90a, 90b und dem oberen Abschnitt der N+ Drain-Zone 30 kann eine beliebige Abmessung haben, wie durch den Prozeß oder andere Begrenzungen bestimmt wird. Diese Struktur ermöglicht es, daß die Verartnungssperrschicht weiter abwärts unter die Grabenböden im unteren Abschnitt der Zone 34 verläuft. Dadurch ergibt sich der Vorteil einer erhöhten Blockierungskapazität auf Kosten des durchlaßspezifischen Widerstandes.
Fig. 11 zeigt eine weitere Ausgestaltung gemäß der vorliegenden Erfindung. In diesem Fall verlaufen die Gräben 92a, 92b nach unten in den unteren Abschnitt des Bauelementes, das heißt in die N+ Drain-Zone 30 um eine Tiefe t, die einen beliebigen Wert haben kann, der durch die maximale Grabentiefe bestimmt wird. Dadurch ergibt sich der Vorteil, daß der Graben garantiert bis in die Drain-Zone verläuft.
Die Fig. 12a bis 12c zeigen Verfahrensschritte zur Herstellung des MOSFET von Fig. 2 (und mit leicht ersichtlichen Modifikationen der MOSFETs der Fig. 7, 8, 9, 10 und 11). Diese Schritte sind im einzelnen bekannt. Fig. 12a beginnt mit einem N+ dotierten Substrat 30, auf dem eine N- dotierte Epitaxialschicht 34 mit einer Dicke von 2 Mikron aufwachsen gelassen wird. Dann wird eine "harte" Maske (zum Beispiel Oxid) über der Hauptfläche der Schicht 34 ausgebildet und zu Abschnitten 98a, 98b, 98c strukturiert, um die Grabenöffnungen zu definieren.
Dann werden die Gräben anisotropisch geätzt, um die gezeigten geradseitigen Gräben 42a, 42b auszubilden.
Dann wird in Fig. 12b, nachdem eine zusätzliche Schicht aus Siliciumdioxid ("Oxid") zur Auskleidung der Gräben 42a, 42b aufwachsen gelassen wurde, Bor mit einer Energiekonzentration im Bereich zwischen 30 und 80 KEV implantiert und eingebaut, um die P dotierte Verarmungssperrschicht 50 mit einer Dotierungskonzentration im Bereich zwischen 10¹³ und 10¹&sup8;/cm³ wie oben beschrieben zu bilden. In diesem Fall verhindert die harte Maske 98a, 98b, 98c, die zwischen jeweiligen zwei benachbarten Gräben verläuft, daß die Boratome unmittelbar unter die Maske 98a, 98b, 98c implementiert werden; bei dem Einbauschritt werden jedoch die Boratome so eingebaut, daß sie lateral über die Grabenseitenwände hinaus verlaufen. Das Ausmaß, bis zu dem die Boratome lateral verlaufen, wird durch die Implantationsenergie und die Parameter der Einbauschritte bestimmt, wodurch bestimmt wird, wie stark sich die benachbarten Abschnitte der Verarmungssperrschicht nach dem Einbau einander nähern.
Als nächstes wird, wie in Fig. 12c gezeigt, ein zweiter Ätzschritt mit derselben harten Maske wie zuvor durchgeführt, die an den Gräben 42a, 42b weiter nach unten durch die implantierte P Verarmungssperrschicht 50 verläuft, wodurch ein wesentlicher Teil der P Schicht 50 entfernt wird, aber die charakteristischen "Ohren" 50-1, 50-2, 50-3, 50-4 zurückbleiben, die von den Seitenwänden jedes Grabens verlaufen. Somit ist diese Struktur ähnlich wie die von Fig. 2.
Der Transistor wird dann auf konventionelle Weise (nicht dargestellt) durch Ablösen der harten Maske 98a, 98b, 98c, Aufwachsenlassen des Gateoxids, Füllen der Gräben mit Polysilicium, Dotieren des Polysiliciums, Strukturieren des Polysiliciums zur Bildung der Gate- Elektroden und anschließendes Verwenden einer Maske zur Bildung der N+ Source-Zonen (nicht dargestellt) vollendet. Die Passivierung wird hergestellt, und dann wird die Metallisierung gebildet, um die Source-Zone und die Drain-Zone wie in Fig. 2 gezeigt zu kontaktieren.
Fig. 13 zeigt noch eine weitere Ausgestaltung, die mit einem anderen Verfahren als dem in Fig. 12a bis 12c gezeigten hergestellt wurde, die aber strukturell ähnlich ist wie die von Fig. 2, mit der Ausnahme, daß die Verarmungssperrschicht 50-1, 50-2, 50-3, 50-4 nicht in der Mitte an den Seitenwänden der Gräben 42a, 42b, sondern stattdessen neben dem oberen Abschnitt der Grabenseitenwände und unmittelbar unterhalb der N+ Source-Zonen 24 ausgebildet wird. Es wurde gefunden, daß diese Struktur die Vorteile der Verarmungssperrschicht ergibt, ohne Notwendigkeit für die Doppelgraben- Ätzschritte von Fig. 12.
Eine Variante des MOSFET von Fig. 13 ist in Fig. 14 dargestellt. In diesem Fall wird zusätzlich zur P Verarmungssperrschicht 50-1, 50-2, 50-3, 50-4 neben den oberen Abschnitten der Grabenseitenwände auch eine P+ Zone 100-1, 100-2 neben der Hauptfläche des Substrats ausgebildet, die sich zwischen jeweiligen zwei Abschnitten der Source-Zone befindet. Diese P+ Zone, in Kombination mit der benachbarten Source-Zone, bildet eine PN-Diode und vergrößert die Sperrschicht lateral und vertikal.
Für die MOSFETs der Fig. 13 und 14 wird die Verarmungssperrschicht durch ein Hochenergieimplantat so ausgebildet, daß es sich unmittelbar unterhalb der N+ dotierten Source-Zonen 24 befindet und einen typischen Dotierungswert von 10¹&sup6;/cm³ oder weniger hat. Die N- Zone 34 hat einen typischen Dotierungswert von 10¹&sup4;/cm³. In diesem Fall werden die Gräben durch einen konventionellen einzelnen Grabenätzprozeß ausgebildet. Die P Verarmungssperrschicht 50-1, 50-2, 50-3, 50-4 wird vor dem Ätzen der Gräben implantiert (mit einer geeigneten separaten Maske). Die Gräben werden dann durch die P Verarmungssperrschicht geätzt.
Es ist zu verstehen, daß zwar konventionelle ACCUFET-Abschlußstrukturen (nicht dargestellt) gemäß der vorliegenden Erfindung verwendet werden können, daß aber auch andere Abschlußstrukturen zum Einsatz kommen können, um den aktiven Abschnitt des MOSFET zu isolieren. Die Abschlußisolierung verhindert einen Drain-Source- Kurzschluß. In einer Ausgestaltung wird eine Isolationsstruktur (für einen geschlossenzelligen MOSFET) im Umfang des Transistors und um diesen herum ausgebildet; der Abschluß beinhaltet Leerzellen (ohne Source-Kontakt). Alternativ oder zusätzlich können die Polysilicium-Gate-Strukturen in den Leerzellen von den aktivzelligen Gate-Strukturen isoliert sein. Für eine lineare (doppelkammförmige) MOSFET-Zellenstruktur werden Abschlußisolationsgräben vorgesehen, um die Enden der Zellen abzuschließen.
Die vorliegende Offenbarung ist illustrativ und nicht begrenzend; weitere Modifikationen sind für die durchschnittliche Fachperson angesichts der vorliegenden Offenbarung offensichtlich und fallen in den Umfang der beiliegenden Ansprüche.

Claims

1. Feldeffekttransistor, der in einem Halbleitermaterial (34) eines ersten Leitfähigkeitstyps ausgebildet ist und eine Hauptfläche hat und folgendes umfaßt:

wenigstens zwei Gräben (42a, 42b), die voneinander beabstandet sind, wobei jeder Graben von der Hauptfläche in das Halbleitermaterial verläuft;

eine leitende Gate-Elektrode (10a, 10b) eines zweiten Leitfähigkeitstyps in jedem Graben;

eine Source-Zone (24) des ersten Leitfähigkeitstyps, die zwischen den beiden Gräben von der Hauptfläche in das Halbleitermaterial verläuft; und

eine Sperrschichtzone (50-2, 50-3) in Verbindung mit jedem der Gräben, die vom zweiten Leitfähigkeitstyp ist und die sich in Kontakt mit dem Halbleitermaterial befindet und unter der Source-Zone liegt, und wobei jede Sperrschichtzone von einer Seitenwand des zugehörigen Grabens in Richtung auf die Sperrschichtzone in Zusammenhang mit dem anderen Graben verläuft, wobei ein Abschnitt des Halbleitermaterials des ersten Leitfähigkeitstyps lateral die Sperrschichtzonen voneinander trennt, und wobei sich jede Sperrschichtzone zwischen einem Boden des zugehörigen Grabens und der Hauptfläche befindet, wobei jede Sperrschichtzone von der Gate-Elektrode isoliert und von der Source-Zone beabstandet ist.

2. Feldeffekttransistor nach Anspruch 1, bei dem die erste Sperrschichtzone in zwei Abschnitte (50-1, 50-2) unterteilt ist, wobei jeder Abschnitt von einer Seitenwand eines der Gräben verläuft.

3. Feldeffekttransistor nach Anspruch 1, bei dem jede Sperrschichtzone nur teilweise zwischen der Source-Zone und einem Boden des zugehörigen Grabens verläuft.

4. Feldeffekttransistor nach Anspruch 1, wobei jede Sperrschichtzone eine Dotierungskonzentration im Bereich zwischen 10¹³ und 10¹&sup8;/cm³ aufweist.

5. Transistor nach Anspruch 1, ferner umfassend eine zweite Sperrschichtzone des zweiten Leitfähigkeitstyps in dem Halbleitermaterial unterhalb der Source-Zone und zwischen den beiden Gräben, die von der ersten Sperrschichtzone beabstandet ist.

6. Transistor nach Anspruch 1, bei dem die erste Sperrschichtzone von einer Seitenwand eines ersten der beiden Gräben zu einer Seitenwand eines zweiten der beiden Gräben verläuft.

7. Transistor nach Anspruch 1, bei dem die erste Sperrschichtzone in zwei Abschnitte unterteilt ist, einen ersten Abschnitt neben einer Seitenwand eines ersten der beiden Gräben und einen zweiten Abschnitt neben einer Seitenwand des zweiten der beiden Gräben.

8. Transistor nach Anspruch 1, bei dem die Source-Zone in zwei beabstandete Abschnitte (84-1, 84-2) unterteilt ist und ferner folgendes umfaßt:

eine Zone des zweiten Leitfähigkeitstyps, die zwischen den beiden Abschnitten der Source-Zone liegt, und

eine Zone des zweiten Leitfähigkeitstyps, die zwischen den beiden Abschnitten der ersten Sperrschichtzone liegt.

9. Transistor nach Anspruch 1, bei dem die Source-Zone in zwei beabstandete Abschnitte (84-1, 84-2) unterteilt ist.

10. Transistor nach Anspruch 1, bei dem das Halbleitermaterial einen unteren Abschnitt (30) und einen oberen Abschnitt (34) umfaßt, wobei der untere Abschnitt stärker dotiert ist als der obere Abschnitt und die beiden Gräben bis zu dem und nicht in den unteren Abschnitt verlaufen.

11. Transistor nach Anspruch 1, bei dem das Halbleitermaterial einen unteren Abschnitt (30) und einen oberen Abschnitt (34) umfaßt, wobei der untere Abschnitt stärker dotiert ist als der obere Abschnitt, wobei die Gräben in den oberen Abschnitt verlaufen und von dem unteren Abschnitt beabstandet sind.

12. Transistor nach Anspruch 1, bei dem das Halbleitermaterial einen unteren Abschnitt (30) und einen oberen Abschnitt (34) umfaßt, wobei der untere Abschnitt stärker dotiert ist als der obere Abschnitt, wobei die Gräben in den unteren Abschnitt verlaufen.

13. Transistor nach Anspruch 1, ferner umfassend einen Abschluß (100-2), der lateral einen aktiven Abschnitt des Transistors an der Hauptfläche umgibt, wobei der Abschluß den aktiven Abschnitt des Transistors isoliert.

14. Verfahren zur Herstellung eines Feldeffekttransistors mit einer Sperrschichtzone, wobei der Transistor in einem Halbleitermaterial (34) eines ersten Leitfähigkeitstyps ausgebildet ist und eine Hauptfläche hat, umfassend die folgenden Schritte:

Ätzen zweier voneinander beabstandeter Gräben (42a, 42b), die von der Hauptfläche in das Halbleitermaterial verlaufen, um so eine Mesa zwischen den beiden Gräben zu definieren;

Implantieren einer dotierten Sperrschichtzone (50-2, 50-3) eines zweiten Leitfähigkeitstyps in das Halbleitermaterial durch die Hauptfläche und den Boden jedes der Gräben;

Einbau der implantierten Sperrschichtzonen;

Tieferätzen der Gräben durch einen Abschnitt der jeweiligen Sperrschichtzonen;

Isolieren der Böden und Seitenwände der Gräben;

Ausbilden einer leitenden Gate-Elektrodenstruktur (10a, 10b) des zweiten Leitfähigkeitstyps in jedem isolierten Graben; und

Ausbilden einer Source-Zone (24) des ersten Leitfähigkeitstyps in dem Halbleitermaterial an der Hauptfläche und zwischen den Gräben liegend;

wobei sich die Sperrschichtzone in Kontakt mit dem Halbleitermaterial befindet und von einer Seitenwand des zugehörigen Grabens in Richtung auf die Sperrschichtzone in Verbindung mit dem anderen Graben verläuft, wobei jede Sperrschichtzone von der Gate-Elektrode isoliert und von der Source-Zone beabstandet ist.

15. Verfahren nach Anspruch 14, bei dem

der Schritt des Ätzens des Materials das Ausbilden einer Maskenschicht auf einem Abschnitt der die Mesa definierenden Hauptfläche beinhaltet; und

die Maskenschicht während des Implantationsschrittes verbleibt.

16. Verfahren nach Anspruch 17 oder 18, bei dem nach dem Einbauschritt die Sperrschichtzonen lateral beabstandet sind.

17. Verfahren nach einem der Ansprüche 14 bis 16, bei dem sich nach dem Schritt des Ätzens der Gräben die Sperrschichtzonen in der Mitte zwischen der Hauptfläche und den Böden der tieferen Gräben befinden.

18. Verfahren nach einem der Ansprüche 14 bis 16, bei dem nach dem Einbauschritt die Dotierungskonzentration der Sperrschichtzonen im Bereich zwischen 10¹³ und 10¹&sup8;/cm³ liegt.

19. Verfahren nach einem der Ansprüche 14 bis 18, ferner umfassend die folgenden Schritte:

Implantieren zusätzlicher Sperrschichtzonen des zweiten Leitfähigkeitstyps, die unter den Sperrschichtzonen liegen und vertikal für diesen beabstandet sind; und

Einbauen der zusätzlichen Sperrschichtzonen.