DE10129289A1 - Halbleitervorrichtung mit einer Diode für eine Eingangschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung mit einer Diode für eine Eingangschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung

Info

Publication number
DE10129289A1
DE10129289A1 DE10129289A DE10129289A DE10129289A1 DE 10129289 A1 DE10129289 A1 DE 10129289A1 DE 10129289 A DE10129289 A DE 10129289A DE 10129289 A DE10129289 A DE 10129289A DE 10129289 A1 DE10129289 A1 DE 10129289A1
Authority
DE
Germany
Prior art keywords
semiconductor
diode
insulator film
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10129289A
Other languages
English (en)
Other versions
DE10129289B4 (de
Inventor
Atsushi Narazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Engineering Corp, Mitsubishi Electric Corp filed Critical Renesas Semiconductor Engineering Corp
Publication of DE10129289A1 publication Critical patent/DE10129289A1/de
Application granted granted Critical
Publication of DE10129289B4 publication Critical patent/DE10129289B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66098—Breakdown diodes
    • H01L29/66106—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Isolatorfilm (103), der auf einem Gebiet zur Anordnung einer Zener-Diode (104) vorgesehen ist, enthält mehrere Furchenabschnitte (108), die in einer Richtung (D1) der Ausdehnung jedes Halbleitergebiets, das die Diode (104) bildet, aufeinanderfolgend angeordnet sind. Jeder Furchenabschnitt (108) verläuft in einer Breitenrichtung (D2) jedes Halbleitergebiets und hat eine Tiefe T3. Jedes Halbleitergebiet ist auf einer Oberseite des Isolatorfilms (103) angeordnet. Daraus folgt, daß jedes Halbleitergebiet mehrere in der Richtung D1 des Verlaufs angeordnete unebene Formen besitzt und daß die Zener-Diode (104) eine Umfangslänge nicht nur in der Querrichtung D1, sondern auch in einer vertikalen Richtung D3 hat, so daß eine p-n-Übergangsfläche in der Zener-Diode (104) vergrößert wird. Somit wird der parasitäre Widerstand einer Eingangs-Schutz-Zener-Diode (104) verringert, um eine Schutzfunktion für den Gate-Isolator-Film der Diode (104) zu verbessern.

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Verfahren zu deren Herstellung und insbesondere eine wirksame Technik zur Ausbildung einer Eingangsschutzschaltung einer MOS-Vorrichtung.
Wie im Gebiet wohlbekannt ist, erfordert ein MOS-Halbleiter­ element mit einem Gate-Oxidfilm, das durch einen Leistungs- MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) oder durch einen IGBT (Bipolartransistor mit isoliertem Gate) re­ präsentiert wird, eine Eingangsschutzschaltung zum Schutz des Halbleiterelements gegenüber einem Stoßstrom oder statischer Elektrizität. Wenn ein Stoßstrom oder statische Elektrizität in eine Gate-Elektrode des MOS-Halbleiterelements fließt, führt dies leicht zu einer beachtlichen Verschlechterung der elektrostatischen Eigenschaft eines Gate-Isolatorfilms des MOS-Halbleiterelements. Im allgemeinen ist somit als die obenerwähnte Eingangsschutzschaltung zwischen einer Gate- Elektrode und einer Source-Elektrode eines Leistungs-MOSFETs eine wie in einer Erstatzschaltung in Fig. 39 gezeigte Zwei­ richtungs-Zener-Diode vorgesehen. Eine solche Gegenmaßnahme ist beispielsweise in der Beschreibung des Abschnitts [0002] und in Fig. 4 von JP 7-321305 (1995) offenbart.
Fig. 40 ist eine Draufsicht der Anordnung einer Halbleiter­ vorrichtung mit mehreren MOS-Halbleiterelementen und einer Eingangsschutzschaltung für sie, wobei diese Figur auch in der späteren Beschreibung einer ersten Ausführungsform der Erfindung und deren Abwandlungen verwendet wird.
Fig. 41 ist eine vergrößerte schematische Draufsicht eines in Fig. 40 schraffierten Ausbildungsgebiets für eine Eingangs­ schutz-Zener-Diode unter den auf der Oberseite einer Grund­ schicht der obenerwähnten Halbleitervorrichtung ausgebildeten Gebieten. Das Eingangsschutz-Zener-Dioden-Ausbildungsgebiet wird im folgenden als erstes Gebiet bezeichnet, während ein mit einer MOS-Transistorstruktur mit einer Gate-Elektrode und einer Hauptelektrode ausgebildetes Gebiet als zweites Gebiet bezeichnet wird. Die Definition dieser Gebiete betrifft auch die spätere Beschreibung der ersten Ausführungsform, einer zweiten Ausführungsform und deren Abwandlungen. Wie in Fig. 41 gezeigt ist, ist eine Zener-Diode durch abwechselnd ausgebildete p-Halbleiterschichten und n-Halbleiterschichten in Form von Ringen ausgebildet.
Fig. 42 ist eine Längsschnittansicht der Zener-Diode längs der Linie I-II in Fig. 41. Fig. 43 ist eine Längsschnittan­ sicht eines n-Diffusionsgebiets (n-Halbleiterschicht) der Zener-Diode längs der Linie III-IV in Fig. 41.
Wie in den Fig. 41 bis 43 gezeigt ist, wird auf einem ersten n-Halbleitersubstrat 1, das n-Störstellen mit hoher Konzen­ tration enthält, mittels Epitaxie ein zweites n-Halbleiter­ substrat 2 ausgebildet, das n-Störstellen mit niedriger Kon­ zentration enthält. Die Substrate 1 und 2 bilden eine n- Grundhalbleiterschicht. Ferner wird auf der Grundhalbleiter­ schicht (1, 2) ein Isolatorfilm 3 aus einem Oxidfilm oder dergleichen ausgebildet. Auf einer durch die Grundhalbleiter­ schicht (1, 2) und den Isolatorfilm 3 definierten Grund­ schicht wird eine Eingangsschutzschaltung mit dem folgenden Herstellungsverfahren ausgebildet: Auf der Grundschicht wird eine Polysiliciumschicht 4 ausgebildet, um in der Polysilici­ umschicht 4 aufeinanderfolgend eine n-Halbleiterschicht 4b1 mit einer rechteckigen Querschnittsform oder planaren Form, eine p-Halbleiterschicht 4a1 mit einer ringförmigen Quer­ schnittsform, eine ringförmige Halbleiterschicht 4b2, eine ringförmige p-Halbleiterschicht 4a2 und eine ringförmige n- Halbleiterschicht 4b3 auszubilden, wobei diese ein nach Aus­ bildung der Zener-Diode ausgebildetes Gate-Pad umschließen. Somit wird als Eingangsschutzschaltung eine Zweirichtungs- Zener-Diode mit mehreren p-n-Übergangsflächen ausgebildet.
Anschließend wird die Zener-Diode mit einem Zwischenschicht- Isolationsfilm 5 beschichtet, wobei an den unmittelbar über der innersten n-Halbleiterschicht 4b1 bzw. der äußersten n- Halbleiterschicht 4b3 der ringförmigen Zener-Diode liegenden Abschnitten Kontaktlöcher 6a und 6b vorgesehen sind, um die n-Halbleiterschichten 4b1 und 4b3 über die Kontaktlöcher 6a und 6b mit einer Gate-Elektrodenschicht 7a bzw. mit einer Source-Elektrodenschicht 7b in Ohmschen Kontakt zu bringen. Anschließend wird auf der Gate-Elektrodenschicht 7a und auf der Source-Elektrodenschicht 7b ein weiterer (nicht gezeig­ ter) Zwischenschicht-Isolationsfilm ausgebildet, wobei in einem auf der Gate-Elektrodenschicht 7a liegenden Teil dieses Zwischenschicht-Isolationsfilm eine Öffnung ausgebildet wird, so daß die Gate-Elektrodenschicht 7a teilweise freigelegt wird. Der freiliegende Teil der Gate-Elektrode 7a definiert das obenerwähnte Gate-Pad.
Durch Einstellen der Anzahl der p- und n-Halbleiterschichten, die die Zener-Diode bilden, oder durch Einstellen der Stör­ stellenkonzentrationen der p- und n-Halbleiterschichten wird eine Sperrspannungsfestigkeit der obenerwähnten Zener-Diode auf einen gewünschten Wert eingestellt.
Beispielsweise offenbaren JP7-321305 (1995), JP8-288525 (1996) und JP9-97901 (1997) eine Zener-Diode mit einer Struk­ tur, die einer solchen Längsschnittstruktur entspricht.
Die Eingangsschutzschaltung mit der obenerwähnten Struktur schützt den Gate-Isolatorfilm des MOS-Halbleiterelements ge­ genüber einem Stoßstrom oder statischer Elektrizität. Da der Wert des parasitären Widerstands der Diode in der Eingangs­ schutzschaltung wegen der Spezifikation der Vorrichtung so groß ist, daß er nicht vernachlässigt werden kann, kann die Wirkung der Eingangsschutzschaltung zum Schutz des Gate-Iso­ latorfilms aber immer noch nicht als ausreichend bezeichnet werden. Beispielsweise soll der Fall betrachtet werden, daß ein Stromstoß stattfindet. Auch bei der Zufuhr eines Strom­ stoßes von der Gate-Elektrode zur Source-Elektrode über die obenerwähnte Diode wird über die Diode gleichzeitig eine durch das Produkt aus dem parasitären Widerstandswert der Diode und dem Stoßstrom bestimmte Spannung über die Diode angelegt, was je nachdem zu einer bemerkenswerten Verschlech­ terung der Eigenschaften des Gate-Oxidfilms führt. Mit ande­ ren Worten, mit wachsendem Wert des parasitären Widerstands der Diode kommt es folglich unabhängig von dem in die Diode fließenden Stoßstrom leicht zu einer charakteristischen Ver­ schlechterung des Gate-Oxidfilms, wodurch sich die Funktion der als Eingangsschutzschaltung dienenden Diode bemerkenswert verschlechtert.
Ein solches Problem entsteht auch, wenn in dem MOS-Halblei­ terelement statische Elektrizität erzeugt wird.
Es ist wohlbekannt, daß der Wert des parasitären Widerstands der Diode zu der Umfangslänge der Diode (die der Länge der Diode oder jedes in Fig. 41 gezeigten Halbleitergebiets in Umfangsrichtung PD entspricht) und der Dicke der Polysilici­ umschicht in jeder p-n-Übergangsfläche umgekehrt proportional ist, während er zu der Breite (die der Länge in einer Rich­ tung senkrecht zur Umfangsrichtung PD entspricht) jedes Halb­ leitergebiets in der Diode proportional ist.
Somit kann die Umfangslänge der Diode oder die Dicke der Polysiliciumschicht erhöht oder die Breite jeder Halbleiter­ schicht verringert werden, wodurch der Wert des parasitären Widerstands der Diode verringert und die Funktion der als Eingangsschutzschaltung dienenden Diode verbessert wird.
Wenn einfach die Umfangslänge der Diode erhöht wird, tritt jedoch ein neues Problem auf, daß die Chip-Größe steigt. Wenn der Flächeninhalt der von der Diode selbst belegten Fläche einschließlich der von dem Gate-Pad eingenommenen Fläche er­ höht wird, steigt als Reaktion darauf auch die Umfangslänge der Diode, während die Aktivierungsgebiete der MOS-Transisto­ ren schmaler werden, was zu einem Problem dahingehend führt, daß die Anzahl der MOS-Transistoren nicht auf ein notwendiges Niveau erhöht werden kann. Das Auftreten eines solchen Pro­ blems ist insbesondere in einer Halbleitervorrichtung schwer­ wiegend, die ursprünglich eine niedrige Chip-Größe besaß.
Eine Erhöhung der Dicke der für die Diode verwendeten Polysi­ licium-Filme führt zu einer Verringerung der Fertigbarkeit, während sich aus der Erhöhung der Dicke der Polysilicium- Schichten eine Strukturbeschränkung derart ergibt, daß jede Halbleiterschicht längs der Breite verlängert werden muß, um die Zunahme der Querdiffusion der p- und n-Störstellen in der Diode zu bewältigen.
Ferner folgt bei einer Verringerung der Breiten der p- und n- Halbleiterschichten in der Diode, daß sich der Spannungswi­ derstand wegen des Durchgriffs verschlechtert, womit auch diese Gegenmaßnahme nicht zu bevorzugen ist.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei­ tervorrichtung zu schaffen, bei der der Flächeninhalt einer Zener-Diode für eine Eingangsschutzschaltung verringert ist und eine Eingangsschutzfunktion verbessert ist.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei­ tervorrichtung nach Anspruch 1 bzw. durch ein Verfahren zu deren Herstellung nach Anspruch 9 oder 10. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem ersten Aspekt der Erfindung umfaßt eine Halblei­ tervorrichtung eine Grundschicht und eine Diode, die auf ei­ ner Oberseite der Grundschicht angeordnet ist, wobei die Diode mehrere Halbleitergebiete umfaßt, die jeweils in einer ersten Richtung verlaufen und in einer zweiten Richtung, die senkrecht auf der ersten Richtung steht, aufeinanderfolgend p-n-Übergänge bilden, wobei der Leitungstyp eines auf der Seite eines ersten Endes in der zweiten Richtung unter den mehreren Halbleitergebieten der Diode liegenden ersten Halb­ leitergebiets gleich dem Leitungstyp eines auf der Seite ei­ nes zweiten Endes, das dem ersten Ende gegenüberliegt, lie­ genden zweiten Halbleitergebiets ist, und die Grenzfläche zwischen der Grundschicht und der Diode an der Oberseite der Grundschicht mehrere Furchenabschnitte mit einer Tiefe in einer dritten Richtung, die senkrecht auf der ersten Richtung und auf der zweiten Richtung steht, wobei die mehreren Fur­ chenabschnitte in der zweiten Richtung verlaufen und in der ersten Richtung aufeinanderfolgend angeordnet sind, umfaßt.
Gemäß einem zweiten Aspekt der Erfindung enthält wenigstens eines der mehreren Halbleitergebiete der Diode einen durch die mehreren Furchenabschnitte der Grenzfläche definierten unebenen Abschnitt mit einer unebenen Form.
Gemäß einem dritten Aspekt der Erfindung enthält wenigstens eines der mehreren Halbleitergebiete der Diode eine Oberseite mit einem flachen Abschnitt, die einer Unterseite jedes der mehreren Furchenabschnitte der Grenzfläche in der dritten Richtung gegenüberliegt.
Gemäß einem vierten Aspekt der Erfindung umfaßt die Grund­ schicht eine Grundhalbleiterschicht von einem vorgeschriebe­ nen Leitungstyp und einen Isolatorfilm, der auf einer Ober­ seite der Grundhalbleiterschicht angeordnet ist, wobei der Isolatorfilm umfaßt: eine Oberseite, die einer Grenzfläche zwischen der Grundhalbleiterschicht und dem Isolatorfilm in der dritten Richtung gegenüberliegt und der Grenzfläche zwi­ schen der Grundschicht und der Diode entspricht.
Gemäß einem fünften Aspekt der Erfindung ist jeder der mehre­ ren Furchenabschnitte als ein erster Furchenabschnitt defi­ niert und enthält die Grenzfläche zwischen der Grundhalblei­ terschicht und dem Isolatorfilm mehrere zweite Furchenab­ schnitte, die dem ersten Furchenabschnitt jeweils gegenüber­ liegen.
Gemäß einem sechsten Aspekt der Erfindung ist eine erste Dicke des Isolatorfilms, der in der dritten Richtung auf ei­ nem unter den mehreren zweiten Furchenabschnitten zwischen zwei benachbarten zweiten Furchenabschnitten gehaltenen Ab­ schnitt der Grenzfläche zwischen der Grundhalbleiterschicht und dem Isolatorfilm angeordnet ist, größer als eine zweite Dicke des Isolatorfilms, der in der dritten Richtung auf ei­ ner Unterseite jedes der mehreren zweiten Furchenabschnitte angeordnet ist.
Gemäß dem sechsten Aspekt kann der parasitäre Widerstand der Diode weiter verringert und die Schutzfunktion für den Gate- Isolatorfilm weiter verbessert werden.
Gemäß einem siebenten Aspekt der Erfindung ist der vorge­ schriebene Leitungstyp der Grundhalbleiterschicht ein erster Leitungstyp, und umfaßt die Grundschicht ferner mehrere Halb­ leiterwannengebiete von einem zweiten Leitungstyp, die von einem unter einer Unterseite jedes der mehreren Furchenab­ schnitte in der Grenzfläche zwischen der Grundhalbleiter­ schicht und dem Isolatorfilm liegenden Abschnitt in die Grundhalbleiterschicht verlaufen.
Gemäß dem siebenten Aspekt kann der Spannungswiderstand der Halbleitervorrichtung verbessert werden.
Gemäß einem achten Aspekt der Erfindung enthält die Halblei­ tervorrichtung eine MOS-Transistorstruktur mit einer Gate- Elektrode und einer Hauptelektrode, die auf einem zweiten Gebiet an der Oberseite der Grundschicht angeordnet ist, wenn ein Abschnitt der Oberseite der Grundschicht, der mit der Diode versehen ist, als erstes Gebiet definiert ist, wobei das erste Halbleitergebiet an die Gate-Elektrode angeschlos­ sen ist und das zweite Halbleitergebiet an die Hauptelektrode angeschlossen ist.
Gemäß einem neunten Aspekt der Erfindung umfaßt ein Verfahren zur Herstellung einer Halbleitervorrichtung die folgenden Schritte: Ausbilden eines Isolatorfilms auf einem Halbleiter­ substrat; Ausbilden eines unebenen Abschnitts auf dem Isola­ torfilm; Ausbilden eines Halbleiterfilms auf dem Isolator­ film, der den unebenen Abschnitt enthält; und abwechselndes Ausbilden eines p-Halbleitergebiets und eines n-Halbleiterge­ biets in dem Halbleiterfilm in einer vorgeschriebenen Reihen­ folge und dadurch Ausbilden einer Diode mit einer Mehr­ schichtstruktur.
Gemäß dem ersten bis vierten, achten und neunten Aspekt kann die Diode, obgleich die von ihr eingenommene Fläche von oben gesehen gleich der Fläche der in der Einleitung beschriebenen Diode ist, eine Umfangslänge nicht nur in Querrichtung, son­ dern auch in vertikaler Richtung besitzen, wodurch die Um­ fangslänge der Diode erhöht wird, wobei demzufolge der Flä­ cheninhalt einer p-n-Übergangsfläche erhöht wird, die Quer­ schnittsfläche eines Pfads für einen Stoßstrom erhöht wird und der parasitäre Widerstand beachtlich verringert wird. Somit wird eine Kappwirkung der Diode erhöht, um den Wider­ stand gegenüber Stromstößen zu verbessern, und die Funktion des Schutzes des Gate-Isolatorfilms verbessert.
Gemäß einem zehnten Aspekt der Erfindung umfaßt ein Verfahren zur Herstellung einer Halbleitervorrichtung die folgenden Schritte: Ausbilden eines unebenen Abschnitts auf einem Halb­ leitersubstrat; Ausbilden eines Isolatorfilms auf einer Ober­ fläche des Halbleitersubstrats, die den unebenen Abschnitt enthält; Ausbilden eines Halbleiterfilms auf dem Isolator­ film; und abwechselndes Ausbilden eines p-Halbleitergebiets und eines n-Halbleitergebiets in dem Halbleiterfilm in einer vorgeschriebenen Reihenfolge und dadurch Ausbilden einer Diode mit einer Mehrschichtstruktur.
Gemäß dem fünften und zehnten Aspekt kann der parasitäre Wi­ derstand der Diode weiter verringert und die Schutzfunktion für den Gate-Isolatorfilm weiter verbessert werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Draufsicht der Struktur eines ersten Ge­ biets einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2, 3 Längsschnittansichten der Struktur eines er­ sten Gebiets der Halbleitervorrichtung gemäß der ersten Ausführungsform der Erfindung;
Fig. 4 eine graphische Darstellung der Spannungsände­ rungen eines Gate-Isolatorfilms nach einer Än­ derung eines Stoßstroms;
Fig. 5 eine Längsschnittansicht einer Abwandlung der in Fig. 3 gezeigten Struktur;
Fig. 6 eine Längsschnittansicht der Struktur eines ersten Gebiets einer Halbleitervorrichtung ge­ mäß einer ersten Abwandlung der ersten Ausfüh­ rungsform der Erfindung;
Fig. 7 eine Längsschnittansicht einer Abwandlung der in Fig. 6 gezeigten Struktur;
Fig. 8 eine Längsschnittansicht der Struktur eines ersten Gebiets einer Halbleitervorrichtung ge­ mäß einer zweiten Abwandlung der ersten Aus­ führungsform der Erfindung;
Fig. 9 eine Längsschnittansicht einer Abwandlung der in Fig. 8 gezeigten Struktur;
Fig. 10, 11 Längsschnittansichten der Struktur eines er­ sten Gebiets einer Halbleitervorrichtung gemäß einer dritten Abwandlung der ersten Ausfüh­ rungsform der Erfindung;
Fig. 12, 13 Längsschnittansichten von Abwandlungen der in Fig. 10 gezeigten Struktur;
Fig. 14 eine Draufsicht der Struktur eines ersten Ge­ biets einer Halbleitervorrichtung gemäß einer vierten Abwandlung der ersten Ausführungsform der Erfindung;
Fig. 15(A)-26(C) Längsschnittansichten von Schritten zur Her­ stellung einer Halbleitervorrichtung gemäß ei­ ner zweiten Ausführungsform der Erfindung;
Fig. 27-32 Längsschnittansichten von Schritten zur Her­ stellung einer Halbleitervorrichtung gemäß ei­ ner ersten Abwandlung der zweiten Ausführungs­ form der Erfindung;
Fig. 33, 34 Längsschnittansichten von Schritten zur Her­ stellung einer Halbleitervorrichtung gemäß ei­ ner zweiten Abwandlung der zweiten Ausfüh­ rungsform der Erfindung;
Fig. 35-37 Längsschnittansichten von Schritten zur Her­ stellung einer Halbleitervorrichtung gemäß ei­ ner dritten Abwandlung der zweiten Ausfüh­ rungsform der Erfindung;
Fig. 38 eine Längsschnittansicht der Struktur eines ersten Gebiets einer Halbleitervorrichtung ge­ mäß einer vierten Abwandlung der zweiten Aus­ führungsform der Erfindung;
Fig. 39 den bereits erwähnten Schaltplan eines Lei­ stungs-MOS-Transistors mit einer zwischen eine Gate-Elektrode und eine Source-Elektrode ge­ schalteten Eingangsschutz-Zener-Diode;
Fig. 40 die bereits erwähnte Draufsicht der Anordnung einer Halbleitervorrichtung mit einer Ein­ gangsschutz-Zener-Diode;
Fig. 41 die bereits erwähnte Draufsicht einer Eingangsschutz-Zener-Diode; und
Fig. 42, 43 die bereits erwähnten Längsschnittansichten der Eingangsschutz-Zener-Diode aus Fig. 41.
Erste Ausführungsform
Gemäß einer ersten Ausführungsform der Erfindung ist in der Anordnung aus Fig. 40 in dem ersten Gebiet eine aus einem Grundmaterial aus Polysilicium hergestellte Zener-Diode als Eingangsschutzschaltung für eine später beschriebene MOS- Transistorstruktur ausgebildet, während in dem zweiten Gebiet MOS-Transistorstrukturen ausgebildet sind, die jeweils einen DMOSFET (planaren MOSFET), d. h. einen vertikalen Leistungs- MOSFET, enthalten. Eine Grenzfläche zwischen der Zener-Diode und einer Grundschicht enthält mehrere Furchenabschnitte mit einer Tiefe in einer dritten Richtung D3, die auf der später beschriebenen ersten und zweiten Richtung D1 und D2 senkrecht steht, wobei die Furchenabschnitte in der obenerwähnten zwei­ ten Richtung D2 verlaufen und aufeinanderfolgend in der oben­ erwähnten ersten Richtung D1 angeordnet sind. Somit besitzt jedes Halbleitergebiet oder Diffusionsgebiet, das die Diode bildet, eine durch sämtliche Furchenabschnitte der obener­ wähnten Grenzfläche definierte unebene Form. Der Begriff "un­ ebene Form" bezeichnet eine Struktur, bei der sowohl konkave als auch konvexe Abschnitte in der dritten Richtung D3 einge­ drückt sind und vorstehen bzw. in der zweiten Richtung D2 verlaufen, wobei die konkaven und konvexen Abschnitte in der ersten Richtung D1 abwechselnd angeordnet sind. Mit Bezug auf die Zeichnung wird nun die charakteristische Struktur einer Halbleitervorrichtung 100 mit der MOS-Transistorstruktur und mit der Eingangsschutzschaltung für diese gemäß der vorlie­ genden Ausführungsform beschrieben.
Fig. 1 ist eine vergrößerte schematische Draufsicht eines Teils (oder der Struktur eines ersten Gebiets) der Halblei­ tervorrichtung 100 gemäß dieser Ausführungsform, die die in Fig. 40 schraffierte Eingangsschutzschaltung bildet. Zur zweckmäßigen Erläuterung sind in Fig. 1 die Furchen 108, die von oben im wesentlichen unsichtbar sind, mit durchgezogenen Linien gezeigt. Fig. 2 ist eine Längsschnittansicht einer Zener-Diode und einer unmittelbar darunterliegenden Grund­ schicht 111 (101, 102 und 103) längs der Linie I-II in Fig. 1. Fig. 3 ist eine Längsschnittansicht eines auf einem Zwischenabschnitt unter fünf Halbleitergebieten, die die Ze­ ner-Diode bilden, angeordneten n-Halbleitergebiets 104b3 und der unmittelbar darunterliegenden Grundschicht 111 (101, 102 und 103) längs der Linie III-IV in Fig. 1. Die in Fig. 3 ge­ zeigten Strukturen betreffen ebenfalls die Strukturen jedes der vier anderen Halbleitergebiete 104b1, 104a1 und 104a2 und 104b2, die die Zener-Diode bilden, und der unmittelbar darun­ terliegenden Grundschicht 111 (101, 102 und 103).
Mit Bezug auf die Fig. 1 bis 3 werden nun die Strukturen der Zener-Diode und der unmittelbar darunterliegenden Grund­ schicht 111 (101, 102 und 103) beschrieben.
Zunächst wird die Struktur der Grundschicht 111 (101, 102 und 103) beschrieben, die das erste Gebiet definiert. Auf einer ersten Halbleiterschicht 101, d. h. auf einem n+-Substrat mit n-Störstellen mit hoher Konzentration (wobei der Typ n als erster Leitungstyp bezeichnet wird) zum Ausbilden eines Drain-Gebiets eines DMOSFETs, ist eine zweite Halbleiter­ schicht 102, d. h. eine Epitaxieschicht, die n-Störstellen mit niedriger Konzentration enthält, angeordnet. In dieser Ausführungsform wird ein Halbleitersubstrat, das durch die erste und zweite Halbleiterschicht 101 und 102 gebildet wird, als Grundhalbleiterschicht 110 vom ersten Leitungstyp (der dem vorgeschriebenen Leitungstyp entspricht) bezeichnet. Diese Definition betrifft auch einen Abschnitt, der durch die erste und zweite Leitungsschicht 101 und 102 in dem zweiten Gebiet gebildet ist (siehe die später beschriebene Fig. 26(A)).
Ferner ist auf der Oberseite 110S der Grundhalbleiterschicht 110 ein Isolatorfilm 103 angeordnet. In dieser Ausführungs­ form wird der durch den Isolatorfilm 103 und die Grundhalb­ leiterschicht 110 gebildete Abschnitt als die Grundschicht 111 bezeichnet. Der Isolatorfilm 103 enthält i) einen ersten Abschnitt 103b, der einen Hauptteil des Isolatorfilms 103 bildet und eine gleichförmige Dicke T1 besitzt, und ii) meh­ rere zweite Abschnitte 103a, die in dem Isolatorfilm 103 je­ weils eine einzelne Furche 108 bilden und eine gleichförmige Dicke T2 haben, die kleiner als die Dicke T1 ist. Somit defi­ niert ein Teil des zwischen jedem benachbarten Paar der zwei­ ten Abschnitte 103a gehaltenen ersten Abschnitts 103b einen konvexen Abschnitt, der in der dritten Richtung D3 vorsteht. Die Höhe einer Oberseite 103bS dieses konvexen Abschnitts 103b gegenüber den Oberseiten 103aS der zweiten Abschnitte 103a entspricht der Tiefe T3 der Furche 108, wobei sie klei­ ner als die Dicke T1 und größer als die Dicke T2 ist. Die Oberseiten 103aS der zweiten Abschnitte 103a liegen der Grenzfläche 110S zwischen der Grundhalbleiterschicht 110 und dem Isolatorfilm 103 in der dritten Richtung D3 gegenüber. In dieser Ausführungsform definiert die Oberseite 103aS jedes zweiten Abschnitts 103a, derjenige Teil der Oberseite 103bS des ersten Abschnitts 103b, der jeden konvexen Abschnitt bil­ det, die Seitenwände jeder Furche 108, und die Teile der Oberseite 103bS des ersten Abschnitts 103b ausschließlich der obenerwähnten konvexen Abschnitte, die ebene Abschnitte bil­ den, eine Oberseite 111S der Grundschicht 111.
Das Merkmal dieser Ausführungsform liegt in der Struktur der mehreren Furchen 108. Wie in den Fig. 1 bis 3 gezeigt ist, verläuft jede Furche 108 in der zweiten Richtung D2. Die zweite Richtung D2 entspricht einer Richtung, in der die n- und p-Halbleitergebiete, die die später beschriebene (im fol­ genden einfach Diode genannte) Zener-Diode bilden, in der vorgeschriebenen Reihenfolge abwechselnd angeordnet sind, bzw. einer Richtung, in der die p-n-Übergangsflächen in der Diode angeordnet sind. Gemäß dieser Ausführungsform verlaufen die Furchen 108 in der zweiten Richtung D2 über einen solchen Bereich, daß sämtliche Halbleitergebiete, die die Dioden bil­ den, die Furchen 108 ausfüllen. Ferner sind die mehreren Fur­ chen 108 längs der ersten Richtung D1, die auf der zweiten Richtung D2 senkrecht steht, in konstanten Abständen W1 auf­ einanderfolgend angeordnet. Die Breiten W2 der Unterseiten 103a5 der Furchen 108 in der ersten Richtung D1 sind gleich. Die erste Richtung D1 entspricht einer Richtung, in der die Halbleitergebiete verlaufen, die die Diode bilden, d. h. der Umfangsrichtung der Diode. Die dritte Richtung D3, die auf der ersten Richtung D1 und auf der zweiten Richtung D2 senk­ recht steht, entspricht der Dickenrichtung der Grundhalblei­ terschicht 110.
Im folgenden wird die Struktur der Diode als Eingangsschutz­ schaltung zwischen dem Gate und der Source des DMOSFETs be­ schrieben. Die Diode ist auf der Oberseite 111S der Grund­ schicht 111 bzw. auf der Oberseite des Isolatorfilms 103 an­ geordnet. Die Diode, die durch eine als Grundmaterial die­ nende Polysiliciumschicht 104 ausgebildet ist, definiert eine Zweirichtungs-Zener-Diode, die eine in den Fig. 1 und 2 ge­ zeigte npnpn-Struktur besitzt. Ferner enthält die Diode meh­ rere Halbleitergebiete, die durch abwechselndes Dotieren der Polysiliciumschicht 104 mit n- und p-Störstellen in Form von Ringen gebildet sind und ein Gate-Pad umschließen. Mit ande­ ren Worten, die Diode ist durch ein im Mittelabschnitt der Diode mit einem rechteckigen oder planaren Querschnitt lie­ gendes n-Halbleitergebiet 104b1, ein längs des Außenumfangs des n-Halbleitergebiets 104b1 mit einer ringförmigen Quer­ schnittsform ausgebildetes p-Halbleitergebiet 104a1, ein längs des Außenumfangs des p-Halbleitergebiets 104a1 mit ei­ ner ringförmigen Querschnittsform gebildetes n-Halbleiterge­ biet 104b3, ein längs des Außenumfangs des n-Halbleiterge­ biets 104b3 mit einer ringförmigen Querschnittsform ausgebil­ detes p-Halbleitergebiet 104a2 und ein längs des Außenumfangs des p-Halbleitergebiets 104a2 mit einer ringförmigen Quer­ schnittsform ausgebildetes n-Halbleitergebiet 104b2 ausgebil­ det. Genauer zeigen die jeweiligen mehreren Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2, die auf den jeweiligen Seiten der oberen, rechten, unteren und linken Abschnitte aus Fig. 1 liegen, die in der ersten Richtung D1 verlaufende Diode, wobei sie aufeinanderfolgend in der zweiten Richtung D2 verlaufende p-n-Übergänge bilden. Außerdem ist der Lei­ tungstyp des auf einem ersten Ende in der zweiten Richtung D2 liegenden ersten Halbleitergebiets 104b1 gleich dem des auf einem zweiten, dem eben erwähnten ersten Ende gegenüberliegen­ den, Ende liegenden zweiten Halbleitergebiets 204b2. Gemäß dieser Ausführungsform sind ferner die Dicken TD der Halblei­ tergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 längs der ersten Richtung D1 im wesentlichen gleichförmig und gleich. Somit wird die Diode von den mehreren ringförmigen Halblei­ tergebieten gebildet, wobei die Umfangslänge der Diode in Umfangsrichtung D1 lang eingestellt werden kann.
Ferner enthält der unmittelbar unter jedem der mehreren auf den jeweiligen Seitenabschnitten liegenden Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 liegende Isolatorfilm 103, wie oben beschrieben wurde, die mehreren in der ersten Richtung D1 angeordneten Fuchen 108 oder einen unebenen Ab­ schnitt, der mehrere durch die mehreren Furchen 108 defi­ nierte unebene Formen enthält. Somit sind die jeweiligen Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 unmit­ telbar an dem obenerwähnten unebenen Abschnitt an den jewei­ ligen Seitenabschnitten angeordnet, so daß sie, wie in Fig. 3 gezeigt ist, unebene Formen haben, die jenen des Isolator­ films 103 entsprechen.
Auf denjenigen Teilen der Oberseite 111S des Isolatorfilms 103, die nicht mit der Diode und der Ober- und Unterseite der Diode versehen sind, ist ein Zwischenschicht-Oxidfilm oder Zwischenschicht-Isolationsfilm 105 angeordnet. Ferner ist in einem Teil des Zwischenschicht-Isolationsfilms 105, der in einem Abschnitt liegt, der an der Oberseite des ersten Halb­ leitergebiets 104b1 näher an der p-n-Übergangsgrenzfläche liegt, ein erstes Kontaktloch 106a ausgebildet, dessen Quer­ schnitt nicht ringförmig, sondern rechteckig ist (siehe Fig. 1). Ähnlich ist in einem Teil des Zwischenschicht-Isola­ tionsfilms 105, der in einem Abschnitt liegt, der an der Oberseite des ringförmigen zweiten Halbleitergebiets 104b2 näher an der p-n-Übergangsfläche liegt, ein zweites Kontakt­ loch 106b ausgebildet, dessen Querschnitt viereckig ist. Das erste Halbleitergebiet 104b1 ist an einen Aluminiumdraht oder an eine Gate-Elektrodenschicht 107a, die das erste Kontakt­ loch 106a füllt, angeschlossen, während das zweite Halblei­ tergebiet 104b2 ähnlich an einen Aluminiumdraht oder an eine Source-Elektrodenschicht (Hauptelektrodenschicht) 107b, die das zweite Kontaktloch 106b füllt, angeschlossen ist.
Auf den Oberseiten der Gate-Elektrodenschicht 107a und der Source-Elektrodenschicht 107b ist ein (nicht gezeigter) wei­ terer Zwischenschicht-Isolationsfilm angeordnet, wobei in einem Teil dieses Zwischenschicht-Isolationsfilms, der über einem Mittelgebiet an der Oberseite des ersten Halbleiterge­ biets 104b1 liegt, eine (nicht gezeigte) Öffnung ausgebildet ist. Ein freiliegender Oberseitenabschnitt der Gate-Elektro­ denschicht 107a, der der Unterseite dieser Öffnung ent­ spricht, entspricht dem obenerwähnten Gate-Pad.
Mit der Eingangsschutzschaltung mit der obenerwähnten Struk­ tur kann durch Einstellen der Anzahl der p-n-Übergangsflächen der Diode die Sperrspannungsfestigkeit der Diode eingestellt werden. Wenn die Sperrspannungsfestigkeit einer p-n-Über­ gangsfläche beispielsweise 8 V beträgt, beträgt die Gesamt- Sperrspannungsfestigkeit der Diode mit zwei p-n-Übergangsflä­ chen im Sperrzustand 16 V.
Wie oben beschrieben wurde, enthält die Grenzfläche zwischen der Grundschicht 111 und der Diode an der Oberseite 111S der Grundschicht 111 oder die Grenzfläche zwischen dem Isolator­ film 103 und der Diode an der Oberseite des Isolatorfilms 103 teilweise die mehreren Furchen 108 mit der beschriebenen Tiefe T3, die in dem Bereich von dem ersten Halbleitergebiet 104b1 bis zu dem zweiten Halbleitergebiet 104b2 entlang der zweiten Richtung D2 verlaufen und aufeinanderfolgend in der ersten Richtung D1 angeordnet sind.
Folglich sind die jeweiligen Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 der Diode unmittelbar an den Furchen 108 angeordnet, die in der Richtung D2, senkrecht zu der Um­ fangsrichtung D1, verlaufen und unebene Formen darstellen. Folglich besitzt die Zener-Diode oder jedes der Halbleiterge­ biete 104b1, 104a1, 104b3, 104a2 und 104b2 eine Umfangslänge nicht nur in Querrichtung (der Umfangsrichtung D1), sondern auch in vertikaler Richtung (der dritten Richtung D3), wobei der Flächeninhalt jeder p-n-Übergangsfläche in der Diode we­ gen der wachsenden vertikalen Umfangslänge erhöht wird, so daß die Querschnittsfläche eines Pfads für einen Stromstoß erhöht und der parasitäre Widerstand in der Diode verringert wird.
Wenn der Wert des parasitären Widerstands der Zener-Diode, die die Eingangsschutzschaltung bildet, in der obenerwähnten Weise verringert wird, wird folgende Wirkung erzielt: Wenn der Stoßstrom von der Gate-Elektrode zu der Source-Elektrode fließt, wird im Ergebnis eine Spannung als Produkt des para­ sitären Widerstandswerts der Diode und des Stoßstroms er­ zeugt. Somit ist die an den Gate-Isolatorfilm angelegte Ge­ samtspannung (Durchbruchsspannung) durch den folgenden Aus­ druck bestimmt:
Durchbruchsspannung = Anfangs-Spannungsfestigkeit + Durchbruchsstrom.parasitärer Widerstandswert.
In der Eingangsschutzschaltung gemäß dieser Ausführungsform ist jedoch der Flächeninhalt der p-n-Übergangsfläche, in der der Stoßstrom fließt, größer als in der in der Einleitung erwähnten, bei dem die Umfangslänge nur in Querrichtung ver­ läuft, so daß der Wert des parasitären Widerstands als Reak­ tion darauf gesenkt wird. Wie in Fig. 4 gezeigt ist, ist so­ mit in dieser Ausführungsform die (in Fig. 4 mit einer punk­ tierten Linie gezeigte) bei steigendem Stoßstrom an dem Gate- Isolatorfilm anliegende Spannung kleiner als die (in Fig. 4 mit einer durchgezogenen Linie gezeigte) an einem Gate-Isola­ torfilm in der Eingangsschutzschaltung mit der in der Einlei­ tung erwähnten Struktur anliegende Spannung, wobei die Kapp­ wirkung der Diode gemäß dieser Ausführungsform sowie deren Funktion zum Schutz des Gate-Isolatorfilms verbessert werden.
Zusatzbemerkungen
  • 1. Obgleich die Breiten W2 der Furchen 108 in dem in den Fig. 1 bis 3 gezeigten Beispiel gleich sind, können die Fur­ chen 108 auf verschiedene oder beliebige Breiten eingestellt werden.
  • 2. Die Anordnungsabstände W1 für die Furchen 108 brauchen nicht wie in dem Beispiel in den Fig. 1 bis 3 gezeigt regel­ mäßig gleich eingestellt zu werden, sondern können verschie­ den voneinander sein (beliebige Werte haben).
  • 3. Die Tiefen T3 der Furchen 108 brauchen nicht notwendig gleich zu sein.
  • 4. Die mehreren Furchen 108 können in einem Abschnitt der Oberseite des Isolatorfilms 103 vorgesehen sein, der unmit­ telbar unter wenigstens einem der Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 der Zener-Diode liegt. Folglich ist in diesem Fall nur wenigstens ein Halbleitergebiet in bezug auf die Umfangsrichtung D1 uneben geformt.
  • 5. An der Grenzfläche zwischen dem Isolatorfilm 103 und der Diode kann anstelle der mehreren Furchen 108 nur eine ein­ zelne Furche 108 vorgesehen sein.
  • 6. Die mehreren Furchen 108 können nur in einem Teil der Oberseite 111S des Isolatorfilms 103 vorgesehen sein, der in der Draufsicht in Fig. 1 unmittelbar wenigstens unter dem oberen, rechten, unteren oder linken Seitenabschnitt der ringförmigen Diode liegt.
  • 7. Wie in der der Längsschnittansicht aus Fig. 3 entsprechenden Fig. 5 gezeigt ist, kann die Dicke der Halb­ leitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 der Diode in der ersten Richtung D1 in der Weise eingestellt werden, daß diejenigen Teile der Oberseiten der Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2, die der Oberseite 103aS des zweiten Abschnitts 103a des Isolatorfilms 103 oder den Unterseiten der Furchen 108 in bezug auf die dritte Richtung D3 gegenüberliegen, im wesentlichen eben sind. In diesem Fall werden die unebenen Abschnitte auf den Unterseitenabschnitten (der Grenzfläche) der Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 ausgebildet, wobei die Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 folglich ebenfalls in vertikaler Richtung Umfangslängen haben, so daß eine ähnliche Wirkung erzielt wird.
Erste Abwandlung der ersten Ausführungsform
In dem in den Fig. 1 bis 3 gezeigten Hauptbeispiel der ersten Ausführungsform ist die Zener-Diode auf der Oberseite 111S des Isolatorfilms 103 mit den mehreren Furchen 108 angeord­ net. Mit anderen Worten, der Isolatorfilm 103 definiert einen Oberflächenteil der Grundschicht 111 mit den mehreren Furchen 108, während die Oberseite 110S der Grundhalbleiterschicht 110 eben ist.
Eine erste Abwandlung der ersten Ausführungsform verwendet statt dessen eine Struktur, bei der die Grenzfläche zwischen einer Grundhalbleiterschicht 110 und einem Isolatorfilm 103 im wesentlichen einen Oberflächenteil einer Grundschicht 111 mit mehreren Furchen an der Oberfläche 110S der Grundhalblei­ terschicht 110 definiert. Mit anderen Worten, die Oberseite (Grenzfläche) 110S der Grundhalbleiterschicht 110 enthält mehrere zweite Furchen (die später beschriebenen Furchen 201), deren Struktur ähnlich der der obenerwähnten mehreren Furchen 108 ist, wobei auf der Oberseite 110S der Grundhalb­ leiterschicht 110 der Isolatorfilm 103 mit einer gleichförmi­ gen Dicke angeordnet ist. Somit definiert die Oberseite 103aS jedes auf der Unterseite und auf den Seitenwänden jeder zwei­ ten Furche 201 angeordneten Teils des Isolatorfilms 103 (der zweite Abschnitt 103a) eine der zweiten Furche 201 gegenüber­ liegende erste Furche 108A, die wegen der Form der zweiten Furche 201 eine konkave Form besitzt. Somit besitzt jedes auf der Oberseite 111S des Isolatorfilms 103 angeordnete Halblei­ tergebiet einer Diode ebenfalls unebene Formen, die anhand der Formen der mehreren zweiten Furchen 201 eingestellt wer­ den. Das Merkmal dieser Abwandlung wird nun mit Bezug auf die Fig. 1 und 6 ausführlich beschrieben.
Fig. 6, die Fig. 3 entspricht, ist eine Längsschnittansicht der Diode und der Grundschicht 111 gemäß dieser Abwandlung. Eine Längsschnittansicht längs einer Linie, die der Linie I-II in Fig. 1 entspricht, entspricht mit Ausnahme der Dicke des Isolatorfilms 103 Fig. 2.
Wie in Fig. 6 gezeigt ist, enthält die Oberseite einer Epita­ xieschicht 102 in einem ersten Gebiet die mehreren Furchen 201, die unebene Formen bilden. Die jeweiligen mehreren Fur­ chen 201 haben ähnlich den in den Fig. 1 und 3 gezeigten Fur­ chen 108 eine vorgeschriebene Tiefe T4 in einer dritten Rich­ tung D3 und verlaufen entlang einer zweiten Richtung D2 in einem Bereich von einem ersten Halbleitergebiet 104b1 bis zu einem zweiten Halbleitergebiet 104b2. Die Furchen 201 sind in einer ersten Richtung D1 aufeinanderfolgend angeordnet. Auf der Oberseite 110S der Epitaxieschicht 102, die teilweise diese unebenen Formen besitzt, ist der Isolatorfilm 103 mit einer gleichförmigen Dicke T2 ausgebildet. In dieser Abwand­ lung haben somit die ersten Abschnitte 103b des Isolatorfilms 103, die auf den konvexen Abschnitten der Epitaxieschicht 102 angeordnet sind, und die zweiten Abschnitte 103a, die auf den konkaven Abschnitten (den Furchen) 201 der Epitaxieschicht 102 angeordnet sind, die gleiche Dicke. Die Oberseite 111S des Isolatorfilms 103 enthält mehrere Furchen 108A, die den mehreren Furchen 201 entsprechen. Die Zener-Diode ist ähnlich zur ersten Ausführungsform auf der Oberseite 111S des Isola­ torfilms 103 angeordnet.
Selbstverständlich kann mit dieser Struktur eine ähnliche Wirkung wie in der ersten Ausführungsform erzielt werden. Insbesondere kann gemäß dieser Abwandlung die Tiefe der längs der Richtung D2, senkrecht zu der Umfangsrichtung D1, in der Diode ausgebildeten Stufen oder die Tiefe T3A der Furchen 108A über die Tiefe T3 der in der Diode nur durch die Furchen 108 des Isolatorfilms 103 wie etwa eines Oxidfilms wie in der ersten Ausführungsform hinaus ausgebildeten Stufen (unebenen Formen) hinaus leicht erhöht werden. Somit kann die Umfangs­ länge (insbesondere die vertikale Länge) der Zener-Diode wei­ ter erhöht werden, wodurch der parasitäre Widerstand weiter verringert werden kann. Das liegt daran, daß die Furchen 201 in dieser Abwandlung in bezug auf die Epitaxieschicht 102 weitaus dicker als der Isolatorfilm 103 ausgebildet werden, so daß die Furchen 201, die tiefer als die Tiefe T3 (Fig. 3) der an der Oberseite 111S des Isolatorfilms 103 ausgebildeten Furchen 108 sind, leicht an der Oberseite 110S der Epitaxie­ schicht 102 ausgebildet werden können.
Jede der mit Bezug auf die erste Ausführungsform beschriebe­ nen Zusatzbemerkungen 1. bis 7. betrifft auch diese Abwand­ lung. Insbesondere ist Fig. 7 eine Längsschnittansicht längs der Linie III-IV (siehe Fig. 1) im Fall der Anwendung der Zusatzbemerkung 7. auf diese Abwandlung.
Zweite Abwandlung der ersten Ausführungsform
Das Merkmal einer zweiten Abwandlung der ersten Ausführungs­ form liegt darin, daß die mit Bezug auf die erste Ausfüh­ rungsform und auf die erste Abwandlung der ersten Ausfüh­ rungsform beschriebene Merkmale miteinander verknüpft sind, um die Struktur eines ersten Gebiets zu realisieren. Mit Be­ zug auf Fig. 8, die eine Längsschnittansicht längs der Linie III-IV (siehe Fig. 1) zeigt, wird nun die Struktur eines er­ sten Gebiets gemäß dieser Abwandlung beschrieben.
Wie in Fig. 8 gezeigt ist, besitzen ein Isolatorfilm 103 und eine Epitaxieschicht 102 mehrere Furchen 301 und 108B mit den Tiefen T4 und T3B jeweils in einer dritten Richtung D3, die in einer zweiten Richtung D2 verlaufen und in vorgeschriebe­ nen Abständen in einer ersten Richtung D1 angeordnet sind. Mit anderen Worten, die Oberseite 110S einer Grundhalbleiter­ schicht 110 in dem ersten Gebiet enthält mehrere in der er­ sten Richtung D1 in den Abständen W2 angeordnete Furchen 301. Die Furchen 301 haben in der dritten Richtung D3 die Tiefe T4 und verlaufen längs der zweiten Richtung D2 und liegen unter den Halbleitergebieten 104b1, 104a1, 104b3, 104a2 und 104b2, die mit jenen aus Fig. 1 übereinstimmen. Die Furchen 108B, die erste Furchenabschnitte bilden, sind entsprechend der Anordnung der Furchen (der zweiten Furchenabschnitte) 301 mit einer solchen Struktur angeordnet. Mit anderen Worten, der Isolatorfilm 103 ist auf der Oberseite 110S der Grundhalblei­ terschicht 110 angeordnet, während die Dicke (die erste Dicke) T3 der auf den Oberseiten der konvexen Abschnitte lie­ genden ersten Abschnitte 103b, die zwischen benachbarten Fur­ chen 301 gehalten werden, größer als die Dicke (zweite Dicke) T2 der auf den Unterseiten der Furchen 301 liegenden zweiten Abschnitte 103a ist. Die Dicke T3 ist kleiner als die Tiefe T4. Somit ist die Höhe von den Unterseiten 103aS der Furchen 108B oder die Tiefe T3B größer als die Tiefe T3A der Furchen 108A in der ersten Abwandlung.
Außerdem sind in dieser Abwandlung die Halbleitergebiete 104b1, 104a1, 104b3, 104a2 und 104b2 mit einer im wesentli­ chen gleichförmigen Dicke TD in der ersten Richtung D1 auf der Oberseite 111S des Isolatorfilms 103 mit einer durch die mehreren Furchen 108B definierten ununterbrochenen Stufen­ struktur oder unebenen Struktur angeordnet.
Gemäß dieser Abwandlung mit einer solchen Struktur kann die Tiefe der in der Diode längs der Richtung D2 senkrecht zu der Umfangsrichtung D1 ausgebildeten unebenen Abschnitte oder die Tiefe T3B der Furchen 108B leicht größer als die Tiefen T3 und T3A der unebenen Abschnitte in der ersten Abwandlung der ersten Ausführungsform ausgebildet werden, wodurch die Um­ fangslänge der Zener-Diode weiter erhöht werden kann, um den parasitären Widerstand weiter zu verringern.
Jede der mit Bezug auf die erste Ausführungsform beschriebe­ nen Zusatzbemerkungen 1. bis 7. betrifft auch diese Abwand­ lung. Insbesondere ist Fig. 9 eine Längsschnittansicht längs der Linie III-IV (siehe Fig. 1) im Fall der Anwendung der Zusatzbemerkung 7. auf diese Abwandlung.
Dritte Abwandlung der ersten Ausführungsform
In der Zener-Diode gemäß der ersten Ausführungsform ist die Epitaxieschicht 102 in dem ersten Gebiet eine Halbleiter­ schicht, die nur n-Störstellen enthält.
In einer dritten Abwandlung der ersten Ausführungsform ent­ hält dagegen eine n-Grundhalbleiterschicht (vom ersten Lei­ tungstyp) n-Störstellen mit mehreren p-Wannengebieten oder Körpergebieten (vom zweiten Leitungstyp), die von Teilen der Grenzfläche zwischen der Grundhalbleiterschicht und einem der unter den Unterseiten der Furchen liegenden Isolatorfilm in die Grundhalbleiterschicht verlaufen. Mit Bezug auf die Fig. 10 und 11, die Längsschnittansichten längs der Linie III-IV in Fig. 1 zeigen, wird ein Fall der Anwendung des Merkmals dieser Abwandlung auf das erste Gebiet der ersten Ausführungsform beschrieben.
Wie in Fig. 10 gezeigt ist, sind in einer Epitaxieschicht 102 mehrere p-Grundgebiete 401 (p-Halbleiterwannengebiete) ausge­ bildet, die p-Störstellen enthalten. Ferner sind die p-Grund­ gebiete 401 unmittelbar unter den entsprechenden Furchen 108 angeordnet, wobei sie nur in dem Bereich der Ausdehnung der Furchen 108 längs der zweiten Richtung D2 in einer zweiten Richtung D2 verlaufen. Somit erreichen die Enden der p-Grund­ gebiete 401, die in der zweiten Richtung D2 näher an einem ersten Halbleitergebiet 104b1 liegen, nicht einen unmittelbar unter einem Gate-Pad liegenden Teil des ersten Halbleiterge­ biets 104b1.
Wenn solche mehreren p-Grundgebiete 401 vorgesehen sind, kann ebenfalls die gleiche Wirkung wie in der ersten Ausführungs­ form erzielt werden.
Wenn, wie in Fig. 11 gezeigt ist, über eine Source und ein Drain eines DMOSFETs eine Haupt-Spannungsfestigkeit angelegt wird, sind im Fall der Anwendung dieser Struktur ferner be­ nachbarte p-Grundgebiete 401 über (in Fig. 11 mit punktierten Linien gezeigte) Verarmungsschichten miteinander verbunden, wodurch die Spannungsfestigkeit des DMOSFETs, d. h. die Span­ nungsfestigkeit zwischen der zweiten Halbleiterschicht 102 und einem in dieser Schicht 102 in dem zweiten Gebiet (dem DMOS-Transistorgebiet) ausgebildeten p-Wannengebiet, wirksam erhöht werden kann (siehe die später beschriebene Fig. 26(A)). Dieser Vorteil führt zu dem folgenden Vorteil in den Herstellungsschritten: Wenn ein Umfangsrandabschnitt des p-Wannengebiets in der zweiten Halbleiterschicht 102 in dem zweiten Gebiet eine große Krümmung besitzt, wird die Feld­ stärke in dem Umfangsrandabschnitt erhöht, so daß die Span­ nungsfestigkeit des DMOSFETs verringert werden muß. Um eine solche Schwierigkeit zu vermeiden, kann der Umfangsrandab­ schnitt des p-Wannengebiets in der zweiten Halbleiterschicht 102 in dem zweiten Gebiet bis in das erste Gebiet verlängert werden. Somit kann die Krümmung des Umfangsrandabschnitts des p-Wannengebiets verringert werden, wobei in diesem Fall ein zusätzlicher Schritt erforderlich ist, um in der zweiten Halbleiterschicht 102 ein einzelnes p-Wannengebiet mit einer solchen großen belegten Fläche auszubilden. Gemäß dieser Ab­ wandlung können dagegen die mehreren p-Grundgebiete 401 beim Ausbilden der mehreren Furchen 108 ausgebildet werden, so daß diese Abwandlung beim Vergleich beider Fälle hinsichtlich der Herstellungsschritte vorteilhafter ist.
Die Idee dieser Abwandlung ist sowohl auf die erste als auch auf die zweite Abwandlung der ersten Ausführungsform anwend­ bar. Die Fig. 12 und 13 zeigen solche Beispielanwendungen auf die erste bzw. zweite Abwandlung.
Vierte Abwandlung der ersten Ausführungsform
Obgleich die Zener-Diode in jedem der obenerwähnten Beispiele in Form eines Rings vorgesehen ist, der das Gate-Pad um­ schließt, kann die in der ersten Ausführungsform oder in der ersten, zweiten oder dritten Abwandlung vorgeschlagene Struk­ tur der Grundschicht ersatzweise auf eine wie in Fig. 14 ge­ zeigte linear ausgebildete Zener-Diode angewendet werden. Auch in einer solchen vierten Abwandlung kann eine ähnliche Wirkung wie in der obenbeschriebenen ersten bis dritten Ab­ wandlung der ersten Ausführungsform erzielt werden.
Zweite Ausführungsform
Eine zweite Ausführungsform der Erfindung bezieht sich auf ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform mit der in den Fig. 1 bis 3 ge­ zeigten Struktur des ersten Gebiets. Das Herstellungsverfah­ ren gemäß dieser Ausführungsform wird nun mit Bezug auf die Längsschnittansichten der Herstellungsschritte beschrieben.
Die Fig. 15(A) bis 26(A), 15(B) bis 26(B) und 15(C) bis 26(C) sind Schrittdiagramme des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform. Unter diesen Figuren sind die Fig. 15(A) bis 26(A) Längsschnittan­ sichten, die ein Herstellungsverfahren für einen DMOS-Transi­ stor in einem zweiten Gebiet zeigen, während die Fig. 15(B) bis 26(B) Längsschnittansichten längs der Linie I-II in Fig. 1 sind, die ein Herstellungsverfahren für die Struktur eines ersten Gebiets zeigen, bzw. die Fig. 15(C) bis 26(C) Längsschnittansichten längs der Linie III-IV in Fig. 1 sind, die ein Herstellungsverfahren für die Struktur des ersten Gebiets zeigen.
Zur Herstellung einer Gate-Schutz-Zener-Diode 100 gemäß der ersten Ausführungsform wird zunächst ein Siliciumsubstrat vorbereitet, das n+-Störstellen mit einer hohen Konzentration enthält. Das Siliciumsubstrat entspricht der in den Fig. 2 und 3 gezeigten n+-Halbleiterschicht 101.
Wie in den Fig. 15(A), 15(B) und 15(C) gezeigt ist, wird dar­ aufhin auf der oberen Hauptfläche der n+-Halbleiterschicht 101 mittels Epitaxie eine n-Halbleiterschicht 102 mit niedri­ ger Konzentration ausgebildet. Somit wird ein aus einem Sili­ cium-Grundmaterial vorbereitetes ebenes Halbleitersubstrat fertiggestellt.
Wie in den Fig. 16(A), 16(B) und 16(C) gezeigt ist, wird dar­ aufhin auf der gesamten Oberfläche der n-Halbleiterschicht 102 ein Oxidfilm 103, d. h. ein Isolatorfilm, ausgebildet.
Wie in den Fig. 17(B) und 17(C) gezeigt ist, wird daraufhin zum Ausbilden der Stufen oder Öffnungen 108H in dem Oxidfilm 103 auf der Oberseite des Oxidfilms 103 mittels Photolitho­ graphie ein Photoresistmuster 131 selektiv ausgebildet und der Oxidfilm 103 durch das als Maske dienende Photoresistmu­ ster 131 geätzt. Somit werden in dem Oxidfilm 103 mehrere in der ersten Richtung D1 angeordnete Öffnungen 108H ausgebil­ det. Wie in Fig. 17(A) gezeigt ist, wird gleichzeitig der in einem DMOS-Transistorteil unnötige Oxidfilm 103 vollständig weggeätzt.
Wie in den Fig. 18(B) und 18(C) gezeigt ist, wird daraufhin das Photoresistmuster 131 entfernt und anschließend auf einer freiliegenden Oberfläche der n-Halbleiterschicht 102 oder auf den Unterseiten der Öffnungen 108H zur Isolierung ein Oxid­ film 103a mit einer kleineren Dicke als der vorhandene Oxid­ film 103 ausgebildet. Somit werden auf der Oberseite des Oxidfilms 103 (einschließlich des Oxidfilms 103a) mehrere Furchen 108 ausgebildet, die in der ersten Richtung D1 ange­ ordnete unebene Abschnitte bilden. Wie in Fig. 18(A) gezeigt ist, wird in dem DMOS-Transistorteil auf der gesamten frei­ liegenden Oberfläche der n-Halbleiterschicht 102 ein weiterer dünner Oxidfilm 103a als Maskenoxidfilm für einen späteren Schritt der Ionenimplantation von Störstellen ausgebildet.
Wie in den Fig. 19(A), 19(B) und 19(C) gezeigt ist, wird dar­ aufhin auf der gesamten freiliegenden Oberfläche mittels CVD eine Polysiliciumschicht 104 abgeschieden, die als Grundmate­ rial für die Zener-Diode 100 dient. Diese undotierte Polysi­ liciumschicht bzw. dieser undotierte Halbleiterfilm 104 kann in diesem Zustand nicht als Diode dienen.
Wie in den Fig. 20(A), 20(B) und 20(C) gezeigt ist, wird dar­ aufhin auf der gesamten Oberseite der Polysiliciumschicht 104 ein Photoresistfilm ausgebildet und ein Teil des Photore­ sistfilms, der einem aktiven Gebiet des DMOS-Transistorteils entspricht und ein um ein Gate-Pad liegendes Zener-Dioden- Gebiet ausschließt, durch Photolithographie entfernt, um auf der Oberseite der Polysiliciumschicht 104 ein Photoresistmu­ ster 132 auszubilden. Daraufhin wird die Polysiliciumschicht 104 durch das als Maske dienende Photoresistmuster 132 trockengeätzt.
Wie in den Fig. 21(A), 21(B) und 21(C) gezeigt ist, wird dar­ aufhin das obenerwähnte Photoresistmuster 132 entfernt, wor­ aufhin p-Störstellen (z. B. Bor) ionenimplantiert werden und anschließend eine Wärmebehandlung ausgeführt wird, um in der selektiv während des obenerwähnten Trockenätzens verbliebenen Polysiliciumschicht 104 ein p-Gebiet. der Zener-Diode 100 aus­ zubilden und um eine p-Grundschicht 120 auszubilden, die in dem aktiven Gebiet des DMOS-Transistors als Kanal dient. Um die Polysiliciumschicht 104 mit den p-Störstellen von einer undotierten Schicht zu unterscheiden, wird sie im folgenden als p-Polysiliciumschicht 104a bezeichnet.
Daraufhin werden mittels Photolithographie auf einer oberen Hauptfläche der p-Polysiliciumschicht 104a selektiv Photore­ sistmuster 133 ausgebildet, um die n+-Gebiete der Diode 100 und die n+-Source-Gebiete 121 des DMOS-Transistorgebiets aus­ zubilden. Anschließend werden n-Störstellen mit hoher Konzen­ tration (z. B. Arsen) ionenimplantiert. Wie in den Fig. 22(A), 22(B) und 22(C) gezeigt ist, werden daraufhin die Photoresistmuster 133 entfernt, woraufhin eine Wärmebehand­ lung ausgeführt wird. Um die Gebiete der Polysiliciumschicht 104 mit den n-Störstellen von den p-Polysiliciumschichten 104a zu unterscheiden, werden sie im folgenden als die n+-Po­ lysiliciumschichten 104b bezeichnet.
Wie in den Fig. 23(A), 23(B) und 23(C) gezeigt ist, wird nach Entfernen der Photoresistmuster 133 zur Isolation auf der gesamten freiliegenden Oberfläche mittels CVD ein Zwischen­ schicht-Isolationsfilm (PSG oder BPSG) 105 ausgebildet.
Wie in den Fig. 24(A), 24(B) und 24(C) gezeigt ist, wird dar­ aufhin mittels Photolithographie auf einer Oberseite des Oxidfilms 105 selektiv ein Photoresistmuster 134 ausgebildet, um durch dieses als Maske dienende Photoresistmuster 134 ein Ätzen auszuführen und so ein Kontaktloch 106a zu erhalten, das die n+-Polysiliciumschicht 104b, die ein Ende der Zener- Diode 100 bildet, mit einer Gate-Elektrode verbindet, und um ein Kontaktloch 106b zu erhalten, das die n+-Polysilicium­ schicht 104b, die ein weiteres Ende der Zener-Diode bildet, mit einer Source-Diode verbindet. In dem in Fig. 24(A) ge­ zeigten DMOS-Transistorgebiet wird auf dem Oxidfilm 105 ein Photoresistmuster 134 mit einer Öffnung auf einem Gebiet aus­ gebildet, das so gewählt wird, daß das p-Grundgebiet 120 und das n+-Source-Gebiet 121 beide über eine später beschriebene Source-Elektrodenschicht in dem Oxidfilm 105 in Ohmschen Kon­ takt gelangen können, woraufhin ein unmittelbar unter der Öffnung liegender Abschnitt des Oxidfilms 105 durch das Pho­ toresistmuster 134 mit dieser als Maske dienenden Öffnung geätzt wird, wodurch ein Kontaktloch 106c ausgebildet wird, das eine elektrische Verbindung zwischen dem Source-Gebiet 121 und der obenerwähnten Source-Elektrodenschicht ermög­ licht. Daraufhin wird das Photoresistmuster 134 entfernt.
Wie in den Fig. 25(A), 25(B) und 25(C) gezeigt ist, wird dar­ aufhin auf der gesamten freiliegenden Oberfläche durch Sput­ tern eine leitende Al-Si-Schicht abgeschieden und anschlie­ ßend auf der Oberfläche der Al-Si-Schicht durch Photolitho­ graphie ein Photoresistmuster 135 ausgebildet, um das Ätzen auszuführen, wodurch eine Gate-Elektrodenschicht 107a und eine Source-Elektrodenschicht 107b ausgebildet werden. Dar­ aufhin wird das Photoresistmuster 135 entfernt.
Wie in den Fig. 26(A), 26(B) und 26(C) gezeigt ist, wird dar­ aufhin auf der gesamten unteren Hauptfläche der n+-Halblei­ terschicht 101 ein leitender Ti/Ni/Au-Legierungsfilm abge­ schieden, wodurch eine Drain-Elektrode 109 ausgebildet wird.
Durch die obenerwähnten Schritte wird die Gate-Schutz-Zener- Diode 100 fertiggestellt.
In dem Herstellungsverfahren gemäß dieser Ausführungsform wird die Zener-Diode 100 aus Polysilicium auf den mehreren unebenen Abschnitten oder auf den mehreren in ihrer Umfangs­ richtung angeordneten Furchen 108 ausgebildet, wodurch die Zener-Diode 100 folglich eine Umfangslänge nicht nur in Quer­ richtung, sondern auch in vertikaler Richtung besitzt. Damit wird der Flächeninhalt der p-n-Übergangsflächen in der Zener- Diode 100 erhöht, wodurch die Querschnittsfläche eines Pfads für einen Stoßstrom erhöht und dadurch der parasitäre Wider­ stand ausreichend verringert wird. Wie in Fig. 4 gezeigt ist, werden somit eine Kappwirkung der Zener-Diode 100 in der Ein­ gangsschutzschaltung sowie eine Funktion zum Schutz eines Gate-Isolatorfilms des DMOS-Transistors verbessert.
Erste Abwandlung der zweiten Ausführungsform
Eine erste Abwandlung der zweiten Ausführungsform bezieht sich auf ein Verfahren zur Herstellung der Halbleitervorrich­ tung gemäß der ersten Abwandlung der ersten Ausführungsform. Zur Erleichterung der Darstellung sind bei der folgenden Be­ schreibung der Herstellungsschritte nur Längsschnittansichten der Gate-Schutz-Zener-Diode gemäß der ersten Abwandlung der ersten Ausführungsform längs der Linie III-IV gezeigt. Die Schrittdiagramme der Fig. 19(C) bis 26(C) offenbaren Inhalte, die auch auf die Herstellungsschritte für die Gate-Schutz- Zener-Diode gemäß dieser Abwandlung zutreffen, womit die Fig. 19(C) bis 26(C) und deren Beschreibung auch auf die vor­ liegende Abwandlung zutreffen.
Wie in den Fig. 27 und 28 gezeigt ist, wird zur Herstellung einer Gate-Schutz-Zener-Diode 200 gemäß dieser Abwandlung mit einem ähnlichen Verfahren wie in der zweiten Ausführungsform auf der Oberseite der n-Halbleiterschicht 102 zunächst ein Oxidfilm 103, d. h. ein Isolatorfilm, ausgebildet.
Wie in Fig. 29 gezeigt ist, wird daraufhin auf der Oberseite des Oxidfilms 103 mit Photolithographie selektiv ein Photore­ sistmuster 131 zum Ausbilden der Stufenabschnitte oder der Öffnungen 108H in dem Oxidfilm 103 ausgebildet, um den Oxid­ film 103 durch das als Maske dienende Photoresistmuster 131 zu ätzen. Auf der Seite eines DMOS-Transistors wird der Oxid­ film 103 dagegen nicht geätzt, sondern die in Fig. 16(A) ge­ zeigte Struktur erhalten.
Wie in Fig. 30 gezeigt ist, wird daraufhin das Photoresistmu­ ster 131 entfernt und die freiliegende Oberfläche der n-Halb­ leiterschicht 102 mittels RIE (reaktivem Ionenätzen) geätzt. Daraufhin werden an der Oberseite der Epitaxieschicht 102 mehrere Furchen 201 ausgebildet, die unebene Abschnitte bil­ den.
Wie in Fig. 31 gezeigt ist, wird der Oxidfilm 103 daraufhin vorübergehend vollständig entfernt und auf der Oberseite der n-Halbleiterschicht 102 wieder zur Isolation ein Oxidfilm 103a ausgebildet.
Wie in Fig. 32 gezeigt ist, wird daraufhin auf der gesamten Oberseite des Oxidfilms 103a mittels CVD eine undotierte Po­ lysiliciumschicht oder ein Halbleiterfilm 104 abgeschieden, die als Grundmaterial für die Zener-Diode 200 dient.
Die nachfolgenden Herstellungsschritte sind ähnlich den mit Bezug auf die zweite Ausführungsform im Anschluß an den in Fig. 20(C) gezeigten Schritt beschriebenen Schritten, womit ihre Beschreibung weggelassen wird.
Gemäß dem Herstellungsverfahren dieser Abwandlung können die Tiefen der mehreren Furchen 201 und der mehreren Furchen 108A leicht über die der mehreren Furchen 108 in der zweiten Aus­ führungsform hinaus erhöht werden, wodurch die Umfangslänge der Zener-Diode 200 weiter erhöht werden kann, um den parasi­ tären Widerstand weiter zu verringern.
Zweite Abwandlung der zweiten Ausführungsform
Eine zweite Abwandlung der zweiten Ausführungsform bezieht sich auf ein Verfahren zur Herstellung der Halbleitervorrich­ tung gemäß der zweiten Abwandlung der ersten Ausführungsform. Die Herstellungsschritte gemäß dieser Abwandlung können durch teilweise Änderung der Herstellungsschritte gemäß der ersten Abwandlung der zweiten Ausführungsform realisiert werden, womit im folgenden nur die geänderten Punkte beschrieben wer­ den.
Die in den Fig. 27 bis 30 gezeigten Herstellungsschritte sind gemeinsam mit jenen für die Gate-Schutz-Zener-Diode gemäß der zweiten Abwandlung der ersten Ausführungsform, womit die Fig. 27 bis 30 und deren Beschreibung auch auf diese Abwand­ lung zutreffen.
Wie in Fig. 30 gezeigt ist, wird mittels RIE eine n-Halblei­ terschicht 102 geätzt, woraufhin, wie in Fig. 33 gezeigt ist, auf einer freiliegenden Oberseite der n-Halbleiterschicht 102 zur Isolierung ein Oxidfilm 103a mit einer kleineren Dicke als ein Oxidfilm 103 ausgebildet wird, während der Oxidfilm 103 auf den konvexen Abschnitten der n-Halbleiterschicht 102 belassen wird. Somit werden die auf der Oberseite der Epita­ xieschicht 102 vorgesehenen Furchen 301 und die auf der Ober­ seite des auf den Furchen 301 ausgebildeten Oxidfilms 103 vorgesehenen Furchen 108B ausgebildet.
Wie in Fig. 34 gezeigt ist, wird daraufhin auf der gesamten Oberseite des Oxidfilms 103 mittels CVD eine als Grundmate­ rial für die Zener-Diode dienende undotierte Polysilicium­ schicht (Halbleiterfilm) 104 abgeschieden.
Die nachfolgenden Herstellungsschritte sind ähnlich den mit Bezug auf die zweite Ausführungsform im Anschluß an den in Fig. 20(C) gezeigten Schritt beschriebenen Schritten, womit ihre Beschreibung weggelassen wird.
Gemäß dem Herstellungsverfahren dieser Abwandlung kann die Tiefe der mehreren Furchen 108B leicht über jene der mehreren Furchen 108 in der zweiten Ausführungsform und über jene der mehreren Furchen 108A in der ersten Abwandlung der zweiten Ausführungsform hinaus erhöht werden, wodurch die Umfangs­ länge der Zener-Diode weiter erhöht werden kann, um den para­ sitären Widerstand weiter zu verringern.
Dritte Abwandlung der zweiten Ausführungsform
Eine dritte Abwandlung der zweiten Ausführungsform bezieht sich auf ein Verfahren zur Herstellung der Halbleitervorrich­ tung gemäß der dritten Abwandlung der ersten Ausführungsform. Die Herstellungsschritte gemäß dieser Abwandlung können durch teilweise Änderung der Herstellungsschritte gemäß der zweiten Ausführungsform realisiert werden, womit im folgenden nur die geänderten Punkte beschrieben werden.
Die in den Fig. 15(C) bis 18(C) gezeigten Herstellungs­ schritte sind gemeinsam mit jenen der Gate-Schutz-Zener-Diode gemäß der ersten Ausführungsform, womit die Fig. 15(C) bis 18(C) und deren Beschreibung auch auf diese Abwandlung zu­ treffen.
Zur Isolierung wird auf der Unterseite jeder in einem Oxid­ film 103 ausgebildeten Öffnung 108H ein Oxidfilm 103a ausge­ bildet. Wie in Fig. 35 gezeigt ist, werden somit in dem Oxid­ film 103 mehrere Furchen 108 ausgebildet. In dieser Abwand­ lung besitzt der Oxidfilm 103a auch eine Funktion, in der er als Maskierungsoxidfilm vor der Ionenimplantation dient.
Wie in Fig. 36 gezeigt ist, werden daraufhin p-Störstellen (z. B. Bor) ionenimplantiert, woraufhin eine Wärmebehandlung ausgeführt wird, wodurch jeweils unmittelbar unter den ent­ sprechenden Furchen 108 mehrere p-Grundgebiete 401 ausgebil­ det werden. Obgleich die p-Grundgebiete 401 in den Fig. 10, 11 und 36 zweckmäßigkeitshalber voneinander getrennt sind, wird wegen der Querdiffusion eines p-Gebiets eine ähnliche Wirkung wie durch die mehreren p-Grundgebiete 401 auch er­ zielt, wenn die p-Grundgebiete 401 miteinander verbunden sind.
Wie in Fig. 37 gezeigt ist, wird daraufhin auf der gesamten Oberseite des Oxidfilms 103 mittels CVD eine undotierte Poly­ siliciumschicht 104 abgeschieden, die als Grundmaterial für die Zener-Diode dient.
Die nachfolgenden Schritte zur Herstellung eines ersten Ge­ biets sind ähnlich den in den Fig. 20(C) bis 26(C) gezeigten, womit die Beschreibung dieser Schritte weggelassen wird.
Gemäß dem Herstellungsverfahren dieser Abwandlung wird ähn­ lich zur ersten Ausführungsform eine Wirkung zur Verringerung des parasitären Widerstands der Zener-Diode erzielt, während die p-Grundgebiete 401 an der Oberseite der n-Halbleiter­ schicht 102 unter den Furchen 108 ausgebildet werden und folglich beim Anlegen einer Spannungsfestigkeit zwischen ei­ ner Source und einem Drain die p-Grundgebiete 401 über Verar­ mungsschichten miteinander verbundenen werden, was eine ver­ besserte Spannungsfestigkeit eines DMOSFETs bewirken kann.
Nach dem in den Fig. 30 oder 33 gezeigten Schritt können beim Ausbilden mehrerer p-Grundgebiete 401 an der Oberseite der n- Halbleiterschicht 102 in dem ersten Gebiet der Halbleitervor­ richtung gemäß der ersten oder zweiten Abwandlung der ersten Ausführungsform wie mit Bezug auf Fig. 36 beschrieben p-Stör­ stellen (z. B. Bor) ionenimplantiert werden.
Vierte Abwandlung der zweiten Ausführungsform
Während in der ersten Abwandlung der zweiten Ausführungsform die n-Halbleiterschicht 102 mittels RIE zum Ausbilden der unebenen Abschnitte oder der Furchen 201 geätzt wird, ist dieser Punkt in einer vierten Abwandlung der zweiten Ausfüh­ rungsform abgewandelt.
Wie in Fig. 38, die eine Längsschnittansicht längs der Linie III-IV in Fig. 1 zeigt, gezeigt ist, können an der Oberseite eines Isolatorfilms 103 Furchen (erste Furchen) 108A dadurch ausgebildet werden, daß an der Oberseite einer n-Halbleiter­ schicht 102 mit einer LOCOS-Oxidation Furchen (zweite Fur­ chen) 201A ausgebildet werden, während auf der Oberseite der n-Halbleiterschicht 102 mit den Furchen 201A der Isolatorfilm 103 ausgebildet wird. In diesem Fall werden die Ecken der Furchen 201A und die Ecken der Furchen 108A abgerundet.
Gemeinsame Abwandlung der ersten und der zweiten Ausführungs­ form
  • 1. In bezug auf die Zener-Diode kann das mit dem Gate verbundene erste Halbleitergebiet und das mit der Source ver­ bundene zweite Halbleitergebiet ein n- oder p-Diffusionsge­ biet sein.
    Obgleich die Anzahl der p-n-Übergänge der Zener-Diode nicht besonders begrenzt ist, muß die Zener-Diode eine Zweirich­ tungs-Zener-Diode sein und somit wenigstens eine npn-Struktur oder eine pnp-Struktur besitzen, wobei die Leitungstypen der Diffusionsgebiete (des ersten und des zweiten Halbleiterge­ biets) an beiden Enden vorzugsweise gleich sind.
  • 2. Obgleich die oben gegebene Beschreibung mit Bezug auf ei­ nen n-Kanal-Leistungs-MOSFET erfolgte, ist die Erfindung auch auf einen p-Kanal-Leistungs-MOSFET anwendbar. Auch in diesem Fall können ähnliche Wirkungen erzielt werden.
  • 3. Obgleich die oben gegebene Beschreibung mit Bezug auf ei­ nen planaren Leistungs-MOSFET erfolgte, ist die Erfindung auch auf einen UMOSFET oder auf einen VMOSFET mit einer Gate- Grabenstruktur anwendbar. Ferner ist die Erfindung auch auf eine allgemeine Halbleitervorrichtung mit isoliertem Gate wie etwa auf einen IGBT anwendbar.
Obgleich die Erfindung ausführlich gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspek­ ten erläuternd und nicht einschränkend. Somit können selbst­ verständlich zahlreiche Abwandlungen und Änderungen konstru­ iert werden, ohne vom Umfang der Erfindung abzuweichen.

Claims (10)

1. Halbleitervorrichtung, mit
einer Grundschicht (111); und
einer Diode (104), die auf einer Oberseite (111S) der Grundschicht (111) angeordnet ist, wobei die Diode (104) um­ faßt:
mehrere Halbleitergebiete (104b1, 104a1, 104b3, 104a2, 104b2), die jeweils in einer ersten Richtung (D1) verlaufen und in einer zweiten Richtung (D2), die zur ersten Richtung (D1) senkrecht ist, aufeinanderfolgend p-n-Übergänge bilden, wobei
der Leitungstyp eines ersten Halbleitergebiets (104b1), das auf seiten eines ersten Endes in der zweiten Richtung (D2) unter den mehreren Halbleitergebieten (104b1, 104a1, 104b3, 104a2, 104b2) der Diode (104) liegt, gleich dem Lei­ tungstyp eines zweiten Halbleitergebiets (104b2) ist, das auf seiten eines zweiten Endes, das sich gegenüber dem ersten Ende befindet, liegt, und
die Grenzfläche zwischen der Grundschicht (111) und der Diode (104) an der Oberseite (111S) der Grundschicht (111) umfaßt:
mehrere Furchenabschnitte (108) mit einer Tiefe in einer dritten Richtung (D3), die zur ersten Richtung (D1) und zur zweiten Richtung (D2) senkrecht ist, wobei die mehreren Fur­ chenabschnitte (108) in der zweiten Richtung (D2) verlaufen und in der ersten Richtung (D1) aufeinanderfolgend angeordnet sind.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens eines der mehreren Halbleiter­ gebiete (104b1, 104a1, 104b3, 104a2, 104b2) der Diode (104) einen durch die mehreren Furchenabschnitte (108) der Grenz­ fläche definierten unebenen Abschnitt mit einer unebenen Form enthält.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß wenigstens eines der mehreren Halbleitergebiete (104b1, 104a1, 104b3, 104a2, 104b2) der Diode (104) eine Oberseite mit einem flachen Abschnitt enthält, die einer Unterseite jedes der mehreren Furchenabschnitte (108) der Grenzfläche in der dritten Richtung (D3) gegenüberliegt.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Grundschicht (111) umfaßt:
eine Grundhalbleiterschicht (110) eines vorgeschriebenen Leitungstyps (n), und
einen Isolatorfilm (103), der auf einer Oberseite (110S) der Grundhalbleiterschicht (110) angeordnet ist, wobei
der Isolatorfilm (103) umfaßt:
eine Oberseite (103a, 103b), die einer Grenzfläche (110S) zwischen der Grundhalbleiterschicht (110) und dem Isolator­ film (103) in der dritten Richtung (D3) gegenüberliegt und der Grenzfläche (111S) zwischen der Grundschicht (111) und der Diode (104) entspricht.
5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß
jeder der mehreren Furchenabschnitte (108) als ein erster Furchenabschnitt (108A) definiert ist, und
die Grenzfläche (110S) zwischen der Grundhalbleiter­ schicht (110) und dem Isolatorfilm (103) mehrere zweite Fur­ chenabschnitte (201) enthält, die dem ersten Furchenabschnitt (108A) jeweils gegenüberliegen.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß eine erste Dicke (T3) des Isolatorfilms (103), der in der dritten Richtung (D3) auf einem unter den mehreren zweiten Furchenabschnitten (201) zwischen zwei be­ nachbarten zweiten Furchenabschnitten (301) gehaltenen Ab­ schnitt der Grenzfläche (110) zwischen der Grundhalbleiter­ schicht (110) und dem Isolatorfilm (103) angeordnet ist, grö­ ßer als eine zweite Dicke (T2) des Isolatorfilms (103) ist, der in der dritten Richtung (D3) auf einer Unterseite jedes der mehreren zweiten Furchenabschnitte (201) angeordnet ist.
7. Halbleitervorrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß
der vorgeschriebene Leitungstyp der Grundhalbleiter­ schicht (110) ein erster Leitungstyp (n) ist, und
die Grundschicht (111) umfaßt:
mehrere Halbleiterwannengebiete (401) eines zweiten Lei­ tungstyps (p), die von einem unter einer Unterseite jedes der mehreren Furchenabschnitte (108) in der Grenzfläche (110S) zwischen der Grundhalbleiterschicht (110) und dem Isolator­ film (103) liegenden Abschnitt in die Grundhalbleiterschicht (110) verlaufen.
8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
eine MOS-Transistorstruktur mit einer Gate-Elektrode (107a) und einer Hauptelektrode (107b), die auf einem zweiten Gebiet an der Oberseite (111S) der Grundschicht (111) ange­ ordnet ist, wenn ein Abschnitt der Oberseite (111S) der Grundschicht (111), der mit der Diode (104) versehen ist, als erstes Gebiet definiert ist, wobei
das erste Halbleitergebiet an die Gate-Elektrode (107a) angeschlossen ist, und
das zweite Halbleitergebiet an die Hauptelektrode (107b) angeschlossen ist.
9. Verfahren zur Herstellung einer Halbleitervorrichtung, mit den folgenden Schritten:
Ausbilden eines Isolatorfilms (103) auf einem Halbleiter­ substrat (101, 102);
Ausbilden eines unebenen Abschnitts (108) auf dem Isolatorfilm;
Ausbilden eines Halbleiterfilms (104) auf dem Isolator­ film (103), der den unebenen Abschnitt (108) enthält; und
abwechselndes Ausbilden eines p-Halbleitergebiets und eines n-Halbleitergebiets in dem Halbleiterfilm (104) in ei­ ner vorgeschriebenen Reihenfolge und dadurch Ausbilden einer Diode (104a, 104b) mit einer Mehrschichtstruktur.
10. Verfahren zur Herstellung einer Halbleitervorrichtung, mit den folgenden Schritten:
Ausbilden eines unebenen Abschnitts (201) auf einem Halb­ leitersubstrat (101, 102);
Ausbilden eines Isolatorfilms (103a) auf einer Oberfläche des Halbleitersubstrats (101, 102), die den unebenen Ab­ schnitt (201) enthält;
Ausbilden eines Halbleiterfilms (104) auf dem Isolator­ film (103a); und
abwechselndes Ausbilden eines p-Halbleitergebiets und eines n-Halbleitergebiets in dem Halbleiterfilm (104) in ei­ ner vorgeschriebenen Reihenfolge und dadurch Ausbilden einer Diode (104a, 104b) mit einer Mehrschichtstruktur.
DE10129289A 2000-10-31 2001-06-18 Halbleitervorrichtung mit einer Diode für eine Eingangsschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung Expired - Fee Related DE10129289B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000332292A JP2002141507A (ja) 2000-10-31 2000-10-31 半導体装置とその製造方法
JP2000-332292 2000-10-31

Publications (2)

Publication Number Publication Date
DE10129289A1 true DE10129289A1 (de) 2002-05-16
DE10129289B4 DE10129289B4 (de) 2006-11-09

Family

ID=18808519

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10129289A Expired - Fee Related DE10129289B4 (de) 2000-10-31 2001-06-18 Halbleitervorrichtung mit einer Diode für eine Eingangsschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung

Country Status (4)

Country Link
US (1) US6495863B2 (de)
JP (1) JP2002141507A (de)
KR (1) KR100432835B1 (de)
DE (1) DE10129289B4 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW584953B (en) * 2003-04-25 2004-04-21 Toppoly Optoelectronics Corp ESD protection device with thick poly film, electronic device and method for forming the same
JP4360298B2 (ja) * 2004-08-06 2009-11-11 株式会社デンソー 内燃機関用点火装置
US7649726B2 (en) * 2004-08-16 2010-01-19 National Instruments Corporation Protection circuit for general-purpose digital I/O lines
JP5098214B2 (ja) * 2006-04-28 2012-12-12 日産自動車株式会社 半導体装置およびその製造方法
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP5337470B2 (ja) * 2008-04-21 2013-11-06 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP2010034188A (ja) * 2008-07-28 2010-02-12 Nec Electronics Corp 半導体装置
JP5585593B2 (ja) * 2010-01-29 2014-09-10 富士電機株式会社 半導体装置
US20130075747A1 (en) * 2011-09-23 2013-03-28 Robert J. Purtell Esd protection using low leakage zener diodes formed with microwave radiation
US9276097B2 (en) * 2012-03-30 2016-03-01 Infineon Technologies Austria Ag Gate overvoltage protection for compound semiconductor transistors
JP5990437B2 (ja) * 2012-09-10 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9748341B2 (en) * 2013-07-02 2017-08-29 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery
JP5697735B2 (ja) * 2013-12-03 2015-04-08 株式会社東芝 半導体装置
JP6393587B2 (ja) 2014-03-05 2018-09-19 ローム株式会社 双方向ツェナーダイオード
US20160064573A1 (en) 2014-08-29 2016-03-03 Vanguard International Semiconductor Corporation Semiconductor device including zener diode and method of manufacturing thereof
JP6430424B2 (ja) 2016-03-08 2018-11-28 株式会社東芝 半導体装置
DE102017108047A1 (de) * 2017-04-13 2018-10-18 Infineon Technologies Ag Halbleitervorrichtung mit struktur zum schutz gegen elektrostatische entladung
DE102017108048A1 (de) 2017-04-13 2018-10-18 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer grabenstruktur

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4135950A (en) * 1975-09-22 1979-01-23 Communications Satellite Corporation Radiation hardened solar cell
JPS5826676B2 (ja) * 1977-06-17 1983-06-04 松下電器産業株式会社 発光ダイオ−ド
JPS54123884A (en) * 1978-03-17 1979-09-26 Hitachi Ltd Light emission diode of multi-color and its manufacture
GB2082836A (en) * 1980-08-20 1982-03-10 Philips Electronic Associated Corrugated semiconductor devices
JPH0671085B2 (ja) * 1987-08-31 1994-09-07 日本電気株式会社 縦形電界効果トランジスタ
US5502338A (en) * 1992-04-30 1996-03-26 Hitachi, Ltd. Power transistor device having collector voltage clamped to stable level over wide temperature range
US5262668A (en) * 1992-08-13 1993-11-16 North Carolina State University At Raleigh Schottky barrier rectifier including schottky barrier regions of differing barrier heights
JPH06204494A (ja) * 1993-01-07 1994-07-22 Fujitsu Ltd 絶縁膜の形成方法および半導体素子の製造方法
JPH07321305A (ja) 1994-05-20 1995-12-08 Hitachi Ltd 半導体装置
JPH0870123A (ja) * 1994-08-26 1996-03-12 Ricoh Co Ltd 縦型パワーｍｏｓｆｅｔ及びその製造方法
JPH08288525A (ja) 1995-04-13 1996-11-01 Hitachi Ltd ダイオードおよびその製造方法、ならびに半導体装置およびその製造方法
JPH0945912A (ja) * 1995-07-31 1997-02-14 Nec Corp 半導体装置およびその製造方法
JPH0997901A (ja) 1995-10-02 1997-04-08 Toshiba Corp 半導体装置
JP3123930B2 (ja) * 1996-08-20 2001-01-15 日本電気株式会社 半導体装置
JPH10294475A (ja) * 1997-04-17 1998-11-04 Toshiba Corp 半導体装置とその製造方法
JP2000164892A (ja) * 1998-11-30 2000-06-16 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP3339455B2 (ja) * 1999-03-18 2002-10-28 日本電気株式会社 半導体装置及びその製造方法
US6218701B1 (en) * 1999-04-30 2001-04-17 Intersil Corporation Power MOS device with increased channel width and process for forming same
JP2001085681A (ja) * 1999-09-10 2001-03-30 Toyota Autom Loom Works Ltd パワーｍｏｓトランジスタ

Also Published As

Publication number Publication date
DE10129289B4 (de) 2006-11-09
JP2002141507A (ja) 2002-05-17
US6495863B2 (en) 2002-12-17
KR100432835B1 (ko) 2004-05-24
US20020050602A1 (en) 2002-05-02
KR20020033491A (ko) 2002-05-07

Similar Documents

Publication Publication Date Title
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102009047786B4 (de) Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE102013114842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112007000700B4 (de) Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren
DE4011276C2 (de) Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung
DE102005041793B4 (de) Top Drain MOSgated Einrichtung und Herstellungsprozess dafür
DE112011101442B4 (de) Halbleitervorrichtung
DE4107909C2 (de) Feldeffekt-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102015204636B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE102005008495B4 (de) Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip
DE102010040842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE10129289A1 (de) Halbleitervorrichtung mit einer Diode für eine Eingangschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE102017210665A1 (de) Siliziumkarbid-halbleiterbauelement und verfahren zur herstellung des siliziumkarbid-halbleiterbauelements
DE2214935A1 (de) Integrierte Halbleiterschaltung
DE102015118698A1 (de) Siliziumkarbidhalbleitereinrichtung und Verfahren zum Herstellen der Siliziumkarbidhalbleitereinrichtung
DE102008052422A1 (de) Halbleitervorrichtung mit reduzierter Kapazität
AT502860A2 (de) Leistungshalbleiterbauelement mit einem oberseitigen drain unter verwendung eines sinker-trenches
DE19949364A1 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur
DE10052149A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19900313A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
AT505176A2 (de) Grabenfeldplattenabschluss für leistungsvorrichtungen
DE10322594A1 (de) MIS-Halbleiterbauteil und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee