JPH07321305A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07321305A JPH07321305A JP10684394A JP10684394A JPH07321305A JP H07321305 A JPH07321305 A JP H07321305A JP 10684394 A JP10684394 A JP 10684394A JP 10684394 A JP10684394 A JP 10684394A JP H07321305 A JPH07321305 A JP H07321305A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- gate electrode
- polysilicon layer
- input protection
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ボンディングパッド近傍に形成される入力保
護ダイオードを、その占有面積を大きくせずに、そのク
ランプ効果を高めて入力保護機能を高める。 【構成】 パワーＭＯＳトランジスタの入力保護回路を
形成するダイオード１４は、ゲート電極５Ａ下のポリシ
リコン層３に形成される。ポリシリコン層３は基板１上
に酸化シリコン膜２を介して形成される。ポリシリコン
層３には、その全面にメッシュ状に多数のダイオード部
２０，…が形成され、これがゲート電極５Ａとソース電
極５Ｂの間に並列形態で接続されて、ダイオード１４を
構成する。一定面積内に形成されるダイオードのｐｎ接
合面の面積が大きくでき、その寄生抵抗が小さくなる。
この結果、大きなサージ電流がゲートにかかったとき
に、ダイオードの両端に現れる電圧が小さくなり、ゲー
ト酸化膜にかかる電圧（降伏電圧）が低く抑えられ、ダ
イオードの入力保護機能が向上する
護ダイオードを、その占有面積を大きくせずに、そのク
ランプ効果を高めて入力保護機能を高める。 【構成】 パワーＭＯＳトランジスタの入力保護回路を
形成するダイオード１４は、ゲート電極５Ａ下のポリシ
リコン層３に形成される。ポリシリコン層３は基板１上
に酸化シリコン膜２を介して形成される。ポリシリコン
層３には、その全面にメッシュ状に多数のダイオード部
２０，…が形成され、これがゲート電極５Ａとソース電
極５Ｂの間に並列形態で接続されて、ダイオード１４を
構成する。一定面積内に形成されるダイオードのｐｎ接
合面の面積が大きくでき、その寄生抵抗が小さくなる。
この結果、大きなサージ電流がゲートにかかったとき
に、ダイオードの両端に現れる電圧が小さくなり、ゲー
ト酸化膜にかかる電圧（降伏電圧）が低く抑えられ、ダ
イオードの入力保護機能が向上する
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術、更には入
力保護回路に適用して特に有効な技術に関し、例えば縦
型パワーＭＯＳトランジスタの入力保護回路に利用して
有用な技術に関する。
力保護回路に適用して特に有効な技術に関し、例えば縦
型パワーＭＯＳトランジスタの入力保護回路に利用して
有用な技術に関する。
【０００２】
【従来の技術】パワーＭＯＳトランジスタ、イントリシ
ック・ゲート・バイポーラ・トランジスタ（ＩＧＢＰ）
等、ゲート酸化膜を有するＭＯＳ構造の半導体素子は、
ゲート電極にサージ電流や静電気が流れ込んだときに、
そのゲート酸化膜に静電破壊等を起こし易く、このため
従来より、ゲート電極とソース電極との間に、入力保護
回路を接続させるようにしている（図４参照）。
ック・ゲート・バイポーラ・トランジスタ（ＩＧＢＰ）
等、ゲート酸化膜を有するＭＯＳ構造の半導体素子は、
ゲート電極にサージ電流や静電気が流れ込んだときに、
そのゲート酸化膜に静電破壊等を起こし易く、このため
従来より、ゲート電極とソース電極との間に、入力保護
回路を接続させるようにしている（図４参照）。
【０００３】従来の入力保護回路のデバイス構造を図
６，図７に示す。この入力保護回路は、ダイオードによ
って構成され、ダイオードは、ゲート電極用のボンディ
ングパッド２５Ａ近傍に、ボンディングワイヤ２７の接
合部を囲むように形成されたリング状のポリシリコン層
２３に設けられている。即ち、ポリシリコン層２３は半
導体基板２１上に絶縁膜２２を介してリング状に形成さ
れ、その内周部にｎ+形拡散層２３ａが、外周部にｎ+形
拡散層２３ｂが形成され、これらは、夫々、コンタクト
ホール２５Ａ，２５Ｂを介してゲート電極用ボンディン
グパッド５Ａ、ソース電極５Ｂにオーミック接続され
る。そして、上記ｎ+形拡散層２３ａとｎ+形拡散層２３
ｂとの間にリング状のｐ形拡散層、ｎ形拡散層が交互に
形成されて、ｐｎ接合形ダイオード２３ｃが構成され
る。尚、上記ダイオードの逆耐圧は、上記ダイオードを
形成するｐ形拡散層、ｎ形拡散層の数（直列に接続され
るｐｎ接合面の数）を調節することにより、所望の値に
設定できる。
６，図７に示す。この入力保護回路は、ダイオードによ
って構成され、ダイオードは、ゲート電極用のボンディ
ングパッド２５Ａ近傍に、ボンディングワイヤ２７の接
合部を囲むように形成されたリング状のポリシリコン層
２３に設けられている。即ち、ポリシリコン層２３は半
導体基板２１上に絶縁膜２２を介してリング状に形成さ
れ、その内周部にｎ+形拡散層２３ａが、外周部にｎ+形
拡散層２３ｂが形成され、これらは、夫々、コンタクト
ホール２５Ａ，２５Ｂを介してゲート電極用ボンディン
グパッド５Ａ、ソース電極５Ｂにオーミック接続され
る。そして、上記ｎ+形拡散層２３ａとｎ+形拡散層２３
ｂとの間にリング状のｐ形拡散層、ｎ形拡散層が交互に
形成されて、ｐｎ接合形ダイオード２３ｃが構成され
る。尚、上記ダイオードの逆耐圧は、上記ダイオードを
形成するｐ形拡散層、ｎ形拡散層の数（直列に接続され
るｐｎ接合面の数）を調節することにより、所望の値に
設定できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、サージが発生したとき
に、サージ電流をゲート電極から上記ダイオードを介し
てソースに流した場合でも、このダイオードの寄生抵抗
値とサージ電流の積に応じた電圧が、ダイオードの両端
にかかり、これがゲート絶縁膜を破壊する虞がある。こ
のときゲート絶縁膜にかかる電圧（降伏電圧）は、「初
期耐圧＋降伏電流×抵抗値」で求められる。特に、ボン
ディングワイヤ細線品を用いた製品（ボンディングパッ
ドが小さい製品）では、ボンディングパッド面積が小さ
く、このパッドを囲むように形成されたｐｎ接合形ダイ
オードのｐｎ接合面も小さくなってしまうため、当該ダ
イオードの寄生抵抗が大きくなり、上記ゲート破壊が生
じ易くなる。
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、サージが発生したとき
に、サージ電流をゲート電極から上記ダイオードを介し
てソースに流した場合でも、このダイオードの寄生抵抗
値とサージ電流の積に応じた電圧が、ダイオードの両端
にかかり、これがゲート絶縁膜を破壊する虞がある。こ
のときゲート絶縁膜にかかる電圧（降伏電圧）は、「初
期耐圧＋降伏電流×抵抗値」で求められる。特に、ボン
ディングワイヤ細線品を用いた製品（ボンディングパッ
ドが小さい製品）では、ボンディングパッド面積が小さ
く、このパッドを囲むように形成されたｐｎ接合形ダイ
オードのｐｎ接合面も小さくなってしまうため、当該ダ
イオードの寄生抵抗が大きくなり、上記ゲート破壊が生
じ易くなる。
【０００５】本発明は、かかる事情に鑑みてなされたも
ので、ボンディングパッド近傍に形成される入力保護ダ
イオードのクランプ効果を高め、もってその保護機能を
高めるようにした半導体装置を提供することをその主た
る目的とする。この発明の前記ならびにそのほかの目的
と新規な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
ので、ボンディングパッド近傍に形成される入力保護ダ
イオードのクランプ効果を高め、もってその保護機能を
高めるようにした半導体装置を提供することをその主た
る目的とする。この発明の前記ならびにそのほかの目的
と新規な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明は、ＭＯＳトランジスタ構造
を有する半導体デバイスのゲート電極とソース電極との
間に、入力保護回路を構成するダイオードを形成するに
当たって、ゲート電極用のボンディングパッドの下の半
導体基板に、絶縁膜を介してポリシリコン層を上記パッ
ドの形状に合わせて形成し、該ポリシリコン層に不純物
拡散層を形成して上記ダイオードを構成するようにした
ものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明は、ＭＯＳトランジスタ構造
を有する半導体デバイスのゲート電極とソース電極との
間に、入力保護回路を構成するダイオードを形成するに
当たって、ゲート電極用のボンディングパッドの下の半
導体基板に、絶縁膜を介してポリシリコン層を上記パッ
ドの形状に合わせて形成し、該ポリシリコン層に不純物
拡散層を形成して上記ダイオードを構成するようにした
ものである。
【０００７】
【作用】入力保護回路が形成されるポリシリコン層を、
ボンディングパッドの形状に沿って形成することによ
り、ダイオードを構成する不純物拡散層をそのｐｎ接合
面大きくなるように形成することができ、この結果、ダ
イオードの寄生抵抗が小さくなり、サージ電流が流れた
ときにゲートにかかる降伏耐圧が小さくなる。
ボンディングパッドの形状に沿って形成することによ
り、ダイオードを構成する不純物拡散層をそのｐｎ接合
面大きくなるように形成することができ、この結果、ダ
イオードの寄生抵抗が小さくなり、サージ電流が流れた
ときにゲートにかかる降伏耐圧が小さくなる。
【０００８】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は、本実施例の縦型パワーＭＯＳトラ
ンジスタのボンディングパッド部分を拡大して示した断
面図、図２は、ボンディングパッドの下に該パッドの形
状に沿って形成されたポリシリコン層を示す平面図であ
る。
て説明する。図１は、本実施例の縦型パワーＭＯＳトラ
ンジスタのボンディングパッド部分を拡大して示した断
面図、図２は、ボンディングパッドの下に該パッドの形
状に沿って形成されたポリシリコン層を示す平面図であ
る。
【０００９】パワーＭＯＳトランジスタ１０には、ゲー
ト電極１１とソース電極１２との間に、入力保護回路を
構成するダイオード１４が接続されている（図４）。
ト電極１１とソース電極１２との間に、入力保護回路を
構成するダイオード１４が接続されている（図４）。
【００１０】ダイオード１４は、ゲート電極用のボンデ
ィングパッド５Ａの下の半導体基板１に、絶縁膜２を介
して堆積されたポリシリコン層３に形成されるものであ
る。このポリシリコン層３は、ボンディングパッド５Ａ
の形状に合わせて、即ち、該ボンディングパッド５Ａよ
りやや大きめに形成され、その外周部（３ｂ）が、ソー
ス電極５Ｂと空間的に重なり合うようになっている。
ィングパッド５Ａの下の半導体基板１に、絶縁膜２を介
して堆積されたポリシリコン層３に形成されるものであ
る。このポリシリコン層３は、ボンディングパッド５Ａ
の形状に合わせて、即ち、該ボンディングパッド５Ａよ
りやや大きめに形成され、その外周部（３ｂ）が、ソー
ス電極５Ｂと空間的に重なり合うようになっている。
【００１１】このポリシリコン層３には、ｎ+形拡散層
３ａ，３ａ，…が島状に多数形成され（図２）、このｎ
+形拡散層３ａ，３ａ…は、ゲート電極用ボンディング
パッド５Ａに、酸化シリコン膜４に設けられたコンタク
トホール４Ａを介して、オーミック接続される。そし
て、この島状のｎ+形拡散層３ａ，３ａ…を囲むよう
に、リング状のｐ形，ｎ形拡散層３ｃが多数形成され、
各々のｎ+形拡散層３ａ及びこれを囲むｐ形，ｎ形拡散
層３ｃとによって複数のｐｎ接合形ダイオードが直列形
態で接続されたダイオード部２０が構成される。尚、こ
の実施例では、夫々のダイオード部２０が、３つのｐｎ
接合を有している。そして、ポリシリコン層３の外周
部、及び、上記多数のダイオード部２０の間には、ｎ+
形拡散層３ｂが形成され、このｎ+形拡散層３ｂが、コ
ンタクトホール４Ｂを介してソース電極５Ｂとオーミッ
ク接続される。尚、上記ゲート電極用ボンディングパッ
ド５Ａは、ボンディングワイヤ７の結線時の押圧力に応
じてその厚さが決定されている。
３ａ，３ａ，…が島状に多数形成され（図２）、このｎ
+形拡散層３ａ，３ａ…は、ゲート電極用ボンディング
パッド５Ａに、酸化シリコン膜４に設けられたコンタク
トホール４Ａを介して、オーミック接続される。そし
て、この島状のｎ+形拡散層３ａ，３ａ…を囲むよう
に、リング状のｐ形，ｎ形拡散層３ｃが多数形成され、
各々のｎ+形拡散層３ａ及びこれを囲むｐ形，ｎ形拡散
層３ｃとによって複数のｐｎ接合形ダイオードが直列形
態で接続されたダイオード部２０が構成される。尚、こ
の実施例では、夫々のダイオード部２０が、３つのｐｎ
接合を有している。そして、ポリシリコン層３の外周
部、及び、上記多数のダイオード部２０の間には、ｎ+
形拡散層３ｂが形成され、このｎ+形拡散層３ｂが、コ
ンタクトホール４Ｂを介してソース電極５Ｂとオーミッ
ク接続される。尚、上記ゲート電極用ボンディングパッ
ド５Ａは、ボンディングワイヤ７の結線時の押圧力に応
じてその厚さが決定されている。
【００１２】斯かる構成の入力保護回路にあっては、ダ
イオード１４の逆耐圧は、上記したダイオード部２０内
のｐｎ接合面の数によって設定できる。例えば、１つの
ｐｎ接合面の逆耐圧が７Ｖであれば、上記したように、
１つのダイオード部２０では、３つのｐｎ接合面を有し
ているのであるから、全体の逆耐圧は２１Ｖとなる。そ
して、各ダイオード部２０，２０…は、ゲート電極（パ
ッド）５Ａと、ソース電極５Ｂとの間に並列形態で接続
されているため、入力保護回路全体としての逆耐圧も２
１Ｖとなる。
イオード１４の逆耐圧は、上記したダイオード部２０内
のｐｎ接合面の数によって設定できる。例えば、１つの
ｐｎ接合面の逆耐圧が７Ｖであれば、上記したように、
１つのダイオード部２０では、３つのｐｎ接合面を有し
ているのであるから、全体の逆耐圧は２１Ｖとなる。そ
して、各ダイオード部２０，２０…は、ゲート電極（パ
ッド）５Ａと、ソース電極５Ｂとの間に並列形態で接続
されているため、入力保護回路全体としての逆耐圧も２
１Ｖとなる。
【００１３】そして、上記のように多数のダイオード部
２０，２０，…が並列形態で接続されると、ゲート電極
１１とソース電極１２との間に接続されたダイオード全
体として、ｐｎ接合面の面積が大きくなり、サージ電流
が流れる経路の断面積が増え、その寄生抵抗が小さくな
る。
２０，２０，…が並列形態で接続されると、ゲート電極
１１とソース電極１２との間に接続されたダイオード全
体として、ｐｎ接合面の面積が大きくなり、サージ電流
が流れる経路の断面積が増え、その寄生抵抗が小さくな
る。
【００１４】このように入力保護回路を構成するダイオ
ードの寄生抵抗値が小さくなると、以下のような作用効
果が達成される。即ち、サージ電流がゲート電極５Ａか
らソース電極５Ｂに流れる場合、当該ダイオード１４
（２０，２０…）の寄生抵抗値とサージ電流の積に応じ
た電圧が発生する。従って、ゲート酸化膜にかかる全電
圧（降伏電圧）は、（降伏電圧）＝（初期耐圧＋降伏電
流×寄生抵抗値）となる。しかして、上記したように、
本実施例の入力保護回路では、サージ電流が流れるｐｎ
接合面の面積が大きくなった分、上記寄生抵抗値が小さ
くなるので、図５に示すように、サージ電流が大きくな
った場合に、ゲート酸化膜にかかる電圧（図中一点鎖線
で示す）が、図６，図７で示した従来構造の入力保護回
路での電圧（図中実線で示す）に比べて小さくなり、当
該ダイオードのクランプ効果が高められ、ゲート酸化膜
を保護する機能が向上する。
ードの寄生抵抗値が小さくなると、以下のような作用効
果が達成される。即ち、サージ電流がゲート電極５Ａか
らソース電極５Ｂに流れる場合、当該ダイオード１４
（２０，２０…）の寄生抵抗値とサージ電流の積に応じ
た電圧が発生する。従って、ゲート酸化膜にかかる全電
圧（降伏電圧）は、（降伏電圧）＝（初期耐圧＋降伏電
流×寄生抵抗値）となる。しかして、上記したように、
本実施例の入力保護回路では、サージ電流が流れるｐｎ
接合面の面積が大きくなった分、上記寄生抵抗値が小さ
くなるので、図５に示すように、サージ電流が大きくな
った場合に、ゲート酸化膜にかかる電圧（図中一点鎖線
で示す）が、図６，図７で示した従来構造の入力保護回
路での電圧（図中実線で示す）に比べて小さくなり、当
該ダイオードのクランプ効果が高められ、ゲート酸化膜
を保護する機能が向上する。
【００１５】実際に、半径が２００μｍのボンディング
ワイヤが接続されるボンディングパッドの下に、上記構
成のダイオード部２０，２０…をメッシュ状に敷設して
入力保護回路を形成した結果、従来構造のもの（図６，
図７）に比べて、ｐｎ接合面の総面積が５０倍程度に広
がり、その抵抗値を１／５０に低減することができ、ダ
イオードのクランプ効果が高められた。
ワイヤが接続されるボンディングパッドの下に、上記構
成のダイオード部２０，２０…をメッシュ状に敷設して
入力保護回路を形成した結果、従来構造のもの（図６，
図７）に比べて、ｐｎ接合面の総面積が５０倍程度に広
がり、その抵抗値を１／５０に低減することができ、ダ
イオードのクランプ効果が高められた。
【００１６】次に、上記した半導体構造の製造プロセス
のうち、当該保護ダイオードに係る主要なプロセスにつ
いて説明する。上記構造のデバイスを製造するに当たっ
ては、 半導体基板１の上に厚い酸化シリコン膜２を形成し、
これをＭＯＳトランジスタのゲート酸化膜（図には現れ
ていない）部分を中心にエッチングしてこの部分の膜厚
を所望の厚さ形成する。 次に所定形状のレジストマスクを用いて半導体基板に
イオン打込みし、基板に拡散層（図には現れていない）
を形成する。 上記所定の膜厚にエッチングされた酸化シリコン膜を
パターンニングしてゲート酸化膜を形成する。 この上にポリシリコン３を堆積させ、これにｐ形不純
物をイオン打込みする。 上記ｐ形にイオン打込みされたポリシリコン層３を所
定形状にエッチングして、ＭＯＳトランジスタのゲート
層（図には現れていない）、ダイオード２０のリング状
のｐ形拡散層がパターニングされる。 次のチャネル形成用イオン打込み工程で、不純物がダ
イオード部分に導入されないように、レジストを形成
し、次いで、チャネル形成用イオン打込みを行って、チ
ャネル（図には現れていない）を形成し、これに所定条
件でアニールを行なう。 上記アニールの後、ソース領域（図には現れていな
い）形成用のｎ+形不純物のイオン打込みが行われる。
このイオン打込みを行うに当たっては、ソース領域と、
ダイオードのｎ形拡散層（３ａ、３ｂと、リング状拡散
層３ｃのリング状ｎ形拡散層）とが露出するようにレジ
ストが形成され、これを用いてｎ形不純物の拡散が行わ
れる。 このように不純物拡散が行われたポリシリコン層３の
全面に酸化シリコン膜４が堆積され、これにコンタクト
ホール（例えば４Ａ，４Ｂ）が形成され、更にこの上に
アルミ層５を蒸着し、これをホトリソグラフィでパター
ンニングして、ゲート電極５Ａ、ソース電極５Ｂを形成
する。 最後に、表面保護用のパッシベーション膜を全面に被
覆し、ボンディングパッド部及びスクライブラインが露
出するようにエッチングし、ウェハを所望の厚さに研磨
し、その裏面側にドレイン電極８を蒸着し、組立工程で
ボンディングパッド７を圧着して、図１に示す半導体デ
バイス構造を得る。 以上のように、本実施例のダイオード（２０）が形成さ
れるポリシリコン層３は、ゲート層と同一工程で形成さ
れるため、ポリシリコン層の製造プロセスを追加する必
要がない。
のうち、当該保護ダイオードに係る主要なプロセスにつ
いて説明する。上記構造のデバイスを製造するに当たっ
ては、 半導体基板１の上に厚い酸化シリコン膜２を形成し、
これをＭＯＳトランジスタのゲート酸化膜（図には現れ
ていない）部分を中心にエッチングしてこの部分の膜厚
を所望の厚さ形成する。 次に所定形状のレジストマスクを用いて半導体基板に
イオン打込みし、基板に拡散層（図には現れていない）
を形成する。 上記所定の膜厚にエッチングされた酸化シリコン膜を
パターンニングしてゲート酸化膜を形成する。 この上にポリシリコン３を堆積させ、これにｐ形不純
物をイオン打込みする。 上記ｐ形にイオン打込みされたポリシリコン層３を所
定形状にエッチングして、ＭＯＳトランジスタのゲート
層（図には現れていない）、ダイオード２０のリング状
のｐ形拡散層がパターニングされる。 次のチャネル形成用イオン打込み工程で、不純物がダ
イオード部分に導入されないように、レジストを形成
し、次いで、チャネル形成用イオン打込みを行って、チ
ャネル（図には現れていない）を形成し、これに所定条
件でアニールを行なう。 上記アニールの後、ソース領域（図には現れていな
い）形成用のｎ+形不純物のイオン打込みが行われる。
このイオン打込みを行うに当たっては、ソース領域と、
ダイオードのｎ形拡散層（３ａ、３ｂと、リング状拡散
層３ｃのリング状ｎ形拡散層）とが露出するようにレジ
ストが形成され、これを用いてｎ形不純物の拡散が行わ
れる。 このように不純物拡散が行われたポリシリコン層３の
全面に酸化シリコン膜４が堆積され、これにコンタクト
ホール（例えば４Ａ，４Ｂ）が形成され、更にこの上に
アルミ層５を蒸着し、これをホトリソグラフィでパター
ンニングして、ゲート電極５Ａ、ソース電極５Ｂを形成
する。 最後に、表面保護用のパッシベーション膜を全面に被
覆し、ボンディングパッド部及びスクライブラインが露
出するようにエッチングし、ウェハを所望の厚さに研磨
し、その裏面側にドレイン電極８を蒸着し、組立工程で
ボンディングパッド７を圧着して、図１に示す半導体デ
バイス構造を得る。 以上のように、本実施例のダイオード（２０）が形成さ
れるポリシリコン層３は、ゲート層と同一工程で形成さ
れるため、ポリシリコン層の製造プロセスを追加する必
要がない。
【００１７】以上詳述したように、本実施例のパワーＭ
ＯＳトランジスタの入力保護回路は、これを構成する、
ダイオードが複数のダイオード部２０，２０…に分割さ
れ、これをゲート・ソース間に並列形態で接続して形成
され、このダイオード部２０，２０…が酸化シリコン膜
２上のポリシリコン層３に、メッシュ状に多数設けられ
ているので、ダイオードのｐｎ接合面の面積が著しく大
きくなり、寄生抵抗が小さくなる。この結果、サージ電
流がダイオードを流れた場合に、ゲート酸化膜にかかる
電圧（降伏電圧）が低く抑えられ、ダイオードのクラン
プ効果が高められ、その保護機能が向上する。
ＯＳトランジスタの入力保護回路は、これを構成する、
ダイオードが複数のダイオード部２０，２０…に分割さ
れ、これをゲート・ソース間に並列形態で接続して形成
され、このダイオード部２０，２０…が酸化シリコン膜
２上のポリシリコン層３に、メッシュ状に多数設けられ
ているので、ダイオードのｐｎ接合面の面積が著しく大
きくなり、寄生抵抗が小さくなる。この結果、サージ電
流がダイオードを流れた場合に、ゲート酸化膜にかかる
電圧（降伏電圧）が低く抑えられ、ダイオードのクラン
プ効果が高められ、その保護機能が向上する。
【００１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、ゲート電極にオーミック接続されるｎ+
形拡散層３ａを、ポリシリコン層３上に島状に多数形成
し、これをダイオード部２０を構成するｐ形、ｎ形拡散
層３ｃで囲んだ例を示したが、上記ｎ+形拡散層３ａを
ストライプ形に形成したり、リング状に形成する等して
も、ダイオードのｐｎ接合面の面積を拡大することがで
きる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、ゲート電極にオーミック接続されるｎ+
形拡散層３ａを、ポリシリコン層３上に島状に多数形成
し、これをダイオード部２０を構成するｐ形、ｎ形拡散
層３ｃで囲んだ例を示したが、上記ｎ+形拡散層３ａを
ストライプ形に形成したり、リング状に形成する等して
も、ダイオードのｐｎ接合面の面積を拡大することがで
きる。
【００１９】又、本実施例では、各ダイオード部２０
は、３つのダイオードが直列形態で接続した構造となっ
ているが、設定される逆耐圧の値に応じて、接続される
ダイオードの数を増減してもよい。
は、３つのダイオードが直列形態で接続した構造となっ
ているが、設定される逆耐圧の値に応じて、接続される
ダイオードの数を増減してもよい。
【００２０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である縦型パ
ワーＭＯＳトランジスタに適用した場合について説明し
たが、この発明はそれに限定されるものでなく、イント
リシック・ゲート・バイポーラ・トランジスタ（ＩＧＢ
Ｐ）等、ゲート酸化膜を具えたＭＯＳトランジスタ構造
を有する半導体装置技術一般に利用することができる。
なされた発明をその背景となった利用分野である縦型パ
ワーＭＯＳトランジスタに適用した場合について説明し
たが、この発明はそれに限定されるものでなく、イント
リシック・ゲート・バイポーラ・トランジスタ（ＩＧＢ
Ｐ）等、ゲート酸化膜を具えたＭＯＳトランジスタ構造
を有する半導体装置技術一般に利用することができる。
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ボンディングパッド近傍に形成
される入力保護ダイオードの寄生容量を、ダイオード形
成領域を大きくすることなく、小さくできるので、その
クランプ効果が高められ、保護機能が向上する。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ボンディングパッド近傍に形成
される入力保護ダイオードの寄生容量を、ダイオード形
成領域を大きくすることなく、小さくできるので、その
クランプ効果が高められ、保護機能が向上する。
【図１】本実施例の縦型パワーＭＯＳトランジスタのボ
ンディングパッド部分を拡大して示した断面図である。
ンディングパッド部分を拡大して示した断面図である。
【図２】ゲート電極用ボンディングパッドの下のポリシ
リコン層３に多数形成されたダイオード部のレイアウト
を示す平面図である。
リコン層３に多数形成されたダイオード部のレイアウト
を示す平面図である。
【図３】ゲート電極用ボンディングパッドとボンディン
グワイヤの接続状態を示す説明図である。
グワイヤの接続状態を示す説明図である。
【図４】ゲート電極とソース電極との間に、入力保護ダ
イオードが接続されパワーＭＯＳトランジスタを示す回
路図である。
イオードが接続されパワーＭＯＳトランジスタを示す回
路図である。
【図５】サージ電流の変化にともなうゲート酸化膜の電
圧の変化を、本発明と従来とで比較したグラフである。
圧の変化を、本発明と従来とで比較したグラフである。
【図６】従来の縦型パワーＭＯＳトランジスタのボンデ
ィングパッド部分を拡大して示した断面図である。
ィングパッド部分を拡大して示した断面図である。
【図７】従来の入力保護ダイオードのレイアウトを示す
平面図である。
平面図である。
１ 半導体基板 ３ ポリシリコン層 ３ａ 島状のｎ+形拡散層 ３ｂ ソース電極とオーミック接続されるｎ+形拡散層 ３ｃ ｐｎ接合形ダイオードを構成するリング状拡散層
（ｐ形，ｎ形） ４Ａ，４Ｂ コンタクトホール ５Ａ ゲート電極用ボンディングパッド ５Ｂ ソース電極 １０ パワーＭＯＳトランジスタ １４ ポリシリコンダイオード ２０ ダイオード部
（ｐ形，ｎ形） ４Ａ，４Ｂ コンタクトホール ５Ａ ゲート電極用ボンディングパッド ５Ｂ ソース電極 １０ パワーＭＯＳトランジスタ １４ ポリシリコンダイオード ２０ ダイオード部
Claims (3)
- 【請求項１】 ＭＯＳトランジスタ構造を有する半導体
デバイスのゲート電極とソース電極との間に、入力保護
回路を構成するダイオードが形成された半導体装置にお
いて、ゲート電極用のボンディングパッドの下の半導体
基板に、絶縁膜を介してポリシリコン層が該パッドの形
状に合わせて形成され、該ポリシリコン層に形成された
不純物拡散層によって上記ダイオードが構成されている
ことを特徴とする半導体装置。 - 【請求項２】 上記ポリシリコン層には、上記ゲート電
極とオーミック接続される高濃度不純物拡散層が島状に
多数形成され、この島状の不純物拡散層を囲むように、
上記ダイオードを構成するリング状のｐ形拡散層、及び
ｎ形拡散層が形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 上記ゲート電極用のボンディングパッド
は、ボンディングワイヤ結線時の押圧力に応じてその厚
さが決定されていることを特徴とする請求項１又は２に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10684394A JPH07321305A (ja) | 1994-05-20 | 1994-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10684394A JPH07321305A (ja) | 1994-05-20 | 1994-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321305A true JPH07321305A (ja) | 1995-12-08 |
Family
ID=14443955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10684394A Pending JPH07321305A (ja) | 1994-05-20 | 1994-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321305A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0948050A1 (en) * | 1998-03-24 | 1999-10-06 | STMicroelectronics S.r.l. | Electronic semiconductor power device with polycrystalline silicon components |
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
-
1994
- 1994-05-20 JP JP10684394A patent/JPH07321305A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0948050A1 (en) * | 1998-03-24 | 1999-10-06 | STMicroelectronics S.r.l. | Electronic semiconductor power device with polycrystalline silicon components |
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4399449A (en) | Composite metal and polysilicon field plate structure for high voltage semiconductor devices | |
| JP2766239B2 (ja) | 高耐圧半導体装置 | |
| US4100561A (en) | Protective circuit for MOS devices | |
| JP2913158B2 (ja) | 静電破壊防止回路を有するｍｏｓトランジスタ構造体 | |
| JPH0427712B2 (ja) | ||
| US6495863B2 (en) | Semiconductor device having diode for input protection circuit of MOS structure device | |
| JP2003174169A (ja) | 半導体装置 | |
| JP2877408B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
| JPH07321305A (ja) | 半導体装置 | |
| US6459128B1 (en) | Field-effect transistor | |
| JPS6394667A (ja) | 半導体集積回路 | |
| JPH07321307A (ja) | 半導体装置 | |
| JPS6146062A (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| US20020105053A1 (en) | Integrated circuit with bipolar transistors having different emitter base junction widths | |
| JPH045862A (ja) | 半導体入出力保護回路 | |
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| JPH0434963A (ja) | 半導体装置 | |
| JPH0669510A (ja) | 高耐圧半導体装置 | |
| JPH08222703A (ja) | 半導体装置 | |
| JPH01290265A (ja) | Ｍｏｓ型半導体装置 | |
| JPH09181335A (ja) | 半導体装置 | |
| JPH02192170A (ja) | 半導体素子 | |
| KR960010070B1 (ko) | 박막트랜지스터 스태틱 램(tft sram) 제조방법 | |
| JP2000294779A (ja) | 半導体装置およびその製法 |