JP2913158B2 - 静電破壊防止回路を有するｍｏｓトランジスタ構造体 - Google Patents
静電破壊防止回路を有するｍｏｓトランジスタ構造体Info
- Publication number
- JP2913158B2 JP2913158B2 JP8121932A JP12193296A JP2913158B2 JP 2913158 B2 JP2913158 B2 JP 2913158B2 JP 8121932 A JP8121932 A JP 8121932A JP 12193296 A JP12193296 A JP 12193296A JP 2913158 B2 JP2913158 B2 JP 2913158B2
- Authority
- JP
- Japan
- Prior art keywords
- islands
- transistor structure
- metal oxide
- gate
- semiconductor transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015556 catabolic process Effects 0.000 title 1
- 230000002265 prevention Effects 0.000 title 1
- 238000009792 diffusion process Methods 0.000 claims description 50
- 238000004519 manufacturing process Methods 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 229910044991 metal oxide Inorganic materials 0.000 claims description 17
- 150000004706 metal oxides Chemical class 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 10
- 238000001465 metallisation Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000009827 uniform distribution Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 101000756817 Drosophila melanogaster Regulator of G-protein signaling loco Proteins 0.000 description 1
- 235000000001 Phoenix pusilla Nutrition 0.000 description 1
- 244000290891 Phoenix pusilla Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）装置における静電気放電（ＥＳＤ）保護回路用
ＭＯＳ（金属酸化膜半導体）トランジスタ構造体に係
り、詳しくは、半導体ＩＣ装置、例えば、自己整合（セ
ルフアライン）により、サリサイドを用いて製造された
ＩＣ装置において、拡散抵抗の形態で製造されるＥＳＤ
保護回路用ＭＯＳトランジスタ構造の構成に関するもの
である。
（ＩＣ）装置における静電気放電（ＥＳＤ）保護回路用
ＭＯＳ（金属酸化膜半導体）トランジスタ構造体に係
り、詳しくは、半導体ＩＣ装置、例えば、自己整合（セ
ルフアライン）により、サリサイドを用いて製造された
ＩＣ装置において、拡散抵抗の形態で製造されるＥＳＤ
保護回路用ＭＯＳトランジスタ構造の構成に関するもの
である。
【０００２】
【従来の技術】Ｎ型ＭＯＳトランジスタは、ゲート接地
型とゲート結合型のいずれも、半導体ＩＣ装置内のＥＳ
Ｄ保護回路用主要素子としてこれまで広く利用されてき
た。例えば、アラン・リー他の「２モードの抵抗特性を
有する静電保護回路（Ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ
ｐｒｏｔｅｃｔｉｏｎ ｃｉｒｃｕｉｔ ｗｉｔｈ ｂ
ｉｍｏｄａｌ ｒｅｓｉｓｔａｎｃｅ ｃｈａｒａｃｔ
ｅｒｉｓｔｉｃｓ）」と題する米国特許第５，２７０，
５６５号には、保護手段としてＭＯＳトランジスタを利
用したＥＳＤ保護回路が提案されている。しかし、この
ＭＯＳトランジスタは、自己整合製造法によって生成さ
れたものではない。添付図面の図７（ａ）は、保護回路
用にリー他によって採用されたＮＭＯＳ ＥＳＤ保護ト
ランジスタの略平面図である。図７（ｂ）は、図７
（ａ）のＥＳＤ保護装置の等価回路についての略図であ
る。
型とゲート結合型のいずれも、半導体ＩＣ装置内のＥＳ
Ｄ保護回路用主要素子としてこれまで広く利用されてき
た。例えば、アラン・リー他の「２モードの抵抗特性を
有する静電保護回路（Ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ
ｐｒｏｔｅｃｔｉｏｎ ｃｉｒｃｕｉｔ ｗｉｔｈ ｂ
ｉｍｏｄａｌ ｒｅｓｉｓｔａｎｃｅ ｃｈａｒａｃｔ
ｅｒｉｓｔｉｃｓ）」と題する米国特許第５，２７０，
５６５号には、保護手段としてＭＯＳトランジスタを利
用したＥＳＤ保護回路が提案されている。しかし、この
ＭＯＳトランジスタは、自己整合製造法によって生成さ
れたものではない。添付図面の図７（ａ）は、保護回路
用にリー他によって採用されたＮＭＯＳ ＥＳＤ保護ト
ランジスタの略平面図である。図７（ｂ）は、図７
（ａ）のＥＳＤ保護装置の等価回路についての略図であ
る。
【０００３】図７（ａ）に示すように、金属被膜１１に
より、トランジスタ素子のドレイン領域のドレイン接点
１４、１５、１６、および１７が接続され、金属被膜１
２により、ソース領域のソース接点１８、１９、２０、
および２１が接続されている。参照番号１３が示す領域
には、このトランジスタ構造に必要なｎ＋拡散ドレイン
領域が含まれており、参照番号１３’は、ｎ＋拡散ソー
ス領域を示している。通常、リー他の特許に開示されて
いるように、ドレイン接点１４〜１７は、トランジスタ
すなわちトランジスタ構造体のゲート１０の端から約数
マイクロメートル、例えば、５マイクロメートルの間隔
で離間している。これによって、ｎ拡散抵抗を、図７
（ｂ）において参照番号２２により示される抵抗ネット
ワークのようなネットワーク型の分布抵抗にすることが
できる。分布抵抗網２２の動作について以下に簡単に述
べる。
より、トランジスタ素子のドレイン領域のドレイン接点
１４、１５、１６、および１７が接続され、金属被膜１
２により、ソース領域のソース接点１８、１９、２０、
および２１が接続されている。参照番号１３が示す領域
には、このトランジスタ構造に必要なｎ＋拡散ドレイン
領域が含まれており、参照番号１３’は、ｎ＋拡散ソー
ス領域を示している。通常、リー他の特許に開示されて
いるように、ドレイン接点１４〜１７は、トランジスタ
すなわちトランジスタ構造体のゲート１０の端から約数
マイクロメートル、例えば、５マイクロメートルの間隔
で離間している。これによって、ｎ拡散抵抗を、図７
（ｂ）において参照番号２２により示される抵抗ネット
ワークのようなネットワーク型の分布抵抗にすることが
できる。分布抵抗網２２の動作について以下に簡単に述
べる。
【０００４】まず初めに、ＥＳＤ現象が発生すると、Ｍ
ＯＳ保護トランジスタ構造体のドレイン領域から流れる
放電電流は分布抵抗網によって、一様に分散しながらソ
ース領域の方向に流動することができる。
ＯＳ保護トランジスタ構造体のドレイン領域から流れる
放電電流は分布抵抗網によって、一様に分散しながらソ
ース領域の方向に流動することができる。
【０００５】次に、ＥＳＤ現象の過渡電流がトランジス
タ構造体のゲートに近接する希薄領域（ウィークスポッ
ト）に流れ込むと、分布抵抗網によって希薄領域付近の
電位が上昇し、この上昇により、局部熱応力の発生によ
る装置損傷を防止する。
タ構造体のゲートに近接する希薄領域（ウィークスポッ
ト）に流れ込むと、分布抵抗網によって希薄領域付近の
電位が上昇し、この上昇により、局部熱応力の発生によ
る装置損傷を防止する。
【０００６】ＥＳＤ電流がドレインからソースへと一様
に分散するように設計されたＥＳＤ保護トランジスタ構
造体の従来型の配列を、図８（ａ）および図８（ｂ）に
示している。図８（ａ）は、保護回路用のＮＭＯＳ Ｅ
ＳＤ保護トランジスタ構造体の従来型配列の平面図を概
略的に示したものであり、図８（ｂ）は、図８（ａ）の
回路装置の略図である。
に分散するように設計されたＥＳＤ保護トランジスタ構
造体の従来型の配列を、図８（ａ）および図８（ｂ）に
示している。図８（ａ）は、保護回路用のＮＭＯＳ Ｅ
ＳＤ保護トランジスタ構造体の従来型配列の平面図を概
略的に示したものであり、図８（ｂ）は、図８（ａ）の
回路装置の略図である。
【０００７】周知のように、ＩＣ装置のリードピンは、
静電電位が与えられることから、ＩＣ装置でのＥＳＤ現
象を開始する経路となる。保護の必要上、ＥＳＤ保護Ｍ
ＯＳトランジスタ網は、通常、ＩＣパッケージの内部
で、各ＩＣリードピン用のワイヤボンディングパッドと
その後方にある回路素子との間に設けられる。図８
（ａ）に示すように、ワイヤボンディングパッド２５
は、ダイ上に配置されたＩＣ回路をチップキャリアのリ
ードフレームに連結可能にするが、それ自体は、保護Ｍ
ＯＳトランジスタ構造体のドレイン接点に連結されてい
る。一方、ＥＳＤ保護ＭＯＳトランジスタ構造体のソー
ス接点は、図中に点２７として概略的に示されている装
置接地電圧ＶSSに連結されている。
静電電位が与えられることから、ＩＣ装置でのＥＳＤ現
象を開始する経路となる。保護の必要上、ＥＳＤ保護Ｍ
ＯＳトランジスタ網は、通常、ＩＣパッケージの内部
で、各ＩＣリードピン用のワイヤボンディングパッドと
その後方にある回路素子との間に設けられる。図８
（ａ）に示すように、ワイヤボンディングパッド２５
は、ダイ上に配置されたＩＣ回路をチップキャリアのリ
ードフレームに連結可能にするが、それ自体は、保護Ｍ
ＯＳトランジスタ構造体のドレイン接点に連結されてい
る。一方、ＥＳＤ保護ＭＯＳトランジスタ構造体のソー
ス接点は、図中に点２７として概略的に示されている装
置接地電圧ＶSSに連結されている。
【０００８】ＥＳＤ現象の発生時に保護ＭＯＳトランジ
スタ構造体の内部にＥＳＤ電流を配電するため、ＥＳＤ
保護ＭＯＳトランジスタ構造体のソース接点と装置接地
点２７との接続は、図８（ａ）の例に示されるように、
物理的にはボンディングパッド２５の位置に対して斜め
向かい側の位置に配置されなければならない。図８
（ａ）の破線矢印と図８（ｂ）の実線矢印によってそれ
ぞれ概略的に示される通り、これによってＥＳＤ現象発
生中にＥＳＤ電流Ｉのほぼ均一な配電を行うことが出来
る。
スタ構造体の内部にＥＳＤ電流を配電するため、ＥＳＤ
保護ＭＯＳトランジスタ構造体のソース接点と装置接地
点２７との接続は、図８（ａ）の例に示されるように、
物理的にはボンディングパッド２５の位置に対して斜め
向かい側の位置に配置されなければならない。図８
（ａ）の破線矢印と図８（ｂ）の実線矢印によってそれ
ぞれ概略的に示される通り、これによってＥＳＤ現象発
生中にＥＳＤ電流Ｉのほぼ均一な配電を行うことが出来
る。
【０００９】
【発明が解決しようとする課題】しかしながら、ＥＳＤ
保護ＭＯＳトランジスタ構造体の各ソース接点が接地点
２７に物理的に接続されている位置は、図９に概略的に
示されるように、ボンディングパッド２５の位置に対し
て実質的に斜方向に位置していないことから、ＥＳＤ現
象中にＥＳＤ電流Ｉの均一な配電は期待できない。この
状態は、図９の中で、ＥＳＤ電流Ｉの配電を表す不均等
に配分された破線矢印により概略的に示されている。図
９の例において、ボンディングパッド２５と接地点２７
の双方に対する接続位置が、ＥＳＤ保護ＭＯＳトランジ
スタ構造体の左側に偏向している。
保護ＭＯＳトランジスタ構造体の各ソース接点が接地点
２７に物理的に接続されている位置は、図９に概略的に
示されるように、ボンディングパッド２５の位置に対し
て実質的に斜方向に位置していないことから、ＥＳＤ現
象中にＥＳＤ電流Ｉの均一な配電は期待できない。この
状態は、図９の中で、ＥＳＤ電流Ｉの配電を表す不均等
に配分された破線矢印により概略的に示されている。図
９の例において、ボンディングパッド２５と接地点２７
の双方に対する接続位置が、ＥＳＤ保護ＭＯＳトランジ
スタ構造体の左側に偏向している。
【００１０】図８（ａ）と図９に示されるような相異な
る配列の影響によって生じるＥＳＤ電流の作用の違いに
ついては、例えば、１９９１年の「ＥＯＳ／ＥＳＤシン
ポジウム議事録（ＥＯＳ／ＥＳＤ Ｓｙｍｐｏｓｉｕｍ
Ｐｒｏｃｅｅｄｉｎｇｓ）」に述べられている。論文
「不適切な金属経路選択による不均一なＥＳＤ電流の配
電（Ｎｏｎｕｎｉｆｏｒｍ ＥＳＤ Ｃｕｒｒｅｎｔ
Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｄｕｅ Ｔｏ Ｉｍｐｒｏ
ｐｅｒ Ｍｅｔａｌ Ｒｏｕｔｉｎｇ）」の１０４〜１
０９頁に、ガディ・クリーガー他がこの現象について論
じている。
る配列の影響によって生じるＥＳＤ電流の作用の違いに
ついては、例えば、１９９１年の「ＥＯＳ／ＥＳＤシン
ポジウム議事録（ＥＯＳ／ＥＳＤ Ｓｙｍｐｏｓｉｕｍ
Ｐｒｏｃｅｅｄｉｎｇｓ）」に述べられている。論文
「不適切な金属経路選択による不均一なＥＳＤ電流の配
電（Ｎｏｎｕｎｉｆｏｒｍ ＥＳＤ Ｃｕｒｒｅｎｔ
Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｄｕｅ Ｔｏ Ｉｍｐｒｏ
ｐｅｒ Ｍｅｔａｌ Ｒｏｕｔｉｎｇ）」の１０４〜１
０９頁に、ガディ・クリーガー他がこの現象について論
じている。
【００１１】半導体ＩＣ装置の機能サイズがミクロン以
下の水準にまで縮小していることから、高速ＩＣの作成
に関するデザインルールの指針の一つとして、ＭＯＳト
ランジスタ構成部品を作成するために自己整合によるシ
リサイド（サリサイド）製造法の採用が考えられる。そ
の目的は、ソース／ドレイン領域のシート抵抗を効果的
に低下させることにあるため、製造されたＭＯＳトラン
ジスタは、高速な動作が可能である。しかし、高速回路
素子にサリサイドを使用する場合には、これらのＩＣ装
置の回路に対して適切なＥＳＤ保護を維持しなければな
らない。基本的に、ＥＳＤ保護回路を同じサリサイド類
の製造技術によって実現した場合、ＥＳＤ保護回路のｎ
＋拡散領域におけるシート抵抗は、１スクエア当たり約
６０Ωの従来の範囲から１スクエア当たり約２〜３Ωま
で減少する。例えば、図７（ａ）の配列を取り上げる
と、領域１３内のｎ＋拡散領域における抵抗は、約３０
０Ωから約１０〜１５Ωまで低下する。
下の水準にまで縮小していることから、高速ＩＣの作成
に関するデザインルールの指針の一つとして、ＭＯＳト
ランジスタ構成部品を作成するために自己整合によるシ
リサイド（サリサイド）製造法の採用が考えられる。そ
の目的は、ソース／ドレイン領域のシート抵抗を効果的
に低下させることにあるため、製造されたＭＯＳトラン
ジスタは、高速な動作が可能である。しかし、高速回路
素子にサリサイドを使用する場合には、これらのＩＣ装
置の回路に対して適切なＥＳＤ保護を維持しなければな
らない。基本的に、ＥＳＤ保護回路を同じサリサイド類
の製造技術によって実現した場合、ＥＳＤ保護回路のｎ
＋拡散領域におけるシート抵抗は、１スクエア当たり約
６０Ωの従来の範囲から１スクエア当たり約２〜３Ωま
で減少する。例えば、図７（ａ）の配列を取り上げる
と、領域１３内のｎ＋拡散領域における抵抗は、約３０
０Ωから約１０〜１５Ωまで低下する。
【００１２】ＥＳＤ保護素子に見られるこのような抵抗
の減少により直接得られる結果は明らかである。最も重
要な点は、保護回路の後ろにある回路素子に対するＥＳ
Ｄ保護の効力が３〜５倍減少することである。基本的
に、ＩＣ素子に対するＥＳＤ保護の効力が大幅に減少す
るので、場合によっては、効力がないとみなされること
もある。例えば、装置の耐圧が、必要とされている２Ｋ
Ｖではなく、わずか６００Ｖしか維持できない。さら
に、ＥＳＤ保護能力が低下した場合、ＥＳＤによって発
生した高い電界強度により、ＭＯＳトランジスタ構造体
のゲート酸化膜が破壊する可能性が大きくなる。すなわ
ち、ＥＳＤ対策としての保護がとても効果的とはいえな
い状態にあることから、ＭＯＳトランジスタ構造体のソ
ースおよびドレイン領域が短絡を引き起こす可能性があ
る。
の減少により直接得られる結果は明らかである。最も重
要な点は、保護回路の後ろにある回路素子に対するＥＳ
Ｄ保護の効力が３〜５倍減少することである。基本的
に、ＩＣ素子に対するＥＳＤ保護の効力が大幅に減少す
るので、場合によっては、効力がないとみなされること
もある。例えば、装置の耐圧が、必要とされている２Ｋ
Ｖではなく、わずか６００Ｖしか維持できない。さら
に、ＥＳＤ保護能力が低下した場合、ＥＳＤによって発
生した高い電界強度により、ＭＯＳトランジスタ構造体
のゲート酸化膜が破壊する可能性が大きくなる。すなわ
ち、ＥＳＤ対策としての保護がとても効果的とはいえな
い状態にあることから、ＭＯＳトランジスタ構造体のソ
ースおよびドレイン領域が短絡を引き起こす可能性があ
る。
【００１３】デイビッド・クラカウア他は、１９９２年
のＥＯＳ／ＥＳＤシンポジウム議事録（ＥＯＳ／ＥＳＤ
Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ）に発表
された論文「３．３ＶサブミクロンシリサイドＣＭＯＳ
技法によるＥＳＤ保護（ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ
ｉｎ ａ ３．３Ｖ Ｓｕｂ−ｍｉｃｒｏｎ Ｓｉｌ
ｉｃｉｄｅｄ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ）」の
中で、この問題の解決策を提案している。クラカウア他
は、サリサイド製造法を実施する前にホトマスクを利用
して、ＥＳＤ保護回路のトランジスタチャネル領域の端
から約３．０マイクロメートル以内の領域をカバーする
ことを提案している。これにより、ｎ＋拡散ドレイン領
域（図７（ａ）の領域１３）の抵抗を増加させることが
できるが、明らかに不利益と思われる点が依然としてあ
る程度残っている。すなわち、追加したホトマスク層を
使用することにより、装置製造のコストだけでなく、複
雑さも増加する。
のＥＯＳ／ＥＳＤシンポジウム議事録（ＥＯＳ／ＥＳＤ
Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ）に発表
された論文「３．３ＶサブミクロンシリサイドＣＭＯＳ
技法によるＥＳＤ保護（ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ
ｉｎ ａ ３．３Ｖ Ｓｕｂ−ｍｉｃｒｏｎ Ｓｉｌ
ｉｃｉｄｅｄ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ）」の
中で、この問題の解決策を提案している。クラカウア他
は、サリサイド製造法を実施する前にホトマスクを利用
して、ＥＳＤ保護回路のトランジスタチャネル領域の端
から約３．０マイクロメートル以内の領域をカバーする
ことを提案している。これにより、ｎ＋拡散ドレイン領
域（図７（ａ）の領域１３）の抵抗を増加させることが
できるが、明らかに不利益と思われる点が依然としてあ
る程度残っている。すなわち、追加したホトマスク層を
使用することにより、装置製造のコストだけでなく、複
雑さも増加する。
【００１４】そこで、本発明は、ＩＣ装置製造工程を複
雑にする保護回路用の別の製造工程に頼ることなく、自
己整合によるシリサイド製造技術と互換性のあるＩＣ装
置のＥＳＤ保護回路用ＭＯＳトランジスタ構造体を提供
することを目的としている。
雑にする保護回路用の別の製造工程に頼ることなく、自
己整合によるシリサイド製造技術と互換性のあるＩＣ装
置のＥＳＤ保護回路用ＭＯＳトランジスタ構造体を提供
することを目的としている。
【００１５】さらに、本発明は、トランジスタのゲート
端部およびドレイン間の領域内で得られる空間的効果に
より、自己整合によるシリサイド製造技術を用いてドレ
インの分布抵抗を利用するＩＣ装置のＥＳＤ保護回路用
ＭＯＳトランジスタ構造を提供することを目的としてい
る。
端部およびドレイン間の領域内で得られる空間的効果に
より、自己整合によるシリサイド製造技術を用いてドレ
インの分布抵抗を利用するＩＣ装置のＥＳＤ保護回路用
ＭＯＳトランジスタ構造を提供することを目的としてい
る。
【００１６】さらに、本発明は、ワイヤボンディングパ
ッドから装置接地までＥＳＤ電流を均一に配電できるよ
うなＩＣ装置のＥＳＤ保護回路用ＭＯＳトランジスタ構
造を提供することを目的としている。
ッドから装置接地までＥＳＤ電流を均一に配電できるよ
うなＩＣ装置のＥＳＤ保護回路用ＭＯＳトランジスタ構
造を提供することを目的としている。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、ＩＣ装置のシリコン基板に形成された
ドレイン拡散領域と、シリコン基板に形成されたソース
拡散領域と、シリコン基板に形成されたゲートと、ドレ
イン拡散領域に均等に配分された複数の分離した島とか
ら成るＩＣ装置のＥＳＤ保護回路用ＭＯＳトランジスタ
構造を提供する。この分離した島により、ドレイン領域
の拡散抵抗がＥＳＤ電流保護手段として使用するのに適
した水準まで増加する。ここに開示されるＭＯＳトラン
ジスタ構造は、ＩＣ装置用回路構成の作製に用いられる
サリサイド製法と完全に互換性のあるサリサイド製法に
基づく製造方法により製造できる。
に、本発明では、ＩＣ装置のシリコン基板に形成された
ドレイン拡散領域と、シリコン基板に形成されたソース
拡散領域と、シリコン基板に形成されたゲートと、ドレ
イン拡散領域に均等に配分された複数の分離した島とか
ら成るＩＣ装置のＥＳＤ保護回路用ＭＯＳトランジスタ
構造を提供する。この分離した島により、ドレイン領域
の拡散抵抗がＥＳＤ電流保護手段として使用するのに適
した水準まで増加する。ここに開示されるＭＯＳトラン
ジスタ構造は、ＩＣ装置用回路構成の作製に用いられる
サリサイド製法と完全に互換性のあるサリサイド製法に
基づく製造方法により製造できる。
【００１８】
【発明の実施の形態】図１（ａ）〜（ｃ）と図２（ａ）
〜（ｃ）に、本発明の第１実施例が示されている。図１
（ａ）〜（ｃ）は、それぞれ、選択された製造段階にお
ける保護回路の第１実施例のＥＳＤ保護ＭＯＳトランジ
スタ構造の平面図を示しており、これに対応する図２
（ａ）〜（ｃ）は、その各断面図を示している。ＥＳＤ
保護ＭＯＳトランジスタ構造体が本発明の主題であるこ
とから、トランジスタ構造体を中心に説明を行い、保護
回路の他のあらゆる関連部分については、当業者にとっ
て周知であることから、詳細な説明は行わない。
〜（ｃ）に、本発明の第１実施例が示されている。図１
（ａ）〜（ｃ）は、それぞれ、選択された製造段階にお
ける保護回路の第１実施例のＥＳＤ保護ＭＯＳトランジ
スタ構造の平面図を示しており、これに対応する図２
（ａ）〜（ｃ）は、その各断面図を示している。ＥＳＤ
保護ＭＯＳトランジスタ構造体が本発明の主題であるこ
とから、トランジスタ構造体を中心に説明を行い、保護
回路の他のあらゆる関連部分については、当業者にとっ
て周知であることから、詳細な説明は行わない。
【００１９】図１（ａ）および図２（ａ）に示すよう
に、本発明の第１実施例によるＥＳＤ保護ＭＯＳトラン
ジスタの製造工程には、Ｐ型シリコン基板４０上に酸化
膜４１とポリシリコン膜４２とを連続的に形成する第１
段階が含まれている。次に、図１（ｂ）および図２
（ｂ）に示す通り、ホトリソグラフィ法により、複数の
浮遊ポリシリコン島４４、４５、および４６と、細長い
ストリップ形状のポリシリコンゲート４３とを形成す
る。最後に、図１（ｃ）および図２（ｃ）に示すよう
に、イオン注入法により、ｎ＋拡散ドレイン領域４７と
ｎ＋拡散ソース領域４８とをそれぞれ形成する。この段
階では、複数の浮遊ポリシリコン島４４、４５、および
４６がストリップ型ポリシリコンゲート４３の両側に沿
って形成され、下層の酸化膜４１と組み合わされて後述
する機能を備えた本発明の分離島形状を組成できること
が明らかである。
に、本発明の第１実施例によるＥＳＤ保護ＭＯＳトラン
ジスタの製造工程には、Ｐ型シリコン基板４０上に酸化
膜４１とポリシリコン膜４２とを連続的に形成する第１
段階が含まれている。次に、図１（ｂ）および図２
（ｂ）に示す通り、ホトリソグラフィ法により、複数の
浮遊ポリシリコン島４４、４５、および４６と、細長い
ストリップ形状のポリシリコンゲート４３とを形成す
る。最後に、図１（ｃ）および図２（ｃ）に示すよう
に、イオン注入法により、ｎ＋拡散ドレイン領域４７と
ｎ＋拡散ソース領域４８とをそれぞれ形成する。この段
階では、複数の浮遊ポリシリコン島４４、４５、および
４６がストリップ型ポリシリコンゲート４３の両側に沿
って形成され、下層の酸化膜４１と組み合わされて後述
する機能を備えた本発明の分離島形状を組成できること
が明らかである。
【００２０】一方、重要点として指摘したいのは、分離
島形状を作成するための上記の製造工程段階は、シリサ
イド拡散またはサリサイドＣＭＯＳ製法に基づく構成部
品を作成するための半導体製造工程と完全に互換性があ
る点である。周知のように、これにより、ＥＳＤ保護回
路と当該ＩＣ装置の主回路の両方を同じ技術で製造でき
るようになる。以下に説明するように、このことは、コ
ストの削減にとどまらず、製造上の煩雑さも減少させる
ことを意味している。さらに、本発明の方法は、シリサ
イドＣＭＯＳ製法に基づく構成部品、例えば、シリサイ
ドのソースおよびドレインを備えた構成部品を作成する
ための半導体製造工程とも互換性がある。
島形状を作成するための上記の製造工程段階は、シリサ
イド拡散またはサリサイドＣＭＯＳ製法に基づく構成部
品を作成するための半導体製造工程と完全に互換性があ
る点である。周知のように、これにより、ＥＳＤ保護回
路と当該ＩＣ装置の主回路の両方を同じ技術で製造でき
るようになる。以下に説明するように、このことは、コ
ストの削減にとどまらず、製造上の煩雑さも減少させる
ことを意味している。さらに、本発明の方法は、シリサ
イドＣＭＯＳ製法に基づく構成部品、例えば、シリサイ
ドのソースおよびドレインを備えた構成部品を作成する
ための半導体製造工程とも互換性がある。
【００２１】次に、図３（ａ）〜（ｃ）および図４
（ａ）〜（ｃ）を参照しながら、本発明の第２実施例に
ついて説明する。図３（ａ）〜（ｃ）は、第２実施例に
よるＥＳＤ保護ＭＯＳトランジスタの半導体構造の平面
図であり、製造工程の選択された段階の状態を示してい
る。図４（ａ）〜（ｃ）は、図３（ａ）〜（ｃ）の各平
面図に対応する断面図である。
（ａ）〜（ｃ）を参照しながら、本発明の第２実施例に
ついて説明する。図３（ａ）〜（ｃ）は、第２実施例に
よるＥＳＤ保護ＭＯＳトランジスタの半導体構造の平面
図であり、製造工程の選択された段階の状態を示してい
る。図４（ａ）〜（ｃ）は、図３（ａ）〜（ｃ）の各平
面図に対応する断面図である。
【００２２】図３（ａ）および図４（ａ）に示すよう
に、第２実施例のＥＳＤ保護ＭＯＳトランジスタの製造
工程には、Ｐ型シリコン基板６０上にパッド酸化膜６１
と窒化膜６２を連続的に形成する段階が含まれている。
次に、図３（ｂ）および図４（ｂ）に示すように、ホト
リソグラフィ法により、マスク層で保護された面から露
出した部分の窒化膜６２とパッド酸化膜６１とのそれぞ
れの領域にエッチングをほどこすことにより、所望のフ
ィールド酸化領域を形成する。さらに、トランジスタの
フィールド酸化膜を形成する多くのフィールド酸化島６
３、６４、および６５が、例えば、ロコス（ＬＯＣＯ
Ｓ：シリコン選択酸化法）法により形成される。次に、
図３（ｃ）および図４（ｃ）に示すように、エッチング
法により、パッド酸化膜６１と窒化膜６２とを取り除
く。別のホトリソグラフィ法により、この後に、ゲート
酸化膜６６の形成とゲートとしてのポリシリコン膜６７
の形成が行われる。最後に、イオン注入法により、ｎ＋
拡散ドレイン領域６８とｎ＋拡散ソース領域６９とを形
成する。
に、第２実施例のＥＳＤ保護ＭＯＳトランジスタの製造
工程には、Ｐ型シリコン基板６０上にパッド酸化膜６１
と窒化膜６２を連続的に形成する段階が含まれている。
次に、図３（ｂ）および図４（ｂ）に示すように、ホト
リソグラフィ法により、マスク層で保護された面から露
出した部分の窒化膜６２とパッド酸化膜６１とのそれぞ
れの領域にエッチングをほどこすことにより、所望のフ
ィールド酸化領域を形成する。さらに、トランジスタの
フィールド酸化膜を形成する多くのフィールド酸化島６
３、６４、および６５が、例えば、ロコス（ＬＯＣＯ
Ｓ：シリコン選択酸化法）法により形成される。次に、
図３（ｃ）および図４（ｃ）に示すように、エッチング
法により、パッド酸化膜６１と窒化膜６２とを取り除
く。別のホトリソグラフィ法により、この後に、ゲート
酸化膜６６の形成とゲートとしてのポリシリコン膜６７
の形成が行われる。最後に、イオン注入法により、ｎ＋
拡散ドレイン領域６８とｎ＋拡散ソース領域６９とを形
成する。
【００２３】前記の第１実施例の製造に用いたものと同
様に、トランジスタ構造体のゲート６７の両側に沿って
形成されたフィールド酸化島６３、６４、および６５に
より、本発明の分離島形状が構成される。ＥＳＤ保護手
段としてのこのような分離島形状の動作について、以下
に詳しく説明する。
様に、トランジスタ構造体のゲート６７の両側に沿って
形成されたフィールド酸化島６３、６４、および６５に
より、本発明の分離島形状が構成される。ＥＳＤ保護手
段としてのこのような分離島形状の動作について、以下
に詳しく説明する。
【００２４】第２実施例の分離島形状の作成に関する前
述の製造工程も、また、シリサイドのみならず、サリサ
イドＣＭＯＳ製法に基づく構成部品の半導体製造工程と
互換性がある。これによって、確実に、全体的な製造上
の煩雑性およびコストが削減される。
述の製造工程も、また、シリサイドのみならず、サリサ
イドＣＭＯＳ製法に基づく構成部品の半導体製造工程と
互換性がある。これによって、確実に、全体的な製造上
の煩雑性およびコストが削減される。
【００２５】次に、図５には、本発明の第３実施例の略
平面図が示されている。多数の分離島８１〜８６が複数
列に配置されている。各列では、島自体の長さ方向に沿
って、複数の分離島が一直線に並んでおり、１列内の各
分離島は、（上下）両側の隣接する列の最も近い島と相
対的に交互に重なり合う関係にある。１列内の各島の中
心は、その両側に隣接する２つの列の連続した２島の間
にある分離した空間の中心とほぼ一致する。例えば、図
示されるように、島８６の中心は、島８３と島８４との
間にある分離した空間の中心と一致する。本実施例で
は、島８１〜８６はすべて幅と長さの両方のサイズがほ
ぼ同じである。これは、各列の分離島間の交互に重なり
合う関係に対称的な並びが見られるようにするためであ
る。さらに、各列の島相互の有効ピッチは、ゲート８０
の端からそのすぐ隣の最初の列の島までの距離の２倍で
あり、さらに任意の２つの隣接し合う列相互間の距離の
約２倍に等しい。
平面図が示されている。多数の分離島８１〜８６が複数
列に配置されている。各列では、島自体の長さ方向に沿
って、複数の分離島が一直線に並んでおり、１列内の各
分離島は、（上下）両側の隣接する列の最も近い島と相
対的に交互に重なり合う関係にある。１列内の各島の中
心は、その両側に隣接する２つの列の連続した２島の間
にある分離した空間の中心とほぼ一致する。例えば、図
示されるように、島８６の中心は、島８３と島８４との
間にある分離した空間の中心と一致する。本実施例で
は、島８１〜８６はすべて幅と長さの両方のサイズがほ
ぼ同じである。これは、各列の分離島間の交互に重なり
合う関係に対称的な並びが見られるようにするためであ
る。さらに、各列の島相互の有効ピッチは、ゲート８０
の端からそのすぐ隣の最初の列の島までの距離の２倍で
あり、さらに任意の２つの隣接し合う列相互間の距離の
約２倍に等しい。
【００２６】前記の通り、このような設計形態で製造さ
れたＥＳＤ保護トランジスタ構造体は、ＥＳＤ現象中
に、実質的により均一なＥＳＤ電流の配電を行うことが
出来る。分離島が均一な分布によって配列されているこ
とにより、ＥＳＤ電流は、図５の破線矢印によって示さ
れるように、均一な形状の抵抗格子に沿って配電され
る。ＥＳＤ電流は、ドレイン領域８７から流れ、分離島
の格子内を均一に配電された後、ゲート８０の下を通っ
てソース領域８８に流入し、再び分離島の格子内を均一
に配電される。図５からわかるように、ストリップ型分
離島の両端は、先が細くなっている。技術上周知の通
り、これによって鋭角のかどにおける電流のクラウディ
ング（集中）効果を防止する。
れたＥＳＤ保護トランジスタ構造体は、ＥＳＤ現象中
に、実質的により均一なＥＳＤ電流の配電を行うことが
出来る。分離島が均一な分布によって配列されているこ
とにより、ＥＳＤ電流は、図５の破線矢印によって示さ
れるように、均一な形状の抵抗格子に沿って配電され
る。ＥＳＤ電流は、ドレイン領域８７から流れ、分離島
の格子内を均一に配電された後、ゲート８０の下を通っ
てソース領域８８に流入し、再び分離島の格子内を均一
に配電される。図５からわかるように、ストリップ型分
離島の両端は、先が細くなっている。技術上周知の通
り、これによって鋭角のかどにおける電流のクラウディ
ング（集中）効果を防止する。
【００２７】次に、本発明の第４実施例について説明す
る。図６は、第４実施例の設計を備えたＩＣ装置９９の
平面図を示しており、金属被膜９５により、分離島９３
の格子内にあるＥＳＤ保護トランジスタ構造体のドレイ
ン接点９６を接続している。金属被膜９５の一端は、金
属被膜９５を介して、素子ダイのワイヤボンディングパ
ッド９８に連結されている。一方、金属被膜９４は、ト
ランジスタ構造体のソース接点９７の連結に用いられ、
さらに、その一端は、装置接地電位面、すなわちＶSSに
連結されている。
る。図６は、第４実施例の設計を備えたＩＣ装置９９の
平面図を示しており、金属被膜９５により、分離島９３
の格子内にあるＥＳＤ保護トランジスタ構造体のドレイ
ン接点９６を接続している。金属被膜９５の一端は、金
属被膜９５を介して、素子ダイのワイヤボンディングパ
ッド９８に連結されている。一方、金属被膜９４は、ト
ランジスタ構造体のソース接点９７の連結に用いられ、
さらに、その一端は、装置接地電位面、すなわちＶSSに
連結されている。
【００２８】本実施例では、図面は、ドレイン接点９６
の列とゲートストリップ９０の列の間に配置された３列
の分離島を示している。前記の通り、この３列の分離島
は、１列内の分離島を両脇の列の島と比較した場合、相
対的に交互に重なるように調整配置されている。この分
離島は、前記の第１、第２、および第３実施例について
説明した通り、ＥＳＤ保護トランジスタ構造体のｎ＋拡
散ドレイン領域９１内に形成される。分離島９３の１列
は、ＥＳＤ保護トランジスタ構造体のｎ＋拡散ソース領
域９２内のソース接点９７の列とゲートストリップ９０
との間に配置される。
の列とゲートストリップ９０の列の間に配置された３列
の分離島を示している。前記の通り、この３列の分離島
は、１列内の分離島を両脇の列の島と比較した場合、相
対的に交互に重なるように調整配置されている。この分
離島は、前記の第１、第２、および第３実施例について
説明した通り、ＥＳＤ保護トランジスタ構造体のｎ＋拡
散ドレイン領域９１内に形成される。分離島９３の１列
は、ＥＳＤ保護トランジスタ構造体のｎ＋拡散ソース領
域９２内のソース接点９７の列とゲートストリップ９０
との間に配置される。
【００２９】図６の前記第４実施例に概略が示されてい
るＥＳＤ保護トランジスタ構造体の各構成部分の設計上
の寸法は、１例として、次のように指定してもよい。
るＥＳＤ保護トランジスタ構造体の各構成部分の設計上
の寸法は、１例として、次のように指定してもよい。
【００３０】分離島９３は、それぞれ、長さが約８．５
マイクロメートルで、幅が約０．７５マイクロメートル
とする。
マイクロメートルで、幅が約０．７５マイクロメートル
とする。
【００３１】各列内の分離島のピッチは、約１０マイク
ロメートルで、その内訳は、連続した８．５マイクロメ
ートルの分離島間に１．５マイクロメートル間隔が開い
ている割合とする。
ロメートルで、その内訳は、連続した８．５マイクロメ
ートルの分離島間に１．５マイクロメートル間隔が開い
ている割合とする。
【００３２】分離島の連続した２列間の距離と、島の最
終列からゲートストリップ９０までの距離を、それぞ
れ、約０．７５マイクロメートルとする。
終列からゲートストリップ９０までの距離を、それぞ
れ、約０．７５マイクロメートルとする。
【００３３】ＥＳＤ現象が発生すると、放電電流は、一
端が素子ダイのワイヤボンディングパッドに連結されて
いる金属被膜９５に沿って流れ出し、ドレイン接点９６
の列に沿って配電され、さらに、ＥＳＤ保護トランジス
タ構造体の一部を構成する分離島の格子に沿って配電さ
れ、金属被膜９４に連結されたソース接点９７の列を通
って金属被膜９４に集電し、最後に装置接地電位ＶSSに
流れる。分離島の格子内では、図５の実施例について述
べたように、ＥＳＤ電流は均一に配電される。基本的
に、ＥＳＤ電流は、島の周囲を通り、ドレイン接点９６
からゲート９０の方向に流れる。
端が素子ダイのワイヤボンディングパッドに連結されて
いる金属被膜９５に沿って流れ出し、ドレイン接点９６
の列に沿って配電され、さらに、ＥＳＤ保護トランジス
タ構造体の一部を構成する分離島の格子に沿って配電さ
れ、金属被膜９４に連結されたソース接点９７の列を通
って金属被膜９４に集電し、最後に装置接地電位ＶSSに
流れる。分離島の格子内では、図５の実施例について述
べたように、ＥＳＤ電流は均一に配電される。基本的
に、ＥＳＤ電流は、島の周囲を通り、ドレイン接点９６
からゲート９０の方向に流れる。
【００３４】前記の実際の寸法を備えた本実施例では、
ＥＳＤ保護トランジスタの分割されたＥＳＤ電流部分の
各々は、約２０スクエアのシート抵抗、すなわち４０〜
６０Ω（シート抵抗を２〜３Ω／スクエアとする）の等
価抵抗を有する経路上を伝わる。同じ例では、図示され
るように、ＥＳＤ電流は、ＥＳＤ保護トランジスタ構造
体の２つの格子状形態の方向に中央の金属被膜９５の両
脇に沿って上下に分れてもよく、保護回路全体では約１
０スクエアの拡散抵抗を有し、この抵抗は、それぞれ２
０スクエアを有する２つの格子状形態を並列に接続した
ものに等しい。言うまでもなく、このような抵抗値は、
前記寸法に基づく評価である。当業者にとって明らかな
ように、このような素子が実際に製造された場合、小さ
な相違点があることは予想される。
ＥＳＤ保護トランジスタの分割されたＥＳＤ電流部分の
各々は、約２０スクエアのシート抵抗、すなわち４０〜
６０Ω（シート抵抗を２〜３Ω／スクエアとする）の等
価抵抗を有する経路上を伝わる。同じ例では、図示され
るように、ＥＳＤ電流は、ＥＳＤ保護トランジスタ構造
体の２つの格子状形態の方向に中央の金属被膜９５の両
脇に沿って上下に分れてもよく、保護回路全体では約１
０スクエアの拡散抵抗を有し、この抵抗は、それぞれ２
０スクエアを有する２つの格子状形態を並列に接続した
ものに等しい。言うまでもなく、このような抵抗値は、
前記寸法に基づく評価である。当業者にとって明らかな
ように、このような素子が実際に製造された場合、小さ
な相違点があることは予想される。
【００３５】したがって、このことは、１０スクエアの
拡散抵抗が生じるゲート９０の１０マイクロメートルの
各幅に対し、ゲート９０の１マイクロメートルの幅ごと
に約１００スクエアの拡散抵抗を有していることに等し
い。前記の通り、サリサイド製法に基づく工程によって
製造されたトランジスタのシート抵抗が約２〜３Ω／ス
クエアであることから、１００スクエアの拡散抵抗によ
り、その抵抗は約２００〜３００Ωとなるが、これは、
拡散接点がゲートの端から５マイクロメートル離間した
１マイクロメートルチャネル幅当たりの非シリサイドｎ
＋拡散抵抗と同じ水準である。当業者にとって明らかな
ように、１列内の島のピッチ等の他に、分離島の長さや
幅、あるいは島を構成する列相互間の距離を調節するこ
とにより、様々な値の拡散抵抗が得られる。したがっ
て、図６の実施例における実際の寸法は、あくまでも代
表的な例であり、本発明の範囲を限定するものではな
い。
拡散抵抗が生じるゲート９０の１０マイクロメートルの
各幅に対し、ゲート９０の１マイクロメートルの幅ごと
に約１００スクエアの拡散抵抗を有していることに等し
い。前記の通り、サリサイド製法に基づく工程によって
製造されたトランジスタのシート抵抗が約２〜３Ω／ス
クエアであることから、１００スクエアの拡散抵抗によ
り、その抵抗は約２００〜３００Ωとなるが、これは、
拡散接点がゲートの端から５マイクロメートル離間した
１マイクロメートルチャネル幅当たりの非シリサイドｎ
＋拡散抵抗と同じ水準である。当業者にとって明らかな
ように、１列内の島のピッチ等の他に、分離島の長さや
幅、あるいは島を構成する列相互間の距離を調節するこ
とにより、様々な値の拡散抵抗が得られる。したがっ
て、図６の実施例における実際の寸法は、あくまでも代
表的な例であり、本発明の範囲を限定するものではな
い。
【００３６】さらに、本発明は、一般的なシリサイドソ
ース／ドレイン拡散工程に適用でき、自己整合によるシ
リサイド化工程およびサリサイド化工程に限定されな
い。例えば、分離島のピッチは、２〜１５マイクロメー
トルの範囲内で作成可能である。したがって、前記各実
施例により、本発明のＥＳＤ保護回路のＭＯＳトランジ
スタ構造体は、ＩＣ装置の主回路用に用いる同様のサリ
サイド製法をＥＳＤ保護回路の製造に利用できることか
ら、少なくとも次のような利点を有していることが明ら
かである。
ース／ドレイン拡散工程に適用でき、自己整合によるシ
リサイド化工程およびサリサイド化工程に限定されな
い。例えば、分離島のピッチは、２〜１５マイクロメー
トルの範囲内で作成可能である。したがって、前記各実
施例により、本発明のＥＳＤ保護回路のＭＯＳトランジ
スタ構造体は、ＩＣ装置の主回路用に用いる同様のサリ
サイド製法をＥＳＤ保護回路の製造に利用できることか
ら、少なくとも次のような利点を有していることが明ら
かである。
【００３７】
１．本工程は、サリサイドブロッキング段階の追加もな
く、簡素化されている。この利点が加わったことによ
り、コストの増加が一切なくなる。
く、簡素化されている。この利点が加わったことによ
り、コストの増加が一切なくなる。
【００３８】２．保護回路の分離島の実際の寸法を適度
に調整することにより、所望の値の拡散抵抗を有する保
護回路が得られる。
に調整することにより、所望の値の拡散抵抗を有する保
護回路が得られる。
【００３９】３．ＥＳＤ現象中にＥＳＤ電流のより均一
な配電が行える。
な配電が行える。
【００４０】４．本製造工程は、非サリサイド保護回路
とも互換性がある。
とも互換性がある。
【図１】それぞれ、選択された製造工程段階における、
本発明の第１実施例によるＥＳＤ保護ＭＯＳトランジス
タ構造の半導体構造形態を示す略平面図。
本発明の第１実施例によるＥＳＤ保護ＭＯＳトランジス
タ構造の半導体構造形態を示す略平面図。
【図２】図１の各平面図に対応する断面図。
【図３】それぞれ、選択された製造工程段階における、
本発明の第２実施例によるＥＳＤ保護ＭＯＳトランジス
タ構造の半導体構造形態を示す略平面図。
本発明の第２実施例によるＥＳＤ保護ＭＯＳトランジス
タ構造の半導体構造形態を示す略平面図。
【図４】図３の各平面図に対応する断面図。
【図５】本発明の第３実施例についての略平面図。
【図６】本発明の第４実施例に関する配置の略図。
【図７】保護回路に利用される従来型ＮＭＯＳ ＥＳＤ
保護トランジスタ構造の略平面図とその等価回路。
保護トランジスタ構造の略平面図とその等価回路。
【図８】従来型保護回路の配置を示す略平面図とその等
価回路。
価回路。
【図９】従来型保護回路の不適切な配置による設計につ
いて説明する略平面図。
いて説明する略平面図。
４０ シリコン基板 ４２ ポリシリコン膜 ４３ ポリシリコンゲート ４４〜４６ ポリシリコン島 ４７ ドレイン領域 ４８ ソース領域 ６０ シリコン基板 ６２ 窒化膜 ６３〜６５ フィールド酸化島 ６７ ポリシリコン膜 ６８ ドレイン領域 ６９ ソース領域 ８０ ゲート ８１〜８６ 分離島 ８７ ドレイン領域 ８８ ソース領域 ９０ ゲートストリップ ９１ ドレイン領域 ９２ ソース領域 ９４〜９５ 金属被膜
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 596068419 Ｎｏ．４，Ｃｒｅａｔｉｏｎ Ｒｏａｄ ＩＩＩ，Ｓｃｉｅｎｃｅ−Ｂａｓｅｄ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｈｓ ｉｎｃｈｕ Ｃｉｔｙ，Ｔａｉｗａｎ, Ｒ．Ｏ．Ｃ. (56)参考文献 特開 平２−273971（ＪＰ，Ａ) 特開 平７−38097（ＪＰ，Ａ) 特開 平２−34969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 27/088 H01L 29/78
Claims (28)
- 【請求項１】 シリコン基板と、 前記シリコン基板に形成された拡散抵抗を有するドレイ
ン拡散領域と、 前記シリコン基板に形成されたソース拡散領域と、 前記シリコン基板に形成されたゲートと、 前記ドレイン拡散領域の前記拡散抵抗を増加させるよう
に前記ドレイン拡散領域全体にわたり均一に分布し、各
々がほぼ同じ物理的寸法を有する複数の分離島とを有
し、前記複数の分離島が前記ゲートの幅方向に沿ってほぼ平
行に前記ドレイン拡散 領域に列状に配置され、かつ前記
分離島の各列が１分離島を上回る数の島から成ることを
特徴とする金属酸化物半導体トランジスタ構造体。 - 【請求項２】 前記分離島の各々が、前記シリコン基板
の上に形成された酸化膜と前記酸化膜の上に形成された
ポリシリコン膜とから成ることを特徴とする請求項１に
記載の金属酸化物半導体トランジスタ構造体。 - 【請求項３】 フィールド酸化膜を具備し、前記複数の
分離島が前記フィールド酸化膜を形成することを特徴と
する請求項１に記載の金属酸化物半導体トランジスタ構
造体。 - 【請求項４】 前記複数の分離島の各々が約８．５マイ
クロメートルの長さを有することを特徴とする請求項１
に記載の金属酸化物半導体トランジスタ構造体。 - 【請求項５】 前記複数の分離島の各々が約０．７５マ
イクロメートルの幅を有することを特徴とする請求項１
に記載の金属酸化物半導体トランジスタ構造体。 - 【請求項６】 任意の２つの連続する分離島相互間の距
離が約１．５マイクロメートルであることを特徴とする
請求項１に記載の金属酸化物半導体トランジスタ構造
体。 - 【請求項７】 前記分離島から成る列の各々のピッチが
約１０マイクロメートルであることを特徴とする請求項
１に記載の金属酸化物半導体トランジスタ構造体。 - 【請求項８】 前記ゲートとそれに最も近い分離島列と
の距離が約０．７５マイクロメートルであることを特徴
とする請求項１に記載の金属酸化物半導体トランジスタ
構造体。 - 【請求項９】 ドレイン接点を有する金属被膜を前記基
板上にさらに具備し、前記複数の分離島が前記ドレイン
接点および前記ゲート間にほぼ均一な拡散抵抗を提供す
る請求項１に記載の金属酸化物半導体トランジスタ構造
体。 - 【請求項１０】 前記金属酸化物半導体トランジスタ構
造体がサリサイド製造法によって製造されることを特徴
とする請求項１に記載の金属酸化物半導体トランジスタ
構造体。 - 【請求項１１】 前記金属酸化物半導体トランジスタ構
造体がシリサイド製造法によって製造されることを特徴
とする請求項１に記載の金属酸化物半導体トランジスタ
構造体。 - 【請求項１２】 シリコン基板に拡散抵抗を有するドレ
イン拡散領域を形成する段階と、 前記シリコン基板にソース拡散領域を形成する段階と、 前記シリコン基板にゲートを形成する段階と、 前記ドレイン拡散領域の前記拡散抵抗を増加させるよう
に前記ドレイン拡散領域全体にわたって均一に分布し、
各々が同じ物理的寸法を有する複数の分離島を前記ゲー
トの幅方向に沿ってほぼ平行に列状に配置し、かつ前記
分離島の各列が１分離島を上回る数の島となるよう形成
する段階と、 から成る金属酸化物半導体トランジスタ構造体の製造方
法。 - 【請求項１３】 前記ドレイン拡散領域、前記ゲート、
前記ソース拡散領域、および前記分離島がサリサイド製
造法によって形成されることを特徴とする請求項１２に
記載の方法。 - 【請求項１４】 前記ドレイン拡散領域、前記ソース拡
散領域、および前記分離島がシリサイド製造法によって
形成されることを特徴とする請求項１２に記載の方法。 - 【請求項１５】 シリコン選択酸化法により前記基板上
にフィールド酸化膜として前記複数の分離島を形成する
段階をさらに備えた請求項１２に記載の方法。 - 【請求項１６】 シリコン基板と静電破壊保護回路を備
えた集積回路装置において、 前記静電破壊保護回路が、 前記シリコン基板に形成されたドレイン拡散領域と、 前記シリコン基板に形成されたソース拡散領域と、 前記シリコン基板に形成されたゲートと、 前記ドレイン拡散領域の拡散抵抗を増加させるように前
記ドレイン拡散領域全体にわたり均一に分布し、各々が
ほぼ同じ物理的寸法を有する複数の分離島と、からなる
金属酸化物半導体トランジスタ構造体を具備し、前記複数の分離島は、前記ゲートの幅方向に沿ってほぼ
平行に前記ドレイン拡 散領域に列状に配置され、かつ前
記分離島の各列が１分離島を上回る数の島を有すること
を特徴とする集積回路装置。 - 【請求項１７】 ドレイン接点を有する金属被膜を前記
基板上にさらに具備し、前記複数の分離島が前記ドレイ
ン接点および前記ゲート間にほぼ均一な拡散抵抗を提供
することを特徴とする請求項１６に記載の集積回路装
置。 - 【請求項１８】 ドレイン接点を有する金属被膜を前記
基板上にさらに具備し、前記複数の分離島が前記ドレイ
ン接点および前記ゲート間にほぼ均一な拡散抵抗を提供
する請求項１６に記載の集積回路装置。 - 【請求項１９】 前記金属酸化物半導体トランジスタ構
造体がサリサイド製造法により製造されることを特徴と
する請求項１６に記載の集積回路装置。 - 【請求項２０】 前記分離島の各々が前記シリコン基板
上に形成された酸化膜と前記酸化膜上に形成されたポリ
シリコン膜とから成ることを特徴とする請求項１６に記
載の集積回路装置。 - 【請求項２１】 前記トランジスタがフィールド酸化膜
を有し、かつ前記複数の分離島が前記フィールド酸化膜
を形成することを特徴とする請求項１６に記載の集積回
路装置。 - 【請求項２２】 前記フィールド酸化膜がシリコン選択
酸化法により形成されることを特徴とする請求項２１に
記載の集積回路装置。 - 【請求項２３】 前記複数の分離島の各々が約８．５マ
イクロメートルの長さを有することを特徴とする請求項
１６に記載の集積回路装置。 - 【請求項２４】 前記複数の分離島の各々が約０．７５
マイクロメートルの幅を有することを特徴とする請求項
１６に記載の集積回路装置。 - 【請求項２５】 任意の連続する２つの分離島相互間の
距離が約１．５マイクロメートルであることを特徴とす
る請求項１６に記載の集積回路装置。 - 【請求項２６】 前記列の各々の分離島のピッチが約１
０マイクロメートルであることを特徴とする請求項１６
に記載の集積回路装置。 - 【請求項２７】 前記列が前記ゲートに最も近い列を有
し、かつ前記ゲートとその最も近い列との間の距離が約
０．７５マイクロメートルであることを特徴とする請求
項１６に記載の集積回路装置。 - 【請求項２８】 前記列の各々の各分離島の中心がその
すぐ隣の各列内の連続する２つの分離島相互間の間隔の
中心とほぼ一致することを特徴とする請求項１６に記載
の集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/630,127 US5721439A (en) | 1996-04-10 | 1996-04-10 | MOS transistor structure for electro-static discharge protection circuitry |
| JP8121932A JP2913158B2 (ja) | 1996-04-10 | 1996-05-16 | 静電破壊防止回路を有するｍｏｓトランジスタ構造体 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/630,127 US5721439A (en) | 1996-04-10 | 1996-04-10 | MOS transistor structure for electro-static discharge protection circuitry |
| JP8121932A JP2913158B2 (ja) | 1996-04-10 | 1996-05-16 | 静電破壊防止回路を有するｍｏｓトランジスタ構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09306998A JPH09306998A (ja) | 1997-11-28 |
| JP2913158B2 true JP2913158B2 (ja) | 1999-06-28 |
Family
ID=26459176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8121932A Expired - Fee Related JP2913158B2 (ja) | 1996-04-10 | 1996-05-16 | 静電破壊防止回路を有するｍｏｓトランジスタ構造体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5721439A (ja) |
| JP (1) | JP2913158B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW462123B (en) * | 1998-03-10 | 2001-11-01 | United Microelectronics Corp | Layout design of electrostatic discharge protection device |
| US6157065A (en) * | 1999-01-14 | 2000-12-05 | United Microelectronics Corp. | Electrostatic discharge protective circuit under conductive pad |
| US6046087A (en) * | 1999-02-10 | 2000-04-04 | Vanguard International Semiconductor Corporation | Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region |
| US6236073B1 (en) * | 1999-04-20 | 2001-05-22 | United Microelectronics Corp. | Electrostatic discharge device |
| US6153913A (en) * | 1999-06-30 | 2000-11-28 | United Microelectronics Corp. | Electrostatic discharge protection circuit |
| US6306695B1 (en) | 1999-09-27 | 2001-10-23 | Taiwan Semiconductor Manufacturing Company | Modified source side inserted anti-type diffusion ESD protection device |
| US6587320B1 (en) | 2000-01-04 | 2003-07-01 | Sarnoff Corporation | Apparatus for current ballasting ESD sensitive devices |
| DE10054184C1 (de) | 2000-11-02 | 2002-04-04 | Infineon Technologies Ag | Transistor mit ESD-Schutz |
| US6538304B1 (en) * | 2000-11-16 | 2003-03-25 | Texas Instruments Incorporated | Corner bonding to lead frame |
| US7102195B2 (en) | 2000-12-20 | 2006-09-05 | Winbond Electronics Corporation | Transistor structure for electrostatic discharge protection circuit |
| US6864536B2 (en) * | 2000-12-20 | 2005-03-08 | Winbond Electronics Corporation | Electrostatic discharge protection circuit |
| US6730582B2 (en) * | 2000-12-21 | 2004-05-04 | Texas Instruments Incorporated | Transistor circuit with varying resistance lightly doped diffused regions for electrostatic discharge (ESD) protection |
| US6730967B2 (en) * | 2001-05-24 | 2004-05-04 | Winbond Electronics Corp. | Electrostatic discharge protection devices and methods for the formation thereof |
| US6573568B2 (en) | 2001-06-01 | 2003-06-03 | Winbond Electronics Corp. | ESD protection devices and methods for reducing trigger voltage |
| US6476449B1 (en) | 2001-09-05 | 2002-11-05 | Winbond Electronics Corp. | Silicide block for ESD protection devices |
| US6611025B2 (en) * | 2001-09-05 | 2003-08-26 | Winbond Electronics Corp. | Apparatus and method for improved power bus ESD protection |
| US6858900B2 (en) * | 2001-10-08 | 2005-02-22 | Winbond Electronics Corp | ESD protection devices and methods to reduce trigger voltage |
| US6657836B2 (en) | 2001-12-18 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Polarity reversal tolerant electrical circuit for ESD protection |
| JP2003209186A (ja) | 2002-01-15 | 2003-07-25 | Seiko Epson Corp | 半導体装置 |
| DE10255359B4 (de) * | 2002-11-27 | 2008-09-04 | Infineon Technologies Ag | Transistor mit Füllbereichen im Source- und/oder Draingebiet |
| CN100426501C (zh) * | 2002-11-29 | 2008-10-15 | 华邦电子股份有限公司 | 电源总线静电放电保护装置 |
| TW200411897A (en) * | 2002-12-30 | 2004-07-01 | Winbond Electronics Corp | Robust ESD protection structures |
| US6838708B2 (en) * | 2003-06-04 | 2005-01-04 | Winbond Electronics Corp. | I/O cell and ESD protection circuit |
| US7646063B1 (en) | 2005-06-15 | 2010-01-12 | Pmc-Sierra, Inc. | Compact CMOS ESD layout techniques with either fully segmented salicide ballasting (FSSB) in the source and/or drain regions |
| US7557413B2 (en) * | 2006-11-10 | 2009-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Serpentine ballasting resistors for multi-finger ESD protection device |
| US8198651B2 (en) * | 2008-10-13 | 2012-06-12 | Infineon Technologies Ag | Electro static discharge protection device |
| US20130316538A1 (en) * | 2012-05-23 | 2013-11-28 | International Business Machines Corporation | Surface morphology generation and transfer by spalling |
| CN110931480B (zh) * | 2018-09-19 | 2024-06-07 | 长鑫存储技术有限公司 | 用于静电保护的晶体管元件及其制备方法和静电保护器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| US5250823A (en) * | 1989-10-24 | 1993-10-05 | U.S. Philips Corp. | Integrated CMOS gate-array circuit |
| JP3019430B2 (ja) * | 1991-01-21 | 2000-03-13 | ソニー株式会社 | 半導体集積回路装置 |
-
1996
- 1996-04-10 US US08/630,127 patent/US5721439A/en not_active Expired - Fee Related
- 1996-05-16 JP JP8121932A patent/JP2913158B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09306998A (ja) | 1997-11-28 |
| US5721439A (en) | 1998-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2913158B2 (ja) | 静電破壊防止回路を有するｍｏｓトランジスタ構造体 | |
| US5852315A (en) | N-sided polygonal cell layout for multiple cell transistor | |
| US7232705B2 (en) | Integrated circuit bond pad structures and methods of making | |
| US6573568B2 (en) | ESD protection devices and methods for reducing trigger voltage | |
| US7005708B2 (en) | Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling | |
| JP2847132B2 (ja) | Ｃｍｏｓトランジスター素子の方形型セル | |
| US6004838A (en) | ESD protection using selective siliciding techniques | |
| US6831334B2 (en) | Semiconductor device having electrostatic protection circuit and method of fabricating the same | |
| EP1544918A2 (en) | Semiconductor device with ESD element | |
| JPH04229649A (ja) | 自己整合珪素化ｃｍｏｓ工程中にｅｓｄ保護用ｎチャネルクランプを製造する方法及びこのようなクランプを有する集積回路装置 | |
| US5763919A (en) | MOS transistor structure for electro-static discharge protection circuitry having dispersed parallel paths | |
| JP3528554B2 (ja) | 半導体装置 | |
| US7102195B2 (en) | Transistor structure for electrostatic discharge protection circuit | |
| US20020175377A1 (en) | Electrostatic discharge protection devices and methods for the formation thereof | |
| US7045863B2 (en) | Semiconductor device | |
| JP3001441B2 (ja) | 半導体装置のレイアウト構造およびその形成方法 | |
| US6570225B2 (en) | Method for improved electrostatic discharge protection | |
| US20050048724A1 (en) | Deep submicron manufacturing method for electrostatic discharge protection devices | |
| JP3574359B2 (ja) | 半導体装置 | |
| JP2850736B2 (ja) | 半導体装置 | |
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| US7075156B1 (en) | Collector structure for electrostatic discharge protection circuits | |
| JP2726575B2 (ja) | 半導体装置 | |
| JP3319445B2 (ja) | 半導体装置 | |
| KR0182005B1 (ko) | 정전기 방전 보호소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |