JP2850736B2

JP2850736B2 - 半導体装置

Info

Publication number: JP2850736B2
Application number: JP33776693A
Authority: JP
Inventors: 一実栗本; 績宮永; 敦堀
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-12-28
Filing date: 1993-12-28
Publication date: 1999-01-27
Anticipated expiration: 2014-01-27
Also published as: JPH06252394A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
集積回路装置の静電破壊防止のための保護回路に用いら
れる半導体装置に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路において構成素子
の微細化が大きく進展し、最小加工寸法は１μｍ以下の
いわゆるサブミクロン領域に達している。微細な構成素
子を形成するために、ＭＯＳ型のトランジスタでは、基
板の高濃度化、ゲート酸化膜の薄膜化、拡散層の薄化、
コンタクト径の縮小化がはかられてきた。そのため、ゲ
ート酸化膜の耐圧が低下し、静電破壊耐圧の低下がみら
れるようになった。

【０００３】静電破壊を防止するため、半導体集積回路
は、パッド付近に静電破壊保護回路を有している。以
下、図面を参照しながら、静電破壊保護回路に用いられ
る従来の静電破壊保護用のＭＯＳ型トランジスタの構造
および動作について説明する。図２２は、静電破壊保護
回路を示している。入力ゲートインバータ１０１と入力
ゲートインバータ１０１ヘ信号を印加するための入力パ
ッド１０２との間に、一組の静電破壊保護トランジスタ
１０３と抵抗１０４とが直列に挿入されている。一組の
静電破壊保護トランジスタ１０３は、電源電位に接続さ
れた静電破壊保護トランジスタ１０５と接地された静電
破壊保護トランジスタ１０６とからなる。図２３は、図
２２に示される静電破壊保護トランジスタ１０６に用い
られる従来のＭＯＳ型トランジスタの構造の一例を示す
平面図である。図２４は、図２３に示される静電破壊保
護トランジスタ１０６のＦ−Ｆ断面を示している。

【０００４】図２３及び図２４に示されるように、ｐ型
シリコンからなる半導体基板１０７中にｐ＋拡散領域１
０８、ソース領域１０９、ドレイン領域１１０、及びド
レイン領域１０８とソース領域１０９とに挟まれたチャ
ネル領域１１１が形成されている。ｐ＋拡散領域１０
８、ソース領域１０９、ドレイン領域１１０、及びチャ
ネル領域１１１とからなる島領域は半導体基板１０７中
に形成された素子分離領域１１２によって囲まれてい
る。

【０００５】半導体基板１０７の表面上に絶縁膜１１３
が形成されており、ゲート電極１１４が絶縁膜１１３の
一部を介してチャネル領域１１１の上方に形成されてい
る。絶縁膜１１３中にコンタクトホール１１５、１１
６、及び１１７が形成されている。コンタクトホール１
１５、１１６、及び１１７は、それぞれｐ＋拡散領域１
０８、ソース領域１０９、及びドレイン領域１１０上に
形成されたコンタクト領域１１８、１１９、１２０ａ及
び１２０ｂを規定する。本明細書において、コンタクト
領域とは、配線などの導電体が、半導体基板中に形成さ
れたソース領域やドレイン領域などの不純物拡散層と接
する２次元パターンを言う。絶縁膜１１３中には更に配
線１２１及び１２２が形成されており、コンタクトホー
ル１１５及び１１６を介して配線１２１とｐ＋領域１０
８及びソース領域１０９とが電気的に接続されており、
コンタクトホール１１７を介して配線１２２とドレイン
領域１１０とが電気的に接続されている。配線１２２
は、更に入力パッド１０２（図２２参照）に電気的に接
続されており、配線１２１及びゲート電極１１４は接地
されている。またドレイン領域１１０は、半導体基板１
０７中に形成された保護用の抵抗１０４を介して、入力
ゲートインバータ１０１（図２２参照）に接続されてい
る。

【０００６】入力パッド１０２に静電気電荷が印加され
ると、配線１２２を介しドレイン領域１１０のコンタク
ト領域１２０に静電気電荷が印加される。これは、ドレ
イン領域１１０の電位の上昇を招き、更に半導体基板１
０７の電位を上昇させる。その結果、ドレイン領域１１
０、ソース領域１０９、及びチャネル領域１１１を含む
半導体基板１０７をそれぞれコレクタ、エミッタ、及び
ベースとする寄生バイポーラトランジスタ１３０として
動作するように電流が流れる。したがって、ドレイン領
域１１０に印加された静電気電荷は、半導体基板１０
７、ソース領域１０９、及び配線１２１を介して、接地
へ逃がされるため、ドレイン領域１１０の電位が降下
し、入力ゲートインバータ１０１へ高電圧が印加させる
のを防ぐ。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
従来技術による静電破壊保護トランジスタ１０６では、
静電気電荷が入力パッド１０２に印加されると、静電気
電荷は、コンタクトホール１１７を介してドレイン領域
１１０のコンタクト領域１２０のみに印加される。コン
タクト領域１２０から印加された静電気電荷による電流
は、ドレイン領域１１０全体に広がり、チャネル領域１
１１を経てソース領域１０９へ流れる。このとき図２５
に示されるように、ドレイン領域１１０中の領域１２５
を流れる静電気電荷による電流は、複数のコンタクト領
域１２０のうち、素子分離領域１１２及びゲート電極１
１４に近接したコンタクト領域１２０ａに集中する。こ
のためコンタクト領域１２０ａに電流が集中し、コンタ
クト破壊が生じ易いという問題が生じていた。図２６
は、素子分離領域１１２からコンタクト領域１２０ａま
での距離Ｌ（図２３参照）と、コンタクト領域１２０ａ
に集中する電流の電流密度の最大値との関係を示す図で
ある。図２６に示されるように、素子分離領域１１２か
らコンタクト領域１２０ａまでの距離が長くなるにつれ
て電流密度の最大値も大きくなり、コンタクト破壊が生
じ易いことを示している。

【０００８】一方、コンタクト領域１２０ａに電流が集
中するのを防止するために、コンタクト領域１２０ａを
素子分離領域１１２に接近させると、素子分離素子分離
領域１１２下に設けられたＰ型チャネルストップ領域１
２３とドレイン領域１１０とによって形成されるｐｎ接
合面１２４（図２５参照）がコンタクト領域１２０ａに
近づく。このため、コンタクト領域１２０ａと素子分離
領域１１２の間のドレイン領域１１０の抵抗が低下し、
降伏電位の小さなｐｎ接合面１２４に電流が集中し、ｐ
ｎ接合面１２４が容易に破壊されてしまうという問題が
生じる。

【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、高静電破壊
耐圧を有した半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明の静電破壊防止の
ためのＭＯＳ型トランジスタは、半導体基板と、該半導
体基板中に形成されたソース領域、及びドレイン領域を
有する島領域と、該半導体基板中であって、該島領域を
囲むように形成された素子分離領域と、該半導体基板上
に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成
されたゲート電極と、該ドレイン領域に印加された静電
気電荷による電流を該ドレイン領域内に分散させる手段
とを備えており、そのことによって上記目的が達成され
る。

【００１１】ある実施例では、前記手段は、前記ドレイ
ン領域上に形成された、前記ゲート電極と前記素子分離
領域とに近接した部分にノッチを有するコンタクト領域
でる。更に、そのコンタクト領域は、複数のサブコンタ
クト領域からなるものであってもよい。

【００１２】あるいは、前記手段は、前記ドレイン領域
上に形成された複数のコンタクト領域を有し、該複数の
コンタクト領域のうちの前記ゲート電極と前記素子分離
領域とに隣接した該コンタクト領域は、他の該コンタク
ト領域より大きい面積を有していてもよい。

【００１３】また別の実施例では、前記手段は、少なく
とも前記ゲート電極の一部の下方であって、前記素子分
離領域から前記島領域の中心に向かって延びる突起を有
している。前記トランジスタは、更に前記ドレイン領域
上に形成されたコンタクト領域を有しており、該コンタ
クト領域と前記素子分離領域との距離は、前記突起の長
さよりも短かくなっていてもよい。前記手段は、更に、
少なくとも前記突起の下方に形成されたチャネルストッ
プ領域を有していてもよい。また、前記ゲート電極のゲ
ート長は、前記突起の幅よりも短かくてもよい。

【００１４】更に別の実施例では、前記手段は、前記ソ
ース領域と前記ドレイン領域との間に形成された、素子
分離領域近傍に位置する端部のチャネル長が中央部のチ
ャネル長より長いチャネル領域を有している。前記トラ
ンジスタは更に前記ドレイン領域上に形成されたコンタ
クト領域を有しており、該コンタクト領域と前記素子分
離領域との距離は、前記チャネル領域の端部の幅よりも
長い。

【００１５】また、別の本発明の静電破壊防止のための
ＭＯＳ型トランジスタは、半導体基板と、該半導体基板
中に形成されたソース領域、及びドレイン領域を有する
島領域と、該半導体基板中であって、該島領域を囲むよ
うに形成された素子分離領域と、該半導体基板上に形成
されたゲート絶縁膜と、該ゲート絶縁膜上に形成された
ゲート電極と、該ドレイン領域に印加された静電気電荷
による電流が該素子分離領域近傍の該ドレイン領域内に
流れるのを妨げる手段とを有しており、そのことによっ
て上記目的が達成される。

【００１６】

【実施例】以下に、本発明を実施例について説明する。

【００１７】（実施例１）図１は、本発明による静電破
壊保護トランジスタ１を示す平面図である。図２は、図
１に示される静電破壊保護トランジスタ１のＡ−Ａ断面
を示している。

【００１８】５００Ω／□程度のシート抵抗を有するｐ
型シリコンからなる半導体基板２中にｐ＋拡散領域３、
ソース領域４、ドレイン領域５、及びソース領域４とド
レインス領域５とに挟まれたチャネル領域６が形成され
ている。ソース領域４及びドレイン領域５は、０．１５
μｍ程度の深さを有しており、１００Ω／□程度のシー
ト抵抗を有している。ｐ＋拡散領域３、ソース領域４、
ドレイン領域５、及びチャネル領域６とからなる島領域
は半導体基板２中に形成された素子分離領域７によって
囲まれている。

【００１９】半導体基板２の表面上に酸化ケイ素からな
る絶縁膜８が形成されており、ゲート電極９が絶縁膜８
の一部を介してチャネル領域６の上方に形成されてい
る。ゲート電極９と半導体基板２との間の絶縁膜８の一
部は、厚さ約１０ｎｍを有していて、ゲート絶縁膜とし
て機能する。ゲート電極９は、方向Ｇにそって形成され
ており、ゲート長は約１μｍである。絶縁膜８中にコン
タクトホール１０、１１、１２が形成されている。コン
タクトホール１０及び、１１は、それぞれｐ＋拡散領域
３及びソース領域４上に形成されるコンタクト領域１３
及び１４を規定する。またコンタクトホール１２は、ド
レイン領域５上に形成されるコンタクト領域１５ａ及び
１５ｂを規定する。コンタクト領域１５ａ及び１５ｂ
は、ドレイン領域５に印加された静電気電荷による電流
をドレイン領域内に分散させる手段として設けられてい
る。

【００２０】絶縁膜８中には更にアルミニウムからなる
配線１６及び１７が形成されている。配線１６は、コン
タクトホール１０及び１１を介してそれぞれｐ＋領域３
及びソース領域４と電気的に接続されており、配線１７
は、コンタクトホール１２を介してドレイン領域５と電
気的に接続されている。ドレイン領域５は、半導体基板
２中に形成された保護用の抵抗１８を介して、入力ゲー
トインバータ（図示せず）に接続される。配線１６及び
ゲート電極９はそれぞれ接地されている。配線１７は入
力パッド（図示せず）に接続されている。本明細書で
は、本発明を、入力パッドに接続される静電破壊保護用
トランジスタとして説明するが、本発明が、出力パッド
や、入出力パッドに適用できることは、容易に理解され
る。

【００２１】静電破壊保護用トランジスタ１に設けられ
たドレイン領域５に印加された静電気電荷による電流を
ドレイン領域内に分散させる手段を図１及び３を参照し
ながら更に詳しく説明する。図３は、コンタクト領域１
５ａ付近の拡大図を示している。図３は、コンタクト領
域１５ａの一方のみを示しているが、もう一方も同様の
構造を有していることが好ましいことは理解される。ド
レイン領域５上に複数のコンタクト領域１５ｂが設けら
れている。コンタクト領域１５ｂは、ドレイン領域５の
中央付近に複数マトリクス状に配置されている。コンタ
クト領域１５ａは、コンタクト領域１５ｂより大きい面
積を有しており、複数配置されたコンタクト領域１５ｂ
の両端に位置するようドレイン領域５上に形成されてい
る。また、コンタクト領域１５ａは、ゲート電極９及び
素子分離領域７に面する２つの辺の一部をそれぞれ切り
とるようにノッチ２０を有している。具体的には、コン
タクト領域１５ｂは、デザインルールで決定される最小
寸法で形成される面積を有している。更に具体的には、
コンタクト領域１５ｂは０．８μｍｘ０．８μｍの正方
形であり、隣接するコンタクト領域１５ａ及び１５ｂ
と、０．５μｍの間隔を隔てて形成されている。またコ
ンタクト領域１５ａは、２．１μｍｘ２．１μｍの正方
形に、１．６μｍｘ０．９μｍを二辺とする直角三角形
のノッチ２０が設けられた形状をしている。コンタクト
領域１５ａ及び１５ｂは、ゲート電極９から２μｍの位
置に形成されており、またコンタクト領域１５ａは、素
子分離領域７から３μｍ離れた距離に形成されている。

【００２２】静電破壊保護用トランジスタ１の配線１７
に静電気電荷が印加されると、ドレイン領域５、ソース
領域４、及びチャネル領域６を含む半導体基板２をそれ
ぞれコレクタ、エミッタ、及びベースとする寄生バイポ
ーラトランジスタ１９（図２参照）として動作する。ド
レイン領域５の領域２２を流れる静電気による電流は、
コンタクト領域１５ａに集中する。コンタクト領域１５
ａは、大きな面積を有しており、かつノッチ２０を有し
ているので静電気による電流が、コンタクト領域１５ａ
の各部、特にノッチによって形成される辺２３に分散さ
れるため、ドレイン領域５内の特定の一部に電流が集中
するのを回避し、電力の集中による半導体基板２の融解
によるコンタクト破壊を防ぎ、静電破壊保護用のＭＯＳ
型トランジスタの破壊耐圧を上げると同時に、保護すべ
き半導体装置のゲート酸化膜の静電破壊を防ぐことがで
きる。図４は、コンタクト領域１５ａ付近の電流密度の
分布を示す図である。Ｘ軸及びＹ軸は、それぞれドレイ
ン領域５上に形成されたコンタクト領域１５ａ及び１５
ｂの相対的な位置を示しており、Ｚ軸は電流密度を示し
ている。図３および４に示されるように、コンタクト領
域１５ａの点２１において電流密度は最大となる。最大
値は、１８５４Ａ／ｃｍ²であり、従来の素子に比べ約
４５％も低くなっている。したがって、コンタクト破壊
を低減し、また耐圧を向上させることができる。

【００２３】図３に示されるように、ドレイン領域５の
電流を効率よく分散させるために、コンタクト領域１５
ａにおいて、ノッチ２０によって形成される辺２３は第
１の方向に対しなす角φが４５度以下になることが好ま
しい。また、ノッチ２０によって形成される辺２３は、
長い方が好ましい。図５は、ノッチ２０の大きさと電流
密度との関係を示している。具体的には、図３に示され
るように、ゲート電極９に面する辺となす角度φを４５
度して一辺がＤの長さを有するの二等辺三角形をノッチ
２０としてコンタクト領域１５ａが有する場合、Ｄと最
大の電流密度との関係を示している。横軸は長さＤを示
し、縦軸は電流密度の最大値を示している。図５に示さ
れるように、Ｄが長くなるにつれて、電流密度の最大値
は小さくなっている。

【００２４】本発明による静電破壊保護用トランジスタ
１は、従来技術を用いて製造できる。静電破壊保護用ト
ランジスタ１を含む半導体装置の製造において、コンタ
クト領域１３、１４、及び１５を規定するマスクを変更
するだけで、本発明による静電破壊保護用トランジスタ
１を製造することができる。具体的には、コンタクト領
域１３、１４、１５ａ及び１５ｂを規定するマスクを作
製し、このマスクを用いて静電破壊保護用トランジスタ
１を製造すればよい。新たな工程を必要としないので、
製造工程が複雑化したり製造費用が高くなることがな
い。

【００２５】上述の静電破壊保護用トランジスタ１にお
いて、大きな面積を有し、かつノッチ２０を有するコン
タクト領域１５ａが、ドレイン領域５に印加された静電
気電荷による電流をドレイン領域内に分散させる手段と
して設けられていたが、大きな面積のみを有するコンタ
クト領域あるいはノッチのみを有するコンタクト領域で
あっても良い。

【００２６】具体的には、図６(a)に示されるように、
ドレイン領域５上に複数のコンタクト領域１５ｂとそれ
より大きい面積を有するコンタクト領域１５ｃを設けて
もよい。コンタクト領域１５ｂは、デザインルールで決
定される最小寸法で形成される面積を有しており、例え
ば０．８μｍｘ０．８μｍの正方形である。コンタクト
領域１５ｃは、素子分離領域７に隣接して設けられてお
り、２．１μｍｘ２．１μｍの正方形である。素子分離
領域７に隣接するコンタクト領域１５ｃを大きくするこ
とにより、チャネル領域６の一部を流れる電流は、大き
な面積を有するコンタクト領域１５ｃに分散する。点２
４における電流密度の最大値は、２５１７Ａ／ｃｍ²で
あり、従来の素子に較べ、約２５％小さくなっている。

【００２７】また、ドレイン領域５上に形成される複数
のコンタクト領域の全体を一つのコンタクト領域とみな
し、素子分離領域７及びゲート電極９に隣接する辺にノ
ッチを有するように分割された複数のサブコンタクト領
域を設けても良い。例えば、図６（ｂ）に示されるよう
に、方向Ｇに沿ってサブコンタクト領域１５ｄと１５ｅ
とをコンタクト領域６上に設けても良い。サブコンタク
ト領域１５ｄは、サブコンタクト領域１５ｅよりも第１
の方向に短い長方形をしており、その結果、点線で示さ
れるコンタクト領域１５にノッチ２０が形成されたのと
等価になっている。また図６（ｃ）に示されるように、
方向Ｇと垂直な方向に長手方向を有する長方形のサブコ
ンタクト領域１５ｆ及び１５ｇを平行に複数配置しても
良い。サブコンタクト領域１５ｆはサブコンタクト領域
１５ｇよりも長手方向の長さが短いので、コンタクト領
域１５ｆ及び１５ｇによって形成される領域は、点線で
示されるノッチ２０を有するコンタクト領域１５と等価
である。あるいは、図６（ｄ）に示されるように、デザ
インルールで決定される最小寸法で形成される面積を有
しているサブコンタクト領域１５ｈをノッチ２０の部分
には配置しないように、点線で示されるコンタクト領域
１５内に複数マトリクス状に配置してもよい。

【００２８】（実施例２）図７は、本発明による静電破
壊保護用トランジスタ３１の平面図を示している。図８
は、図７に示される静電破壊保護用トランジスタ３１の
Ｂ−Ｂ断面を示している。実施例１の静電破壊保護用ト
ランジスタ１と同じ構成要素には同じ参照符号を付して
いる。

【００２９】図７及び図８に示されるように、５００Ω
／□程度のシート抵抗を有するｐ型シリコンからなる半
導体基板２中にｐ＋拡散領域３、ソース領域４、ドレイ
ン領域５、及びソース領域４とドレインス領域５とに挟
まれたチャネル領域６が形成されている。ソース領域４
及びドレイン領域５は、０．１５μｍ程度の深さを有し
ており、１００Ω／□程度のシート抵抗を有している。
ｐ＋拡散層３は半導体基板２にバイアス電圧を印加する
ために設けられている。ｐ＋拡散領域３、ソース領域
４、ドレイン領域５、及びチャネル領域６とからなる島
領域は半導体基板２中に形成された素子分離領域７によ
って囲まれている。

【００３０】素子分離領域７は、ドレイン領域５に印加
された静電気電荷による電流をドレイン領域内に分散さ
せる手段として、島領域の中心に向かって延びる２つの
突起５２を有している。２つの突起５２は、ソース領域
４とドレイン領域５との間に形成されている。素子分離
領域７の下方の半導体基板２中にチャネルストップ領域
５３が形成されている。

【００３１】半導体基板２の表面上に酸化ケイ素からな
る絶縁膜８が形成されており、ゲート電極９が絶縁膜８
の一部を介してチャネル領域６及び突起５２の上方に形
成されている。ゲート電極９と半導体基板２との間の絶
縁膜８は、厚さ約１０ｎｍを有していて、ゲート絶縁膜
として機能する。ゲート電極９は、第１の方向にそって
形成されており、ゲート長は約１μｍである。絶縁膜８
中にコンタクトホール１０、１１、１２ａ、及び１２ｂ
が形成されている。コンタクトホール１０及び、１１
は、それぞれｐ＋拡散領域３及びソース領域４上に形成
されるコンタクト領域１３及び１４を規定する。またコ
ンタクトホール１２ａ及び１２ｂは、ドレイン領域５上
に形成されるコンタクト領域１５ａ及び１５ｂを規定す
る。

【００３２】絶縁膜８中には更にアルミニウムからなる
配線１６及び１７が形成されている。配線１６は、コン
タクトホール１０及び１１を介してそれぞれｐ＋領域３
及びソース領域４と電気的に接続されており、配線１７
は、コンタクトホール１２ａ及び１２ｂを介してドレイ
ン領域５と電気的に接続されている。ドレイン領域５
は、半導体基板２中に形成された保護用の抵抗１８を介
して、入力ゲートインバータ（図示せず）に接続され
る。配線１６及びゲート電極９はそれぞれ接地されてい
る。配線１７は入力パッド（図示せず）に接続されてい
る。

【００３３】静電破壊保護用トランジスタ１に設けられ
たドレイン領域５に印加された静電気電荷による電流を
ドレイン領域内に分散させる手段を図９及び図１０を参
照しながら更に詳しく説明する。図９は、突起５２の付
近の拡大図を示している。

【００３４】図９及び図１０に示されるように、突起５
２及びチャネル領域６がソース領域４及びドレイン領域
５に挟まれていて、突起５２及びチャネル領域６上にゲ
ート電極９が形成されている。突起５２は、第１の方向
に延びており、コンタクト領域１５ａとＤ２だけ重なる
ような長さを有している。例えば、Ｄ２は０．１μｍ程
度である。また突起５２の幅Ｌ１はゲート長Ｌ２より２
ｘＤ２だけ長い。

【００３５】入力パッド（図示せず）に静電気電荷が印
加されると、配線１７（図示せず）を介してドレイン領
域５のコンタクト領域１２ａ及び１２ｂに静電気電荷が
印加される。ドレイン領域５及び半導体基板２の電位が
印加された静電気電荷によって、上昇し、ソース領域
４、ドレイン領域５、及び、半導体基板２によって形成
される寄生バイポーラトランジスタ１９が動作し、ドレ
イン領域５に印加された静電気電荷をソース領域４を介
して接地へ逃がす。ゲート電極９の下方に形成された突
起５２によって、素子分離領域７に近接したソース領域
４及びドレイン領域５の領域５４内には、電流が流れ難
くなるため、素子分離領域７近傍のドレイン領域５内の
領域５４を通ってコンタクト領域１５ａに流れる電流は
ほとんどなくなる。従って、コンタクト領域１５ａでの
電流集中を緩和する。その結果、電流集中によって起こ
るコンタクト破壊を回避することができる。突起５２に
よって、領域５４を流れる電流が制限されるので、突起
５２は、ドレイン領域５に印加された静電気電荷による
電流が素子分離領域７近傍のドレイン領域５内に流れる
のを妨げる手段とみなせる。

【００３６】また、図９に示されるように、突起５２を
有する素子分離領域７の下方の半導体基板２中にチャネ
ルストップ領域５３を形成すると、突起５２の下方の半
導体基板２中を通る電流を減少させることができるの
で、領域５４内を流れる電流を更に減少させることがで
きる。

【００３７】本発明による静電破壊保護用トランジスタ
３１は、従来技術を用いて製造できる。静電破壊保護用
トランジスタ３１を含む半導体装置の製造において、素
子分離領域７を規定するマスクを変更するだけで、本発
明による静電破壊保護用トランジスタ３１を製造するこ
とができる。具体的には、突起５２を有する素子分離領
域７を規定するマスクを作製し、このマスクを用いて静
電破壊保護用トランジスタ３１を製造すればよい。新た
な工程を必要としないので、製造工程が複雑化したり製
造費用が高くなることがない。

【００３８】図１１から１４に示されるように、ドレイ
ン領域５に印加された静電気電荷による電流をドレイン
領域内に分散させる手段として上述の突起５２の代わり
に、突起５５を静電気破壊保護用トランジスタ１に設け
ても良い。図１１は、突起５５付近の平面拡大図を示し
ており、図１２は、図１１のＣ−Ｃ断面を示している。
突起５５及びチャネル領域６（図示せず）がソース領域
４及びドレイン領域５に挟まれていて、突起５５及びチ
ャネル領域６上にゲート電極９が形成されている。突起
５５は、方向Ｇに延びており、コンタクト領域１５ａと
Ｄ２だけ重なるような長さを有している。例えば、Ｄ２
は０．１μｍ程度である。また、方向Ｇと垂直な方向に
幅Ｌ１を有している。突起５５の幅Ｌ１は、ゲート幅Ｌ
２に較べ、２ｘＤ３だけ短くなっている。

【００３９】突起５５を有する素子分離領域７の下方の
半導体基板２中には、チャネルストップ領域５６が形成
されている。チャネルストップ領域５６は、素子分離領
域７を形成するためのマスクを用いて形成されるので、
突起５５の幅Ｌ１とほぼ同じ幅を有している。一方、ソ
ース領域４とドレイン領域５とは、ゲート電極９をマス
クとして形成されるため、ソース領域４とドレイン領域
５との間隔は、ほぼＬ２に等しい。従って、チャネルス
トップ領域５６は、ソース領域４及びドレイン領域５と
直接接触しない。

【００４０】このような構造を有する静電破壊保護用ト
ランジスタ４１は、ソース領域４あるいはドレイン領域
５とチャネルストップ領域６とによってｐｎ接合が形成
されるのを防ぐため、保護素子としての機能を高めるこ
とができる。また、このような構造を有する静電破壊保
護用トランジスタ４１は、以下の理由から特に微細化に
対して有効である。

【００４１】素子の微細化のために、ドレイン領域５お
よびソース領域４が浅くなり、高抵抗化すると、入力イ
ンバータを保護するためには、ゲート電極１とコンタク
ト領域１２ａを近づけ、寄生抵抗を下げ、静電気電荷を
すばやく逃がすこと好ましい。しかし、上述の図８に示
されるトランジスタ１の構造において、ゲート電極９と
コンタクト領域１５ａを近づけていくとチャネルストッ
プ領域５３とドレイン領域５との高濃度ｐｎ接合部に高
電位がかかり接合破壊を起こす可能性がある。

【００４２】一方、突起５５を有する静電破壊保護用ト
ランジスタ４１では、チャネルストップ領域５６がドレ
イン領域５と接しないため、静電気電荷が印加された
時、高電位が接合部に印加されても接合破壊を起こさず
に電荷を逃がすことができる。

【００４３】図１３は、突起５５を有する静電破壊保護
用トランジスタ５１の動作時の電流ベクトル図を示し、
図１４は、ドレイン領域の電流密度の分布を示してい
る。図１３に示されるように、ドレイン領域５の領域５
４を流れる電流が減少し、このため、コンタクト領域１
２ａの電流密度が減少しているのがわかる。また、図１
４に示されるように、従来の素子に較べて、コンタクト
領域１２ａでの電流密度の最大値を約４０％減少させる
ことができる。

【００４４】電流密度とコンタクトで消費される電力の
関係は、コンタクト抵抗がほぼ一定と考えると、コンタ
クトの消費電力は電流密度の２乗に比例することになり
コンタクト領域１５ａで発生する静電気破壊耐圧は４０
％程度上昇することになる。

【００４５】図１５及び１６に示されるように、ドレイ
ン領域５に印加された静電気電荷による電流をドレイン
領域内に分散させる手段として上述の突起５２の代わり
に、突起５８を静電気破壊保護用トランジスタ５１に設
けても良い。図１５は、突起５８付近の立体拡大図を示
しており、図１６は、その平面図を示している。

【００４６】突起５８は、ソース領域４中の領域５４に
突き出すように方向Ｇに延びており、コンタクト領域１
５ａとＤ２だけ重なるような長さを有している。例え
ば、Ｄ２は０．１μｍ程度である。また、突起５８の一
部は、方向Ｇと垂直な方向にゲート電極９の下方に突き
出すように形成されている。突起５８とドレイン領域５
とは、距離Ｄ４だけ離れている。

【００４７】突起５８を有する素子分離領域７の下方の
半導体基板２中には、チャネルストップ領域５９が形成
されている。チャネルストップ領域５９は、素子分離領
域７を形成するためのマスクを用いて形成されるので、
チャネルストップ領域５９はドレイン領域５から距離Ｄ
４を隔てて形成される。従って、チャネルストップ領域
５９とドレイン領域５が接してｐｎ接合が形成されるこ
とがなく、ｐｎ接合破壊が起こり難くなっている。

【００４８】また微細化によってゲート幅Ｌ２が短くな
った場合でも、ゲート電極９の下方に突起部５８の境界
が位置するように、ゲート電極９を位置合わせすれば良
いので、素子分離領域７とゲート電極９との位置合わせ
は容易であり、歩留まりがよい。

【００４９】また、図１７に示されるように、ドレイン
領域５に印加された静電気電荷による電流をドレイン領
域内に分散させる手段として上述の突起５２の代わり
に、突起６０を静電気破壊保護用トランジスタ６０に設
けても良い。

【００５０】突起６０は、ソース領域４中の領域５４の
一部に突き出すように方向Ｇに延びており、コンタクト
領域１５ａとＤ２だけ重なるような長さを有している。
例えば、Ｄ２は０．１μｍ程度である。また、突起６０
は、方向Ｇと垂直な方向に幅Ｌ１を有しており、ゲート
電極９の下方に突き出すように形成されている。突起５
８とドレイン領域５とは、距離Ｄ４だけ離れている。

【００５１】突起６０を有する素子分離領域７の下方の
半導体基板２中には、チャネルストップ領域（図示せ
ず）が形成されている。チャネルストップ領域は、素子
分離領域７を形成するためのマスクを用いて形成される
ので、チャネルストップ領域５９はドレイン領域５から
距離Ｄ４を隔てて形成される。従って、チャネルストッ
プ領域６１とドレイン領域５が接してｐｎ接合が形成さ
れることがなく、ｐｎ接合破壊が起こり難くなってい
る。

【００５２】また微細化によってゲート幅Ｌ２が短くな
った場合でも、ゲート電極９の下方に突起部６０の境界
が位置するように、ゲート電極９を位置合わせすれば良
いので、素子分離領域７とゲート電極９との位置合わせ
は容易であり、歩留まりがよい。

【００５３】（実施例３）図１８は、本発明による静電
破壊保護用トランジスタ７１の平面図を示している。図
１９は、図１８に示される静電破壊保護用トランジスタ
７１のＥ−Ｅ断面を示している。実施例１の静電破壊保
護用トランジスタ１と同じ構成要素には同じ参照符号を
付している。

【００５４】図１８及び図１９に示されるように、５０
０Ω／□程度のシート抵抗を有するｐ型シリコンからな
る半導体基板２中にｐ＋拡散領域３、ソース領域４、ド
レイン領域５が形成されている。ソース領域４及びドレ
イン領域５は、深さ０．１５μｍを有しており、１００
Ω／□程度のシート抵抗を有している。ｐ＋拡散層３
は、半導体基板２にバイアス電圧を印加するために設け
られている。ｐ＋拡散領域３、ソース領域４、及びドレ
イン領域５とからなる島領域は、半導体基板２中に形成
された素子分離領域７によって囲まれている。

【００５５】ソース領域４とドレイン領域５との間に
は、ドレイン領域５に印加された静電気電荷による電流
をドレイン領域内に分散させる手段として、端部７０ａ
及び７０ｂのチャネル長が中央部７０ｃのチャネル長よ
り長いチャネル領域７０が形成されている。

【００５６】半導体基板２の表面上に酸化ケイ素からな
る絶縁膜８が形成されており、ゲート電極９が絶縁膜８
の一部を介してチャネル領域７０の上方に形成されてい
る。ゲート電極９０と半導体基板２との間の絶縁膜８
は、厚さ約１０ｎｍを有していて、ゲート絶縁膜として
機能する。ゲート電極９０は、方向Ｇにそって形成され
ており、両端部９０ａのゲート長が中央部９０ｃのゲー
ト長より長くなっている。絶縁膜８中にコンタクトホー
ル１０、１１、１２ａ、及び１２ｂが形成されている。
コンタクトホール１０及び、１１は、それぞれｐ＋拡散
領域３及びソース領域４上に形成されるコンタクト領域
１３及び１４を規定する。またコンタクトホール１２ａ
及び１２ｂは、ドレイン領域５上に形成されるコンタク
ト領域１５ａ及び１５ｂを規定する。

【００５７】絶縁膜８中には更にアルミニウムからなる
配線１６及び１７が形成されている。配線１６は、コン
タクトホール１０及び１１を介してそれぞれｐ＋領域３
及びソース領域４と電気的に接続されており、配線１７
は、コンタクトホール１２ａ及び１２ｂを介してドレイ
ン領域５と電気的に接続されている。ドレイン領域５
は、半導体基板２中に形成された保護用の抵抗１８を介
して、入力ゲートインバータ（図示せず）に接続され
る。配線１６及びゲート電極９はそれぞれ接地されてい
る。配線１７は入力パッド（図示せず）に接続されてい
る。

【００５８】図２０を参照しながら、静電破壊保護用ト
ランジスタ１に設けられたドレイン領域５に印加された
静電気電荷による電流をドレイン領域内に分散させる手
段を更に詳しく説明する。

【００５９】図２０に示されるように、ソース領域４と
ドレイン領域５とに挟まれたチャネル領域７０は、中央
部７０ｃと端部７０ａからなり、端部７０ａのチャネル
長Ｌ３は、中央部のチャネル長Ｌ４に較べて長くなって
いる。具体的には、チャネル長Ｌ４は０．８μｍであ
り、チャネル長Ｌ３は、１．６μｍである。また端部７
０ａは、コンタクト領域１５ａと方向Ｇに距離Ｄ２だけ
重なるように形成されている。

【００６０】入力パッド（図示せず）に静電気電荷が印
加されると、配線１７（図示せず）を介してドレイン領
域５のコンタクト領域１５ａ及び１５ｂに静電気電荷が
印加される。ドレイン領域５及び半導体基板２の電位が
印加された静電気電荷によって、上昇し、ソース領域
４、ドレイン領域５、及び、チャネル領域７０をそれぞ
れエミッタ、コレクタ、及びベースとする寄生バイポー
ラトランジスタ１９が動作し、ドレイン領域５に印加さ
れた静電気電荷を接地端子に逃がす。チャネル領域７０
の端部７０ａのチャネル長は、中央部７０ｃに較べて長
くなっているので、中央部７０ｃに較べて端部７０ａは
電流を流しにくく、端部７０ａを流れる電流が減少す
る。従って、端部７０ａ及び７０ｂを通ってドレイン領
域５の領域５４を流れる電流はほとんどなくなり、コン
タクト領域１５での電流集中が緩和される。その結果、
電流集中によって起こるコンタクト破壊を回避すること
ができる。チャネル領域７０によって、領域５４を流れ
る電流が制限されるので、チャネル領域７０は、ドレイ
ン領域５に印加された静電気電荷による電流が素子分離
領域７近傍のドレイン領域５内に流れるのを妨げる手段
とみなせる。

【００６１】本発明による静電破壊保護用トランジスタ
７１は、従来技術を用いて製造できる。静電破壊保護用
トランジスタ７１を含む半導体装置の製造において、ゲ
ート電極９を規定するマスクを変更するだけで、本発明
による静電破壊保護用トランジスタ７１を製造すること
ができる。具体的には、両端部のゲート長が中央部のゲ
ート長より長いゲート電極パターンを規定するマスクを
作製し、このマスクを用いてゲート電極９０を形成す
る。ゲート電極９０をマスクとして半導体基板２にｎ型
不純物を注入し、ソース領域４及びドレイン領域５を形
成することによって、ゲート電極９０の下方に、端部７
０ａのチャネル長Ｌ３が、中央部７０ｃのチャネル長Ｌ
４に較べて長くなっているチャネル領域７０が形成され
る。

【００６２】図２１に示されるように、本発明による静
電破壊保護用トランジスタ８１は、ドレイン領域５に印
加された静電気電荷による電流をドレイン領域内に分散
させる手段として、チャネル領域７２を有していてもよ
い。チャネル領域７２は、両端部７２ａのチャネル長
が、中央部７２ｃに較べて長くなっている。具体的に
は、端部７２ａがソース領域４側のみで太くなってい
る。このような構造のチャネル領域７２は、コンタクト
領域１５ａとチャネル領域７２との間のドレイン抵抗を
減少させないので、電流集中の緩和効果をさらに増すこ
とができる。

【００６３】上述の実施例１、２、及び３では、ｎ型チ
ャネルのＭＯＳＦＥＴを用いた静電破壊保護用のＭＯＳ
型トランジスタについて述べたが、同様な素子分離構造
およびゲート電極形状を持ったＰｃｈ型ＭＯＳＦＥＴの
静電破壊保護用のＭＯＳ型トランジスタに用いることが
出来るのは言うまでもない。また相補型の静電破壊保護
用のＭＯＳ型トランジスタの場合においても、Ｎｃｈお
よびＰｃｈ型ＭＯＳＦＥＴに本発明のを用いることが出
来るのは言うまでもない。

【００６４】また、実施例１に示される静電気破壊保護
用のトランジスタに、更に実施例２あるいは実施例３に
示されるドレイン領域に印加された静電気電荷による電
流をドレイン領域内に分散させる手段を設けてもよい。
具体的には、図１及び２に示される静電気破壊保護用ト
ランジスタ１に図７、８及び９に示される突起５２を設
けてもよい。あるいは図１及び２に示される静電気破壊
保護用トランジスタ１に、チャネル６の代わりに図１
８、１９及び２０に示されるチャネル７０を設けてもよ
い。静電気破壊保護用トランジスタが、２つの異なるド
レイン領域に印加された静電気電荷による電流をドレイ
ン領域内に分散させる手段を有することによってより本
発明の効果が高められることは言うまでもない。

【００６５】

【発明の効果】本発明によれば、ノッチを有するコンタ
クト領域を形成することによって、コンタクト領域内の
特定の箇所に電流が集中することが緩和されるので、従
来の静電破壊保護用のトランジスタよりも高い静電耐圧
を得ることができ、また、静電気破壊保護用トランジス
タ自身が静電気で容易に破壊されることを防ぐことがで
きる。

【００６６】また、本発明によれば、ゲート下部に素子
分離領域から延びる突起を設けることによって、あるい
は、素子分離領域近傍のチャネル長を中央部のチャネル
長よりも長くすることによって、素子分離領域近傍のド
レイン領域内に流れる電流が制限されるので、素子分離
領域に近接したコンタクト領域に流れる静電気による電
流を減少させることができる。従って、コンタクト領域
に集中する電流を緩和し、従来の静電破壊保護用のトラ
ンジスタよりも高い静電耐圧を得ることができ、また、
静電気破壊保護用トランジスタ自身が静電気で容易に破
壊されることを防ぐことができる。

【図面の簡単な説明】

【図１】図１は、本発明による第１の静電破壊保護トラ
ンジスタの平面図

【図２】図２は、図１に示される静電破壊保護トランジ
スタのＡ−Ａ断面図

【図３】図３は、図１に示される静電破壊保護トランジ
スタのコンタクト領域の拡大図

【図４】図４は、図３に示される領域における電流密度
の分布を示す図

【図５】図５は、ノッチの大きさと電流密度の最大値と
の関係を示す図

【図６】図６（ａ）から図６（ｄ）は、本発明による第
１の静電破壊保護トランジスタの別の実施例を示すコン
タクト領域付近の拡大図

【図７】図７は、本発明による第２の静電破壊保護トラ
ンジスタの平面図

【図８】図８は、図７に示される静電破壊保護トランジ
スタのＢ−Ｂ断面図

【図９】図９は、図７に示される静電破壊保護トランジ
スタの突起付近の立体拡大図

【図１０】図１０は、図７に示される静電破壊保護トラ
ンジスタの突起付近の平面拡大図

【図１１】図１１は、本発明による第２の静電破壊保護
トランジスタの別の実施例を示す突起付近の平面拡大図

【図１２】図１２は、図１１に示される静電破壊保護ト
ランジスタのＣ−Ｃ断面図

【図１３】図１３は、図１１に示される静電破壊保護ト
ランジスタのドレイン領域内の電流分布を示すベクトル
図

【図１４】図１４は、図１１に示される静電破壊保護ト
ランジスタのドレイン領域内の電流密度を示す図

【図１５】図１５は、本発明による第２の静電破壊保護
トランジスタの別の実施例を示す突起付近の立体拡大図

【図１６】図１６は、本発明による第２の静電破壊保護
トランジスタの別の実施例を示す突起付近の平面拡大図

【図１７】図１７は、本発明による第２の静電破壊保護
トランジスタの別の実施例を示す突起付近の平面拡大図

【図１８】図１８は、本発明による第３の静電破壊保護
トランジスタを示すの平面図

【図１９】図１９は、図１８に示される静電破壊保護ト
ランジスタのＥ−Ｅ断面図

【図２０】図２０は、図１８に示される静電破壊保護ト
ランジスタのチャネル領域の一部の断面を示す立体拡大
図

【図２１】図２１は、本発明による第３の静電破壊保護
トランジスタの別の実施例をチャネル領域の一部の断面
を示す立体拡大図

【図２２】図２２は、静電破壊保護回路

【図２３】図２３は、従来技術による静電破壊保護トラ
ンジスタの平面図

【図２４】図２４は、図２３に示される静電破壊保護ト
ランジスタのＦ−Ｆ断面図

【図２５】図２５は、図２３に示される静電破壊保護ト
ランジスタのドレイン領域内の電流分布を示すベクトル
図

【図２６】図２６は、コンタクト領域と素子分離領域と
の距離と電流密度の最大値との関係を示す図

【符号の説明】

１静電破壊保護素子２基板３Ｐ＋領域４ソース領域５ドレイン領域７素子分離領域９ゲート電極１３、１４、１５ａ、１５ｂコンタクト領域

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、該半導体基板中に形成されたソース領域、及びドレイン
領域を有する島領域と、該半導体基板中であって、該島領域を囲むように形成さ
れた素子分離領域と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ドレイン領域に印加された静電気電荷による電流を該
ドレイン領域内に分散させる手段と、を有する静電破壊防止のためのＭＯＳ型トランジスタ。
【請求項２】前記手段は、前記ドレイン領域上に形成さ
れた、前記ゲート電極と前記素子分離領域とに近接した
部分にノッチを有するコンタクト領域を有する請求項１
に記載の静電破壊防止のためのＭＯＳ型トランジスタ。
【請求項３】前記手段は、前記ドレイン領域上に形成さ
れた複数のコンタクト領域を有し、該複数のコンタクト
領域のうちの前記ゲート電極と前記素子分離領域とに隣
接した該コンタクト領域は、他の該コンタクト領域より
大きい面積を有している請求項１に記載の静電破壊防止
のためのＭＯＳ型トランジスタ。
【請求項４】前記コンタクト領域は、複数のサブコンタ
クト領域からなる請求項２に記載の静電破壊防止のため
のＭＯＳ型トランジスタ。
【請求項５】前記手段は、少なくとも前記ゲート電極の
一部の下方であって、前記素子分離領域から前記島領域
の中心に向かって延びる突起を有する請求項１に記載の
静電破壊防止のためのＭＯＳ型トランジスタ。
【請求項６】該トランジスタは更に前記ドレイン領域上
に形成されたコンタクト領域を有しており、該コンタク
ト領域と前記素子分離領域との距離は、前記突起の長さ
よりも短かくなっている請求項５に記載の静電破壊防止
のためのＭＯＳ型トランジスタ。
【請求項７】前記手段は、更に、少なくとも前記突起の
下方に形成されたチャネルストップ領域を有する請求項
５に記載の静電破壊防止のためのＭＯＳ型トランジス
タ。
【請求項８】前記ゲート電極のゲート長は、前記突起の
幅よりも長くなっている請求項７に記載の静電破壊防止
のためのＭＯＳ型トランジスタ。
【請求項９】前記手段は、前記ソース領域と前記ドレイ
ン領域との間に形成された、素子分離領域近傍に位置す
る端部のチャネル長が中央部のチャネル長より長いチャ
ネル領域を有する請求項１に記載の静電破壊防止のため
のＭＯＳ型トランジスタ。
【請求項１０】前記トランジスタは更に前記ドレイン領
域上に形成されたコンタクト領域を有しており、該コン
タクト領域と前記素子分離領域との距離は、前記チャネ
ル領域の端部の幅よりも長い請求項９に記載の静電破壊
防止のためのＭＯＳ型トランジスタ。
【請求項１１】半導体基板と、該半導体基板中に形成されたソース領域、及びドレイン
領域を有する島領域と、該半導体基板中であって、該島領域を囲むように形成さ
れた素子分離領域と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ドレイン領域に印加された静電気電荷による電流が該
素子分離領域近傍の該ドレイン領域内に流れるのを妨げ
る手段と、を有する静電破壊防止のためのＭＯＳ型トランジスタ。