JPS6410944B2 - - Google Patents
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- Publication number
- JPS6410944B2 JPS6410944B2 JP56133524A JP13352481A JPS6410944B2 JP S6410944 B2 JPS6410944 B2 JP S6410944B2 JP 56133524 A JP56133524 A JP 56133524A JP 13352481 A JP13352481 A JP 13352481A JP S6410944 B2 JPS6410944 B2 JP S6410944B2
- Authority
- JP
- Japan
- Prior art keywords
- input protection
- layer
- resistor
- substrate
- channel stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000012535 impurity Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は入力保護装置にかかり、とくに
CMOSの入力保護抵抗の小型化と同時に静電破
壊耐量の向上を実現する保護抵抗の構造に関する
ものである。
CMOSの入力保護抵抗の小型化と同時に静電破
壊耐量の向上を実現する保護抵抗の構造に関する
ものである。
一般にCMOSの静電破壊耐圧は入力ピン又は
出力ピンが電源ピン又は接地ピンに対して正バイ
アスされるか負バイアスされるかで異る。
出力ピンが電源ピン又は接地ピンに対して正バイ
アスされるか負バイアスされるかで異る。
従来の保護装置による静電破壊耐量は、入力保
護抵抗が基板に対して逆バイアスされる場合が最
も低く、このモードの改善が望まれていた。この
モードに於いては保護抵抗を形成する拡散層が基
板に対して逆バイアスされるため、この接合の逆
バイアスサージ電流耐量により破壊電圧が決る。
実際に破壊は保護抵抗のパツド側コンタクト部と
チヤンネルストツパー間の基板表面で起り、耐量
向上のため表面での電界集中を避ける様な構造を
とる必要がある。
護抵抗が基板に対して逆バイアスされる場合が最
も低く、このモードの改善が望まれていた。この
モードに於いては保護抵抗を形成する拡散層が基
板に対して逆バイアスされるため、この接合の逆
バイアスサージ電流耐量により破壊電圧が決る。
実際に破壊は保護抵抗のパツド側コンタクト部と
チヤンネルストツパー間の基板表面で起り、耐量
向上のため表面での電界集中を避ける様な構造を
とる必要がある。
このための対策として従来は、前記基板表面の
距離を長くすることによりある程度改善されてき
た。しかし一般に入力保護抵抗はチツプレイアウ
ト上、ボンデイングパツドの間に入る事が多く、
前記基板表面の距離の増大はパツド間隔の増大と
なり結局はチツプ面積の増大につながる。特に２
mm□ 程度以下のチツプに対してはチツプ面積増大
によるコスト増加が大きな問題となる場合があ
る。
距離を長くすることによりある程度改善されてき
た。しかし一般に入力保護抵抗はチツプレイアウ
ト上、ボンデイングパツドの間に入る事が多く、
前記基板表面の距離の増大はパツド間隔の増大と
なり結局はチツプ面積の増大につながる。特に２
mm□ 程度以下のチツプに対してはチツプ面積増大
によるコスト増加が大きな問題となる場合があ
る。
本発明の目的はかかる従来技術の難点を克服
し、小型で破壊耐量の大きな保護抵抗の構造を提
供する事にある。
し、小型で破壊耐量の大きな保護抵抗の構造を提
供する事にある。
本発明の主旨は前記表面放電を避けるため基板
内部に、表面放電電圧よりも小さなブレークダウ
ン電圧を有する接合を形成する事によりバルク内
で電流を流し、破壊耐量の向上を計る事にあり、
当発明による構造を採用する事にある。これによ
り従来よりも小型の入力保護抵抗を作る事が出来
る。
内部に、表面放電電圧よりも小さなブレークダウ
ン電圧を有する接合を形成する事によりバルク内
で電流を流し、破壊耐量の向上を計る事にあり、
当発明による構造を採用する事にある。これによ
り従来よりも小型の入力保護抵抗を作る事が出来
る。
より具体的には本発明は、たとえばCMOS入
力保護装置において入力保護抵抗の少なくとも一
部が入力保護抵抗と同一の導電型でかつ保護抵抗
の不純物密度よりも高くない第１の拡散層で囲ま
れ、該第１の拡散層は保護抵抗を囲むチヤンネル
ストツパーの外周よりも内側に形成され、かつ、
チヤンネルストツパーの内周に接する第１の不純
物領域の表面部の一部がチヤンネルストツパーと
同一の導電型のチヤンネルストツパーよりも低濃
度の第２の拡散層と重ねて形成されていることを
特徴とするCMOS入力保護装置である。
力保護装置において入力保護抵抗の少なくとも一
部が入力保護抵抗と同一の導電型でかつ保護抵抗
の不純物密度よりも高くない第１の拡散層で囲ま
れ、該第１の拡散層は保護抵抗を囲むチヤンネル
ストツパーの外周よりも内側に形成され、かつ、
チヤンネルストツパーの内周に接する第１の不純
物領域の表面部の一部がチヤンネルストツパーと
同一の導電型のチヤンネルストツパーよりも低濃
度の第２の拡散層と重ねて形成されていることを
特徴とするCMOS入力保護装置である。
以下にＮ型基板に対してCMOSを形成する場
合の本発明の実施例を図面に基いて説明する。
合の本発明の実施例を図面に基いて説明する。
第１図、第２図は従来の入力保護抵抗を示す。
従来の構造では入力が基板に対して負バイアスさ
れたとき保護抵抗５と基板４に逆バイアスが加わ
り、表面部９又は１０で放電破壊が起る。特に９
部ではパツドからのAl配線１の電位により基板
表面に反転層が出来やすく、９の距離を大きくと
り、チヤンネル抵抗を大きくしないと破壊耐量の
低下につながる。
従来の構造では入力が基板に対して負バイアスさ
れたとき保護抵抗５と基板４に逆バイアスが加わ
り、表面部９又は１０で放電破壊が起る。特に９
部ではパツドからのAl配線１の電位により基板
表面に反転層が出来やすく、９の距離を大きくと
り、チヤンネル抵抗を大きくしないと破壊耐量の
低下につながる。
第３図、第４図は本発明による入力保護抵抗の
構造を示す。当構造ではN-層７が基板４よりも
高濃度となるため、この部分の闘値電圧は従来設
計よりも高くなり電極１に負電圧が印加されても
表面１２部に反転層ができにくくなる。又N+−
P-接合１１を利用する事により従来よりも接合
耐圧を下げ更にこの耐圧を前記闘値電圧よりも低
く設計する事が可能となる。つまり本発明の構造
ではN+−P-接合のブレークダウンが周囲に対し
て最も低くなりこの接合を通して入力ピンより入
る外部電荷を基板に流す事が出来る。
構造を示す。当構造ではN-層７が基板４よりも
高濃度となるため、この部分の闘値電圧は従来設
計よりも高くなり電極１に負電圧が印加されても
表面１２部に反転層ができにくくなる。又N+−
P-接合１１を利用する事により従来よりも接合
耐圧を下げ更にこの耐圧を前記闘値電圧よりも低
く設計する事が可能となる。つまり本発明の構造
ではN+−P-接合のブレークダウンが周囲に対し
て最も低くなりこの接合を通して入力ピンより入
る外部電荷を基板に流す事が出来る。
本発明においてはバルク内のN+−P-接合面積
を利用するため従来構造の表面でのチヤンネルに
よる外部電荷の放電機構よりも電流破壊耐量は高
くなり又全体の構造も小型になる。
を利用するため従来構造の表面でのチヤンネルに
よる外部電荷の放電機構よりも電流破壊耐量は高
くなり又全体の構造も小型になる。
第５図に本発明を適用したCMOSトランジス
ターの構造を示す。従来構造に比べN-層７及び
P-層８が本発明において追加されている。
ターの構造を示す。従来構造に比べN-層７及び
P-層８が本発明において追加されている。
本発明の実施例においては、不純物濃度が４の
基板で1015／cm3，８，１３，１９のP-層で1016／
cm3，７のN-層で５×1016／cm3，２のフイールド
SiO2厚0.8μの場合に対し従来構造の保護装置にお
いては約300V以上、本発明の保護装置において
は約500V以上の静電破壊耐圧を得る事が出た。
又保護抵抗部の面積比も約1/2となり本発明の有
効性が実証できた。
基板で1015／cm3，８，１３，１９のP-層で1016／
cm3，７のN-層で５×1016／cm3，２のフイールド
SiO2厚0.8μの場合に対し従来構造の保護装置にお
いては約300V以上、本発明の保護装置において
は約500V以上の静電破壊耐圧を得る事が出た。
又保護抵抗部の面積比も約1/2となり本発明の有
効性が実証できた。
第１図は従来構造の入力保護抵抗装置を示す平
面図であり、第２図は第１図のＡ−A′部の断面
図である。第３図は本発明の一実施例を示す平面
図であり、第４図は第３図のＢ−B′部の断面図
である。第５図は本発明をCMOSトランジスタ
ーに適用した実施例を示す平面図である。 尚、図において、１……パツドから入力保護抵
抗へのAl配線、２……フイールド酸化膜、３…
…N+チヤンネルストツパー層、４……基板N--
層、５……P+保護抵抗層、６……パツドからの
Alが入力保護抵抗に入る部分のコンタクト、７
……N-層、８……保護抵抗のパツド側のP-層、
９……保護抵抗部Al配線下の基板N--表面部、
１０……保護抵抗部Al配線のない基板N--表面
部、１１……N+P-接合、１２……Al配線下の
N-層表面部、１３……保護抵抗の保護ダイオー
ド側のP-層、１４……Pch.トランジスタのP+ソ
ース、１５……Pch.トランジスタのP+ドレイン、
１６……N+−P-入力保護ダイオード、１７……
Nch.トランジスタのN+ドレイン、１８……Nch.
トランジスタのN+ソース、１９……Nch.トラン
ジスタのＰウエル層、２０……P+チヤンネルス
トツパーである。
面図であり、第２図は第１図のＡ−A′部の断面
図である。第３図は本発明の一実施例を示す平面
図であり、第４図は第３図のＢ−B′部の断面図
である。第５図は本発明をCMOSトランジスタ
ーに適用した実施例を示す平面図である。 尚、図において、１……パツドから入力保護抵
抗へのAl配線、２……フイールド酸化膜、３…
…N+チヤンネルストツパー層、４……基板N--
層、５……P+保護抵抗層、６……パツドからの
Alが入力保護抵抗に入る部分のコンタクト、７
……N-層、８……保護抵抗のパツド側のP-層、
９……保護抵抗部Al配線下の基板N--表面部、
１０……保護抵抗部Al配線のない基板N--表面
部、１１……N+P-接合、１２……Al配線下の
N-層表面部、１３……保護抵抗の保護ダイオー
ド側のP-層、１４……Pch.トランジスタのP+ソ
ース、１５……Pch.トランジスタのP+ドレイン、
１６……N+−P-入力保護ダイオード、１７……
Nch.トランジスタのN+ドレイン、１８……Nch.
トランジスタのN+ソース、１９……Nch.トラン
ジスタのＰウエル層、２０……P+チヤンネルス
トツパーである。
Claims (1)
- １ 入力保護抵抗の少くとも一部分が、入力保護
抵抗と同一の導電型でかつ該入力保護抵抗の不純
物密度よりも低い第１の不純物領域で囲まれ、該
第１の不純物領域は該入力保護抵抗を囲むチヤン
ネルストツパーの外周よりも内側に形成され、か
つ、該チヤンネルストツパーの内周に接する前記
第１の不純物領域の表面部の一部が該チヤンネル
ストツパーと同一の導電型で該チヤンネルストツ
パーよりも低濃度の第２の不純物領域と重ねて形
成されていることを特徴とする入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133524A JPS5834958A (ja) | 1981-08-26 | 1981-08-26 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133524A JPS5834958A (ja) | 1981-08-26 | 1981-08-26 | 入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5834958A JPS5834958A (ja) | 1983-03-01 |
| JPS6410944B2 true JPS6410944B2 (ja) | 1989-02-22 |
Family
ID=15106802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133524A Granted JPS5834958A (ja) | 1981-08-26 | 1981-08-26 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834958A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229963A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 放射線硬化用導電塗料 |
| JPS60229965A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 放射線硬化用導電塗料 |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| DE68918783T2 (de) * | 1988-08-18 | 1995-03-30 | Seiko Epson Corp | MIS-Bauelement. |
| GB0128665D0 (en) * | 2001-11-30 | 2002-01-23 | Power Innovations Ltd | Overvoltage protection device |
-
1981
- 1981-08-26 JP JP56133524A patent/JPS5834958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5834958A (ja) | 1983-03-01 |
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