JPS5834958A - 入力保護装置 - Google Patents
入力保護装置Info
- Publication number
- JPS5834958A JPS5834958A JP56133524A JP13352481A JPS5834958A JP S5834958 A JPS5834958 A JP S5834958A JP 56133524 A JP56133524 A JP 56133524A JP 13352481 A JP13352481 A JP 13352481A JP S5834958 A JPS5834958 A JP S5834958A
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- Japan
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- Granted
Links
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- 230000015556 catabolic process Effects 0.000 abstract description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は入力保膜装置にかかり、とくにＯ幻ＳＯ入力
保護抵抗の小屋化と同時に静電破壊耐量の向上を実現す
る保護抵抗の構造に関するものである〇 一般にＣＭＯ８の静電破壊耐圧は入力ビン又は出力ビン
が電源ピンＸ線接地ビンに対して正バイアスされるか負
バイアスされるかで異る。
保護抵抗の小屋化と同時に静電破壊耐量の向上を実現す
る保護抵抗の構造に関するものである〇 一般にＣＭＯ８の静電破壊耐圧は入力ビン又は出力ビン
が電源ピンＸ線接地ビンに対して正バイアスされるか負
バイアスされるかで異る。
従来の保護装置による静電破壊耐量は、入力保護抵抗が
基板に対して逆バイアスされる場合が最も低く、このモ
ードの改善が望まれていた。このモードに於いては保護
抵抗を形成する拡散層が基板に対して逆バイアスされる
ため、この接合の逆バイアスサージ電流耐量により破壊
電圧が決る。
基板に対して逆バイアスされる場合が最も低く、このモ
ードの改善が望まれていた。このモードに於いては保護
抵抗を形成する拡散層が基板に対して逆バイアスされる
ため、この接合の逆バイアスサージ電流耐量により破壊
電圧が決る。
実際に破壊は保−抵抗のパッド側コンタクト部とチャン
ネルストッパー間の基板表面で起り、耐量向上のため表
面での電界集中を避ける様な構造をとる必要がある。
ネルストッパー間の基板表面で起り、耐量向上のため表
面での電界集中を避ける様な構造をとる必要がある。
このための対策として従来は、前記基板表面の距離を長
くすることによりある８ｉ度改善されてき九〇シかし一
般に入力保護抵抗線テップレイアウト上、ポンディング
パッドの間に入る事が多く、前記基板表面の距離の増大
はパッド間隔の増大となり結局にテップ面積の増大につ
ながる０特に２ｕ口程度以下のチップに対してはチップ
面積増大によるコスト増加が大きな問題となる場合があ
る。
くすることによりある８ｉ度改善されてき九〇シかし一
般に入力保護抵抗線テップレイアウト上、ポンディング
パッドの間に入る事が多く、前記基板表面の距離の増大
はパッド間隔の増大となり結局にテップ面積の増大につ
ながる０特に２ｕ口程度以下のチップに対してはチップ
面積増大によるコスト増加が大きな問題となる場合があ
る。
本発明の目的はかかる従来技術の難点を克服し。
小型で破壊耐量の大きな保護抵抗の構造を提供する事に
ある。
ある。
本発明の主旨は前記表面放電を避けるため基板内部に１
表面放電電圧よりも小さなプレークダヮン電圧を有する
接合管形成する事にょ９バルク円で電流を流し、破壊耐
量の向上を計る事にあり。
表面放電電圧よりも小さなプレークダヮン電圧を有する
接合管形成する事にょ９バルク円で電流を流し、破壊耐
量の向上を計る事にあり。
当発明による構造を採用する事にある。これにより従来
よりも小型の人力保護抵抗を作る事が出来るＯ より具体的に蝶本発明は、たとえばＣＭＯ８人力保−装
置において入力保護抵抗の少くとも一部が入力像−抵抗
と同一の導電型でかつ保護抵抗の不純物密寂よりも高く
ない拡散層で囲まれ、該拡散層は保−抵抗を囲むチャン
ネルストッパーノ外周よりも内１ｌＩＫ形成され、かつ
、チャンネルストッパーの内周の一部がチャンネルスト
ッパート同一の導電型のチャンネルストッパーよりも低
濃度の拡散層と重ねて形成されていることを特徴とする
ＣＭＯ８人力保護装置である。
よりも小型の人力保護抵抗を作る事が出来るＯ より具体的に蝶本発明は、たとえばＣＭＯ８人力保−装
置において入力保護抵抗の少くとも一部が入力像−抵抗
と同一の導電型でかつ保護抵抗の不純物密寂よりも高く
ない拡散層で囲まれ、該拡散層は保−抵抗を囲むチャン
ネルストッパーノ外周よりも内１ｌＩＫ形成され、かつ
、チャンネルストッパーの内周の一部がチャンネルスト
ッパート同一の導電型のチャンネルストッパーよりも低
濃度の拡散層と重ねて形成されていることを特徴とする
ＣＭＯ８人力保護装置である。
以下にへ型基板に対してＣｕＯ２を形成する場合の本発
明の実施例を図面に基いて説明する。
明の実施例を図面に基いて説明する。
第１図、第２図は従来の入力保護抵抗を示す。
従来の構造では入力が基板に対して負バイアスされたと
き保−抵抗５と基板４に逆バイアスが加わり１表面部９
又は１０で放電破壊が起る。特に９部ではパッドからの
ＡＪＪ線１の電位により基板表面に反転層が出来やすく
、９の距離を大きくとり、チャンネル抵抗を大きくしな
いと破壊耐量の低下につながる。
き保−抵抗５と基板４に逆バイアスが加わり１表面部９
又は１０で放電破壊が起る。特に９部ではパッドからの
ＡＪＪ線１の電位により基板表面に反転層が出来やすく
、９の距離を大きくとり、チャンネル抵抗を大きくしな
いと破壊耐量の低下につながる。
第３図、第４区は本発明による人力保護抵抗の構造を示
す。当構造ではへ一層７が基板４よりも高濃度となるた
め、この部分の閾値電圧は従来設計よりも高くなり電極
１に負電圧が印加されても表面１２部に反転層ができに
くくなる。又Ｎ” Ｐ−接合１１ｔ−利用する事により
従来よりも接合耐圧を下げ更にこの耐圧を前記閾値電圧
より％低く設計する事が可能となる。つまり本発明の構
造ではＮ”−Ｐ−接合のブレークダウンが周囲に対して
最も低くなりこの接合を通して入力ビンより人る外部電
荷を基板に流す事が出来る。
す。当構造ではへ一層７が基板４よりも高濃度となるた
め、この部分の閾値電圧は従来設計よりも高くなり電極
１に負電圧が印加されても表面１２部に反転層ができに
くくなる。又Ｎ” Ｐ−接合１１ｔ−利用する事により
従来よりも接合耐圧を下げ更にこの耐圧を前記閾値電圧
より％低く設計する事が可能となる。つまり本発明の構
造ではＮ”−Ｐ−接合のブレークダウンが周囲に対して
最も低くなりこの接合を通して入力ビンより人る外部電
荷を基板に流す事が出来る。
本発明においてはバルク内のｈ−Ｐ−接合面積を利用す
るため従来構造の表面でのチャンネルによる外部電荷の
放電機構よシも電流破壊耐量は高くなり又全体の構造も
小型になる。
るため従来構造の表面でのチャンネルによる外部電荷の
放電機構よシも電流破壊耐量は高くなり又全体の構造も
小型になる。
第５図に本発明を適用したＣｕＯ２）ランシスターの構
造を示す。従来構造に比べ八一層７及びＰ一層８が本発
明において追加されている。
造を示す。従来構造に比べ八一層７及びＰ一層８が本発
明において追加されている。
本発明の実施例においては、不純物ＳＶが４の基板で１
０”／ａＩＬ”％ ８．１３．１９のＰ一層で１０１
／１へ７のＮ一層で５Ｘ１０”・／―−２のフィールド
８１０、厚Ｑ、８μの場合に対し従来構造の保−装置に
おいては約３００ｖ以上１本発明の保線装置においては
約５００ｖ以上の静電破壊耐圧を得る事が出来た。又保
、ＩＩｉ抗部の面積比も約Ｈとなり本発明の有効性が実
証で睡た０
０”／ａＩＬ”％ ８．１３．１９のＰ一層で１０１
／１へ７のＮ一層で５Ｘ１０”・／―−２のフィールド
８１０、厚Ｑ、８μの場合に対し従来構造の保−装置に
おいては約３００ｖ以上１本発明の保線装置においては
約５００ｖ以上の静電破壊耐圧を得る事が出来た。又保
、ＩＩｉ抗部の面積比も約Ｈとなり本発明の有効性が実
証で睡た０
第１図は従来構造の入力保護抵抗装置を示す平面図で１
Ｌ第２図は第１図のＡ−に部の断面図である。第３図は
本発明の一実施例を示す平面図であシ、第４図は第３図
のＢ−Ｂ’部の断面図である。第５図は本発明をＣｕＯ
２）フンシスターに適用した実施例を示す平面図である
。 伺１図において、１・・・−・パッドから人力保護抵抗
へのＡｊ配線、２・−−−−−フィールド酸化膜、３・
・−一・Ｎ＋チャンネルストッパ一層、４・・・・・・
基板ヘ一層、５・・・・−Ｐ＋保護抵抗ノー、６・・・
・−・パッドからのｋｌが入力保護抵抗に入る部分のコ
ンタクト、７・−・・・・八一層、８−−−−−保護抵
抗のパッド側のＰ一層、９・・・・・・保護抵抗部ＡＪ
Ｊ線下の基板へ一表面部。 ｌＯ・・・・・・保護抵抗部Ａｊ配線のない基板Ｎ′″
−表面部、１ｌ−−ＮＰ−接合、１２・−−一・ＡＪ配
配下下へ一層宍面部、１３・・・・・・保護抵抗の保護
ダイオード側のＰ一層、１４・・・・・・Ｐｃｈ、
）フンシスタのＰ＋ソース、１５・・・・・・ｐｃｈ、
）フンシスタのＰ＋ドレイン、１６−・・−・へ−Ｐ
−人力保護ダイオード、１７−・−Ｎｃｈ、 ）フンシ
スタのへ ドレイン、１８・−−ＪＪｃｈ、 ）ランジ
スタのＮ ソース、１９−・−・・・Ｎｃｈ、）ランジ
スタのＰウェル層、２０−・・・・Ｐ＋チャンネルスト
ッパーである０ 笑 ７ に 孔 Ｚ 図
Ｌ第２図は第１図のＡ−に部の断面図である。第３図は
本発明の一実施例を示す平面図であシ、第４図は第３図
のＢ−Ｂ’部の断面図である。第５図は本発明をＣｕＯ
２）フンシスターに適用した実施例を示す平面図である
。 伺１図において、１・・・−・パッドから人力保護抵抗
へのＡｊ配線、２・−−−−−フィールド酸化膜、３・
・−一・Ｎ＋チャンネルストッパ一層、４・・・・・・
基板ヘ一層、５・・・・−Ｐ＋保護抵抗ノー、６・・・
・−・パッドからのｋｌが入力保護抵抗に入る部分のコ
ンタクト、７・−・・・・八一層、８−−−−−保護抵
抗のパッド側のＰ一層、９・・・・・・保護抵抗部ＡＪ
Ｊ線下の基板へ一表面部。 ｌＯ・・・・・・保護抵抗部Ａｊ配線のない基板Ｎ′″
−表面部、１ｌ−−ＮＰ−接合、１２・−−一・ＡＪ配
配下下へ一層宍面部、１３・・・・・・保護抵抗の保護
ダイオード側のＰ一層、１４・・・・・・Ｐｃｈ、
）フンシスタのＰ＋ソース、１５・・・・・・ｐｃｈ、
）フンシスタのＰ＋ドレイン、１６−・・−・へ−Ｐ
−人力保護ダイオード、１７−・−Ｎｃｈ、 ）フンシ
スタのへ ドレイン、１８・−−ＪＪｃｈ、 ）ランジ
スタのＮ ソース、１９−・−・・・Ｎｃｈ、）ランジ
スタのＰウェル層、２０−・・・・Ｐ＋チャンネルスト
ッパーである０ 笑 ７ に 孔 Ｚ 図
Claims (1)
- 入力保護抵抗の少くとも一部分が、入力保護抵抗と同一
〇導電型でかつ該入力保護抵抗の不純物密度よりも低い
不純物領域で囲まれ、該不純物領域は該人力保護抵抗ｔ
−囲むチャンネルストッパーの外周よ夕も内側に形成さ
れ、かつ、該チャンネルストッパーの内周の一部が該チ
ャンネルストッパーと同一の導電型で該チャンネルスト
ッパーよりも低濃度の不純物領域と重ねて形成されてい
ることを特徴とする入力保護抵抗。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133524A JPS5834958A (ja) | 1981-08-26 | 1981-08-26 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133524A JPS5834958A (ja) | 1981-08-26 | 1981-08-26 | 入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5834958A true JPS5834958A (ja) | 1983-03-01 |
| JPS6410944B2 JPS6410944B2 (ja) | 1989-02-22 |
Family
ID=15106802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133524A Granted JPS5834958A (ja) | 1981-08-26 | 1981-08-26 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834958A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229963A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 放射線硬化用導電塗料 |
| JPS60229965A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 放射線硬化用導電塗料 |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| EP0356062A2 (en) * | 1988-08-18 | 1990-02-28 | Seiko Epson Corporation | MIS device |
| WO2003049187A3 (en) * | 2001-11-30 | 2004-02-12 | Bourns Ltd | Overvoltage protection device |
-
1981
- 1981-08-26 JP JP56133524A patent/JPS5834958A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229963A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 放射線硬化用導電塗料 |
| JPS60229965A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 放射線硬化用導電塗料 |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| EP0356062A2 (en) * | 1988-08-18 | 1990-02-28 | Seiko Epson Corporation | MIS device |
| WO2003049187A3 (en) * | 2001-11-30 | 2004-02-12 | Bourns Ltd | Overvoltage protection device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410944B2 (ja) | 1989-02-22 |
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