JPS63172468A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS63172468A JPS63172468A JP62003321A JP332187A JPS63172468A JP S63172468 A JPS63172468 A JP S63172468A JP 62003321 A JP62003321 A JP 62003321A JP 332187 A JP332187 A JP 332187A JP S63172468 A JPS63172468 A JP S63172468A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置の入力保護回路に関する。
（従来の技術）
ＭＯ８型電界効果トランジスタ（以下、ＭＯＳＦＥＴと
記す）を主要能動素子とするＭＯ８大規模集ｍ回路（Ｌ
ＳＩ）においては、一般に印加電圧の過該パルスからＭ
ＯＳＦＥＴの入力ゲートを保護するために、入力保護回
路が設けられる。
記す）を主要能動素子とするＭＯ８大規模集ｍ回路（Ｌ
ＳＩ）においては、一般に印加電圧の過該パルスからＭ
ＯＳＦＥＴの入力ゲートを保護するために、入力保護回
路が設けられる。
従来の入力保護回路な８３図に示す。図示の如く、従来
の入力保護回路は、外部入力端子１１とＭＯ８ＦＥＴ１
２０入カゲートとの間に、入力保護抵抗１３と入力保護
ダイオード１４．１５を設け、印加電圧の過渡パルスか
ら入力ゲートを保護するようになっている。
の入力保護回路は、外部入力端子１１とＭＯ８ＦＥＴ１
２０入カゲートとの間に、入力保護抵抗１３と入力保護
ダイオード１４．１５を設け、印加電圧の過渡パルスか
ら入力ゲートを保護するようになっている。
第４図は集積回路における上記入力保護回路の断面構造
を示す図である。図において、２ノは例えばＮ型の半導
体基板、２２は絶縁膜である。
を示す図である。図において、２ノは例えばＮ型の半導
体基板、２２は絶縁膜である。
２３は外部入力端子１１を成すアルミニウム層、２４は
入力保護抵抗１３を成す多結晶シリコン層、２５は配線
を成すアルミニウム層である。２６は入力保護ダイオー
ド１４を成すＰウェル、２７は同じくＮ拡散層である。
入力保護抵抗１３を成す多結晶シリコン層、２５は配線
を成すアルミニウム層である。２６は入力保護ダイオー
ド１４を成すＰウェル、２７は同じくＮ拡散層である。
２８は入力保護ダイオード１５を成すＰ 拡散層である
、 上記絶縁膜２２は通常８ｉ０．によって形成される。こ
のＳｉｎ、の降伏強度は、約１０’Ｖ／ｃｍである。し
たがって、”０ｔ５０００Ａ当シに約５００■の過渡電
圧がその入力保護抵抗ＪＪＫ印加されれば、Ｓｉｎ、は
降伏する。
、 上記絶縁膜２２は通常８ｉ０．によって形成される。こ
のＳｉｎ、の降伏強度は、約１０’Ｖ／ｃｍである。し
たがって、”０ｔ５０００Ａ当シに約５００■の過渡電
圧がその入力保護抵抗ＪＪＫ印加されれば、Ｓｉｎ、は
降伏する。
現体では、ゲートを保護する目的、で介挿した多結晶シ
リコン膜２４による入力保護抵抗１３自身が基板２１と
シ層−トシ、破壊してしまうという不具合が生じている
。この不具合の原因は、基板２１がアース電位にバイア
スされているため、多結晶シリコン膜２４と基板２１と
の間に電位差が生じ、多結晶シリコン膜２４と基板２１
との間のＳ ｉ Ｏ，が破壊することにある。
リコン膜２４による入力保護抵抗１３自身が基板２１と
シ層−トシ、破壊してしまうという不具合が生じている
。この不具合の原因は、基板２１がアース電位にバイア
スされているため、多結晶シリコン膜２４と基板２１と
の間に電位差が生じ、多結晶シリコン膜２４と基板２１
との間のＳ ｉ Ｏ，が破壊することにある。
この問題を解決するために、第５図に示すような入力保
護回路が考えられている。この入力保護回路は、基板２
１１ｆＣ多結晶シリコン膜２４と対向するようにフロー
ティングＰウェル２９を形成するようＫしたものである
。このような構成によれば、多結晶シリコン膜２４とＰ
ウェル２９との間に寄生容量ができる。したがって１回
路に過渡電圧が印加された場合、上記寄生容量の容量カ
ップリングにより、多結晶シリコン膜２４とＰウェル２
９（言い換えれば基板２１）との間の電位差を減少させ
ることができ、Ｓｉｎ、の破壊を防止することができる
。
護回路が考えられている。この入力保護回路は、基板２
１１ｆＣ多結晶シリコン膜２４と対向するようにフロー
ティングＰウェル２９を形成するようＫしたものである
。このような構成によれば、多結晶シリコン膜２４とＰ
ウェル２９との間に寄生容量ができる。したがって１回
路に過渡電圧が印加された場合、上記寄生容量の容量カ
ップリングにより、多結晶シリコン膜２４とＰウェル２
９（言い換えれば基板２１）との間の電位差を減少させ
ることができ、Ｓｉｎ、の破壊を防止することができる
。
上記のように第５図の構成によれば、多結晶シリコン膜
２４と基板２ノとの間の絶縁Ｉ！１２２の破壊を防止す
ることができるが、Ｐウェル２９を形成する分だけ回路
面積が増大し、高集積化に反するものであった。
２４と基板２ノとの間の絶縁Ｉ！１２２の破壊を防止す
ることができるが、Ｐウェル２９を形成する分だけ回路
面積が増大し、高集積化に反するものであった。
（発明が解決しようとする問題点）
以上述べたように従来の入力保護回路においては、多結
晶シリコン膜と基板との間の絶縁膜の破壊を防止できる
反面、回路面積が大きくなるという問題があった。
晶シリコン膜と基板との間の絶縁膜の破壊を防止できる
反面、回路面積が大きくなるという問題があった。
そこでこの発明は、回路面積の増大を招くことなく、絶
縁膜の破壊を防止することができる入力保り回路を提供
することを目的とする。
縁膜の破壊を防止することができる入力保り回路を提供
することを目的とする。
Ｃ問題点を解決するための手段）
上記目的を達成するためにこの発明は、半導体基板の表
面領域に入力保護抵抗を成す抵抗層と対向するように、
電位差低減用の第１の拡散層を設ける構成に加え、この
拡散層に接合するようＫ。
面領域に入力保護抵抗を成す抵抗層と対向するように、
電位差低減用の第１の拡散層を設ける構成に加え、この
拡散層に接合するようＫ。
この拡散層と同一導電型で入力保護ダイオードを成す第
２の拡散層を設けるようｋしたものである。
２の拡散層を設けるようｋしたものである。
（作用）
このような構成によれば、電位低減用の拡散層と同一導
電型の拡散層を有する入力保護ダイオードがこの拡散層
と接合するように形成されるので１回路面積の増大を防
ぐことができる。
電型の拡散層を有する入力保護ダイオードがこの拡散層
と接合するように形成されるので１回路面積の増大を防
ぐことができる。
また、第１の拡散層が第２の拡散層を介して抵抗層と接
続されるので、抵抗層と第１の拡散層との間の電位差を
従来小さくすることができ、過渡電圧に対する絶縁膜の
破壊防止効果を高めることができる。
続されるので、抵抗層と第１の拡散層との間の電位差を
従来小さくすることができ、過渡電圧に対する絶縁膜の
破壊防止効果を高めることができる。
（実施例）
以下、図面を参照してこの発明の実施例を詳細に説明す
る。
る。
第１図はこの発明の一実施例の構成を示す断面図であシ
、第２図はその等価回路を示す回路図である。
、第２図はその等価回路を示す回路図である。
第１図において、３１は例えばＮ型の半導体基板である
。この基板３ノの上には例えばＳｉｎ、による絶縁膜３
２が形成されている。この絶縁膜３２の中には第２図に
示す入力保護抵抗５２を成す多結晶シリコン膜３３が形
成されている。この多結晶シリコン膜３３の入力側端部
は、絶縁膜３２に形成されたコンタクトホール３４を介
して絶縁膜３２上に形成されたアルミニウム層３５と接
続されている。このアルミニウム層３５は第２図の外部
入力端子４１を成すつ多結晶シリコン膜３３の出力側端
部は、絶縁膜２２に形成されたコンタクトホール３６を
介して絶縁膜３２上に形成されたアルミニウム層３７に
接続されている。このアルミニウム層３７は、第２図に
示すＭＯ８ＦＥＴ５Ｊの入力ゲートに接続されている。
。この基板３ノの上には例えばＳｉｎ、による絶縁膜３
２が形成されている。この絶縁膜３２の中には第２図に
示す入力保護抵抗５２を成す多結晶シリコン膜３３が形
成されている。この多結晶シリコン膜３３の入力側端部
は、絶縁膜３２に形成されたコンタクトホール３４を介
して絶縁膜３２上に形成されたアルミニウム層３５と接
続されている。このアルミニウム層３５は第２図の外部
入力端子４１を成すつ多結晶シリコン膜３３の出力側端
部は、絶縁膜２２に形成されたコンタクトホール３６を
介して絶縁膜３２上に形成されたアルミニウム層３７に
接続されている。このアルミニウム層３７は、第２図に
示すＭＯ８ＦＥＴ５Ｊの入力ゲートに接続されている。
上記基板２１の表面領域には、上記多結晶シリコン＠Ｓ
Ｓと対向するようにＰウェル３８が形成されている。ま
た、基板２１の表面領域で、Ｐウェル３８と基板２１と
の境界付近には、第２図に示す入力保護ダイオード５４
を成すＰ 拡散層３９が形成されている。とのＰ 拡散
層３９は絶縁膜３２に形成されたコンタクトホール４０
を介シて上記アルミニウム層３７に接続されている。
Ｓと対向するようにＰウェル３８が形成されている。ま
た、基板２１の表面領域で、Ｐウェル３８と基板２１と
の境界付近には、第２図に示す入力保護ダイオード５４
を成すＰ 拡散層３９が形成されている。とのＰ 拡散
層３９は絶縁膜３２に形成されたコンタクトホール４０
を介シて上記アルミニウム層３７に接続されている。
基板３１の表面領域にはさらに、第２図に示す入力保護
ダイオード５５を成すＰウェル４１が形成され、とのＰ
ウェル４１の表面領域にはＮ 拡散層４２が形成されて
いる。このＮ 拡散層４２は、絶縁膜３２に形成された
コンタクトホール４３を介してアルミニウム層３１に接
続されている、 なお、第２図において、５６は多結晶シリコン膜３３と
Ｐウェル３８との間く形成される寄生容量である。
ダイオード５５を成すＰウェル４１が形成され、とのＰ
ウェル４１の表面領域にはＮ 拡散層４２が形成されて
いる。このＮ 拡散層４２は、絶縁膜３２に形成された
コンタクトホール４３を介してアルミニウム層３１に接
続されている、 なお、第２図において、５６は多結晶シリコン膜３３と
Ｐウェル３８との間く形成される寄生容量である。
上記構成において、動作を説明する。
まず、多結晶シリコン膜３３（入力保護抵抗５２）の下
に絶縁膜３２を介して多結晶シリコン膜３３と接続され
たＰウェル３８が形成されている。したがって、アルミ
ニウム層３５（外部入力端子５））に過渡電圧が印加さ
れた場合でも、多結晶シリコン膜３３とＰウェル３８と
の間に大きな電圧がかかることがない。これにより、こ
の間の絶縁膜３２の破壊が防止され、多結晶シリコン膜
３３の破壊も防止される。
に絶縁膜３２を介して多結晶シリコン膜３３と接続され
たＰウェル３８が形成されている。したがって、アルミ
ニウム層３５（外部入力端子５））に過渡電圧が印加さ
れた場合でも、多結晶シリコン膜３３とＰウェル３８と
の間に大きな電圧がかかることがない。これにより、こ
の間の絶縁膜３２の破壊が防止され、多結晶シリコン膜
３３の破壊も防止される。
また、アルミニウム層２３（外部入力端子１））に正の
過渡電圧が印加されたとき、Ｐ 拡散層４５と基板３１
で形成される入力保護ダイオード５４がオンし、ＭＯ８
ＦＥＴ５Ｊの入力ゲートを保護する。一方、負の過渡電
圧が印加されたときは、Ｎ＋拡散層４２とＰウェル４７
によ−て形成される入力保護ダイオード５５がオンし、
ＭＯ８ＦＢＴ５３の入力ゲートを保護する。
過渡電圧が印加されたとき、Ｐ 拡散層４５と基板３１
で形成される入力保護ダイオード５４がオンし、ＭＯ８
ＦＥＴ５Ｊの入力ゲートを保護する。一方、負の過渡電
圧が印加されたときは、Ｎ＋拡散層４２とＰウェル４７
によ−て形成される入力保護ダイオード５５がオンし、
ＭＯ８ＦＢＴ５３の入力ゲートを保護する。
以上詳述したようにこの実施例は、多結晶シリコン膜３
３の下のＰウェル３８内にＰ −Ｎの入力保護ダイオ
ード５４を形成するため１回路面積を小さくすることが
できる。これＫより、高集積化に寄与することができる
。
３の下のＰウェル３８内にＰ −Ｎの入力保護ダイオ
ード５４を形成するため１回路面積を小さくすることが
できる。これＫより、高集積化に寄与することができる
。
また、Ｐウェル３８は多結晶シリコン膜３３と接続され
ているので、先の第５図に示す構成に比べ、多結晶シリ
コン膜３３とＰウェル３３との間の電位差を小さくする
ことができ、過渡電圧に対する絶縁膜３２の破壊防止効
果を高めることができる。
ているので、先の第５図に示す構成に比べ、多結晶シリ
コン膜３３とＰウェル３３との間の電位差を小さくする
ことができ、過渡電圧に対する絶縁膜３２の破壊防止効
果を高めることができる。
以上の説明では、半導体基板３１がＮ型である場合を例
に説明したが、この発明は基板がＰ型である場合に４適
用可能なことは勿論である。
に説明したが、この発明は基板がＰ型である場合に４適
用可能なことは勿論である。
以上述べたようにこの発明によれば、回路面積の増大を
招くことなく、絶縁膜の破壊を防止することができる入
力保護回路を提供することができる。
招くことなく、絶縁膜の破壊を防止することができる入
力保護回路を提供することができる。
第１図はこの発明の一実施例の構成を示す断面図、第２
図は第１図に示す回路の等価回路を示す回路図、第３囚
は従来の入力保護回路の一例の等価回路を示す回路図、
第４図は第３図に示す回路の構成を示す断面図、第５図
は従来の入力保護回路の他の例の構成を示す断面図であ
る。 ３１・・・半導体基板、３２・・・絶縁膜、３３・・・
多結晶シリコン膜、３４，３６，４０．４３・・・コン
タクトホール、３５．３’ｉ・・・アルミニウム層、３
８゜４１・・・Ｐウェル、３９・・・Ｐ＋拡散層、４２
・・・Ｎ拡散層、５１・・・外部入力端子、５２・・・
入力保護抵抗。 ５３・・・ＭＯＳＦＥＴ、５４ 、ｓ ｓ・・・入力保
湿ダイオード、５６・・・寄生容量。
図は第１図に示す回路の等価回路を示す回路図、第３囚
は従来の入力保護回路の一例の等価回路を示す回路図、
第４図は第３図に示す回路の構成を示す断面図、第５図
は従来の入力保護回路の他の例の構成を示す断面図であ
る。 ３１・・・半導体基板、３２・・・絶縁膜、３３・・・
多結晶シリコン膜、３４，３６，４０．４３・・・コン
タクトホール、３５．３’ｉ・・・アルミニウム層、３
８゜４１・・・Ｐウェル、３９・・・Ｐ＋拡散層、４２
・・・Ｎ拡散層、５１・・・外部入力端子、５２・・・
入力保護抵抗。 ５３・・・ＭＯＳＦＥＴ、５４ 、ｓ ｓ・・・入力保
湿ダイオード、５６・・・寄生容量。
Claims (4)
- （１）半導体基板上に形成された絶縁膜と、この絶縁膜
中に形成された入力保護抵抗を成す抵抗層と、 この抵抗層と対向するように上記半導体基板の表面領域
に形成された第１の拡散層と、 この第１の拡散層と接合するように上記半導体基板の表
面領域に形成されるとともに上記抵抗層と接続され、上
記第１の拡散層と同一導電型の第２の拡散層とを具備し
たことを特徴とする入力保護回路。 - （２）上記第１の拡散層は拡散井戸であることを特徴と
する特許請求の範囲第１項記載の入力保護回路。 - （３）上記第１の拡散層と上記第２の拡散層との濃度が
異なることを特徴とする特許請求の範囲第１項記載の入
力保護回路。 - （４）上記第２の拡散層の濃度が上記第１の拡散層の濃
度より高いことを特徴とする特許請求の範囲第３項記載
の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003321A JPS63172468A (ja) | 1987-01-12 | 1987-01-12 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003321A JPS63172468A (ja) | 1987-01-12 | 1987-01-12 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63172468A true JPS63172468A (ja) | 1988-07-16 |
Family
ID=11554089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003321A Pending JPS63172468A (ja) | 1987-01-12 | 1987-01-12 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63172468A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588067A3 (ja) * | 1992-08-17 | 1994-04-20 | Fuji Electric Co Ltd | |
| US5650651A (en) * | 1994-11-15 | 1997-07-22 | Advanced Micro Devices, Inc. | Plasma damage reduction device for sub-half micron technology |
| JP2012033933A (ja) * | 2010-07-30 | 2012-02-16 | Semikron Elektronik Gmbh & Co Kg | サブモジュールおよびパワー半導体モジュール |
| WO2020044560A1 (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
-
1987
- 1987-01-12 JP JP62003321A patent/JPS63172468A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588067A3 (ja) * | 1992-08-17 | 1994-04-20 | Fuji Electric Co Ltd | |
| EP0805499A3 (en) * | 1992-08-17 | 1997-11-26 | Fuji Electric Co., Ltd. | High withstand voltage M I S field effect transistor and semiconductor integrated circuit |
| US5650651A (en) * | 1994-11-15 | 1997-07-22 | Advanced Micro Devices, Inc. | Plasma damage reduction device for sub-half micron technology |
| JP2012033933A (ja) * | 2010-07-30 | 2012-02-16 | Semikron Elektronik Gmbh & Co Kg | サブモジュールおよびパワー半導体モジュール |
| WO2020044560A1 (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
| JPWO2020044560A1 (ja) * | 2018-08-31 | 2021-08-26 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
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