JPWO2020044560A1 - 半導体装置及びその製造方法 - Google Patents
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- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
Abstract
Description
しかしながら現在のところ、VNW素子の技術を抵抗素子に適用するというアイデアのみに留まっており、抵抗素子の具体的な構造や配置等については、未だ検討されていない現況にある。
本実施形態では、VNW技術を適用した、抵抗素子を有する半導体装置の基本構成を開示する。図1は、第1の実施形態による半導体装置の概略構成を示す断面図である。
この半導体装置は、VNWトランジスタ1A及び抵抗素子1Bを有する。VNWトランジスタ1Aは、VNWトランジスタ配置領域10Aに配置されている。抵抗素子1Bは、抵抗素子配置領域10Bに配置されている。なお、VNWとしては、VNWトランジスタの代わりにVNWダイオードとしても良い。
STI素子分離領域16は、基板11に形成された開口中に絶縁材料が充填されてなる。絶縁材料としては、例えばSiO,PSG(リンシリケイトガラス),BSG(ボロンシリケイトガラス),BPSG(ボロンリンシリケイトガラス),USG(非ドープシリケイトガラス)またはこれらの組み合わせであっても良い。
ウェル12A,12Bは、基板11にN型不純物がイオン注入されて形成される。N型不純物としては、As,P,Sb,Nから選ばれた1種又は複数種が用いられる。
基板11中におけるウェル12Bの上部には、ウェル12Bとは逆導電型、例えばP型の導電型を有する不純物領域13Bが形成されている。不純物領域13Bの上部であって基板11の表面には、シリサイド層15Bが形成されている。
シリサイド層15A,15Bは、不純物領域13A,13Bの表面に金属膜を形成し、熱処理を施して不純物領域13A,13Bの表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばNi,Co,Mo,W,Pt,Ti等が用いられる。
シリサイド層15A,15B及びSTI素子分離領域16の表面には、半導体ナノワイヤ17の下端部分17aの側面を覆う層間絶縁膜19が形成されている。
サイドウォール18は、SiO2,SiN,SiON,SiC,SiCN,SiOCN等の絶縁物を材料として形成される。
層間絶縁膜19は、例えば、SiO2,TEOS,PSG,BPSG,FSG,SiOC,SOG,SOP(Spin on Polymers)SiC等の絶縁物を材料として形成される。
ゲート絶縁膜21は、例えば誘電率kが7以上の絶縁物、例えばSiN,Ta2O5,Al2O3,HfO2等を材料として形成される。ゲート電極22A及び導電パターン22Bは、TiN,TaN,TiAl,TaAl,Ti含有金属、Al含有金属、W含有金属、TiSi,NiSi,PtSi,シリサイドを持つ多結晶シリコン等を材料として形成される。
図2Aに示すように、基板11の上方に層間絶縁膜19が形成されている。VNWトランジスタ配置領域10Aには、半導体ナノワイヤとなる突起23が形成されている。突起23には、下端部分17a及び中央部分17cが形成されている。下端部分17aは不純物領域13Aと電気的に接続されている。突起23上には、当該突起23を形成するために用いられたハードマスク24が残存している。
続いて、図2Cに示すように、導電体膜25の全面にレジストを塗布し、リソグラフィーによりレジストをパターニングしてレジストマスク20A,20Bを形成する。レジストマスク20Aは、VNWトランジスタ配置領域10Aにおける導電体膜25上で、突起23及びハードマスク24を包含する部分にレジストが残存してなる。レジストマスク20Bは、抵抗素子配置領域10Bにおける導電体膜25上の部分にレジストが残存してなる。
続いて、図2Dに示すように、アッシング処理又はウェット処理によりレジストマスク20A,20Bを除去する。以上により、VNWトランジスタ配置領域10Aには、突起23及びハードマスク24を覆うように、層間絶縁膜19上にゲート絶縁膜21を介してゲート電極22Aが形成される。ゲート電極22Aは、導電体膜25がエッチングされて形成された導電パターンである。抵抗素子配置領域10Bには、層間絶縁膜19上にゲート絶縁膜21を介して導電パターン22Bが形成される。導電パターン22Bは、導電体膜25がエッチングされて形成された導電パターンである。このとき、ゲート絶縁21と導電パターン22Bとは、平面視で同じ形状となっていても良い。
その後、層間絶縁膜の形成、ゲート絶縁膜21及びゲート電極22Aの一部除去、ハードマスク24の露出及び除去、上端部分17bの形成等の諸工程が行われる。
VNWトランジスタ1A、抵抗素子1B、及びコンタクトプラグ27〜29は、層間絶縁膜46,47中に形成されている。コンタクトプラグ26は、層間絶縁膜19,46,47中に形成されている。シリサイド層31及びローカル配線32〜36は、層間絶縁膜48中に形成されている。配線41〜45は、層間絶縁膜49中に形成されている。なお、シリサイド層31の形成を省略し、ローカル配線34と半導体ナノワイヤ17の上面とが接続されていても良い。
層間絶縁膜46〜49は、SiO2,TEOS,PSG,BPSG,FSG,SiOC,SOG,SOP(Spin on Polymers)SiC等の絶縁物を材料として形成される。
本実施形態では、第1の実施形態と同様に、VNW技術を適用した、抵抗素子を有する半導体装置を開示するが、抵抗素子にVNW構造が設けられている点で第1の実施形態と相違する。
図3Aは、第2の実施形態による半導体装置の概略構成を示す平面図である。図3Bは、図3AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図3Cは、図3Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図4Aは、図3AのI−Iに沿った断面を示す断面図である。図4Bは、図4Aに対応する簡易断面図である。なお、図示のレイアウトは一例である。例えば、隣り合うグリッドに配置されるように図示されたVNW素子やゲート電極、各種の配線等が、複数のグリッド分だけ離れて配置されるようにしても良い。その場合、例えば離れた領域に、VNW素子やゲート電極、各種の配線等のダミー構造(不純物領域の場合にはSTI等)を設けるようにしても良い。このことは、後述する諸実施形態及び諸変形例においても同様である。
STI素子分離領域106は、基板101に形成された開口中に絶縁材料が充填されてなる。絶縁材料としては、例えばSiO,PSG(リンシリケイトガラス),BSG(ボロンシリケイトガラス),BPSG(ボロンリンシリケイトガラス),USG(非ドープシリケイトガラス)またはこれらの組み合わせであっても良い。
ウェル102は、基板101にP型不純物がイオン注入されて形成される。P型不純物としては、B,BF2,In,Nから選ばれた1種又は複数種が用いられる。
不純物領域103は、基板101にN型不純物がイオン注入されて形成される。N型不純物としては、As,P,Sb,Nから選ばれた1種又は複数種が用いられる。
シリサイド層105は、不純物領域103の表面に金属膜を形成し、熱処理を施して不純物領域103の表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばNi,Co,Mo,W,Pt,Ti等が用いられる。
シリサイド層105及びSTI素子分離領域106の表面には、半導体ナノワイヤ107の下端部分107aの側面を覆う層間絶縁膜109が形成されている。
サイドウォール108は、SiO2,SiN,SiON,SiC,SiCN,SiOCN等の絶縁物を材料として形成される。
層間絶縁膜109は、例えば、SiO2,TEOS,PSG,BPSG,FSG,SiOC,SOG,SOP(Spin on Polymers)SiC等の絶縁物を材料として形成される。
配線122,123の配置について、図3B及び図3Cを用いて説明する。各配線122は、隣り合う2本のゲート電極112に対応するように、平面視でY方向に延在して並んでいる。各配線123は、隣り合う2本のゲート電極112に対応するように、平面視でY方向に延在して並んでいる。配線122,123は、平面視において、Y方向に沿って並ぶ複数のゲート電極112について、互い違いに1本のゲート電極112ずつずれて配置されている。配線122,123は、上記のように配置され、ローカル配線116,117及びコンタクトプラグ113,114を通じて各ゲート電極112と電気的に接続される。X方向に延在する各ゲート電極112は、Y方向に延在する配線122,123により、つづら折り状に電気的に接続される。このように、複数のゲート電極112が配線122,123と共につづら折り状に配置され、抵抗素子100の電気抵抗体となる実質的に1本の導電パターン120が構成される。このようにゲート電極112及び配線122,123を接続することにより、優れた面積効率で実質的に1本の導電パターン120を実現することができる。
導電パターン120を構成するゲート電極112の接続は、配線122,123に限定されるものではなく、例えばローカル配線116,117を用いても良い。
なお、導電パターン120の各端子IN1,IN2は、配線124a,124fに配置する代わりに、他の配線、例えば電源線Vddに配置するようにしても良い。
VNW素子110及びコンタクトプラグ113,114は、層間絶縁膜125,126中に形成されている。シリサイド層115及びローカル配線116,117,118,119,121は、層間絶縁膜127中に形成されている。配線122,123は、層間絶縁膜128中に形成されている。配線124a〜124fは、層間絶縁膜129中に形成されている。
層間絶縁膜125〜129は、SiO2,TEOS,PSG,BPSG,FSG,SiOC,SOG,SOP(Spin on Polymers)SiC等の絶縁物を材料として形成される。
以下、第2の実施形態の半導体装置の変形例について説明する。本例では、第2の実施形態と同様に、VNW技術を適用した、抵抗素子を有する半導体装置を開示するが、VNW構造の配置態様が第2の実施形態と異なる。
図5Aは、第2の実施形態の変形例による半導体装置の概略構成を示す平面図である。図5Bは、図5AのI−Iに沿った断面を示す簡易断面図である。なお、第2の実施形態による半導体装置と同様の構成部材等については、同一の符号を付して詳しい説明を省略する。
本実施形態では、第1及び第2の実施形態と同様に、VNW技術を適用した、抵抗素子を有する半導体装置の基本構成を開示するが、抵抗素子にVNW構造が設けられると共に、複数のVNWトランジスタが設けられる点で第1及び第2の実施形態と相違する。
図6Aは、第3の実施形態による半導体装置の概略構成を示す平面図である。図6Bは、図6AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図6Cは、図6Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図7Aは、図6AのI−Iに沿った断面を示す断面図である。図7Bは、図7Aに対応する簡易断面図である。図7Cは、図6AのII−IIに沿った断面を示す断面図である。図8は、第3の実施形態による半導体装置の結線状態を示す等価回路図である。
STI素子分離領域206は、基板201に形成された開口中に絶縁材料が充填されてなる。絶縁材料としては、例えばSiO,PSG(リンシリケイトガラス),BSG(ボロンシリケイトガラス),BPSG(ボロンリンシリケイトガラス),USG(非ドープシリケイトガラス)またはこれらの組み合わせであっても良い。
ウェル202A,202Bは、基板201にP型不純物がイオン注入されて形成される。P型不純物としては、B,BF2,In,Nから選ばれた1種又は複数種が用いられる。
ウェル202Bの上部には、ウェル202Bとは逆導電型、例えばN型の導電型を有する不純物領域203Bが形成されている。不純物領域203Bの上部であって基板201の表面には、シリサイド層205Bが形成されている。
シリサイド層205A,205Bは、不純物領域203A,203Bの表面に金属膜を形成し、熱処理を施して不純物領域203A,203Bの表面をシリサイド化することにより、形成される。金属膜の材料としては、例えばNi,Co,Mo,W,Pt,Ti等が用いられる。
サイドウォール208は、SiO2,SiN,SiON,SiC,SiCN,SiOCN等の絶縁物を材料として形成される。
層間絶縁膜209は、例えば、SiO2,TEOS,PSG,BPSG,FSG,SiOC,SOG,SOP(Spin on Polymers)SiC等の絶縁物を材料として形成される。
抵抗素子配置領域220Bでは、半導体ナノワイヤ207Bの側面に、ゲート絶縁膜211を介して導電パターン212Bが形成されている。VNW構造210Bは、半導体ナノワイヤ207B及びゲート絶縁膜211、導電パターン212Bを含む。本実施形態では、X方向に並ぶ複数、例えば4個の半導体ナノワイヤ207Bそれぞれの側面に一部が形成された導電パターン212Bは、全体で1層の導電膜として形成されている。
本実施形態では、抵抗素子200において、VNW構造210Bの導電パターン212Bは、VNWトランジスタ210Aのゲート電極212Aを利用して形成されている。具体的には、VNWトランジスタ210Aのゲート電極212Aと、VNW構造210Bの導電パターン212Bとは、1層の導電体膜が同一工程で加工されて形成されている。
抵抗素子配置領域220Bには、複数のコンタクトプラグ、例えばコンタクトプラグ216,217が配置される。図6B及び図7Cに示すように、各導電パターン212Bの一端にコンタクトプラグ216が、他端にコンタクトプラグ217がそれぞれ電気的に接続されている。
VNW構造210B上には、シリサイド層218Bが形成されている。本実施形態では、X方向に沿って並ぶ2つのVNW構造210Bごとに共通に、シリサイド層218Bが設けられている。シリサイド層218Bは、半導体ナノワイヤ207bの上端部分207Bbと電気的に接続されている。
シリサイド層218A,218Bは、VNWトランジスタ210A及びVNW構造210B上に半導体材料及び金属膜を形成し、熱処理を施して半導体材料をシリサイド化することにより形成される。金属膜の材料としては、例えばNi,Co,Mo,W,Pt,Ti等が用いられる。
図6Cに示すように、ローカル配線225〜229は、各導電パターン212Bの上方でX方向に沿って並んで配置されている。ローカル配線225,227間、ローカル配線227,229間、ローカル配線229,228間、及びローカル配線228,226間は、それぞれ離間している。ローカル配線227,228は、夫々電気的に分離され、上方に他の導電体との電気的接続はない。これにより、各半導体ナノワイヤ207Bは電気的にフローティング状態とされている。
配線238,239の配置について、図6B及び図6Cを用いて説明する。各配線238は、隣り合う2本の導電パターン212Bに対応するように、平面視でY方向に延在して並んでいる。各配線239は、隣り合う2本の導電パターン212Bに対応するように、平面視でY方向に延在して並んでいる。配線238,239は、平面視において、Y方向に沿って並ぶ複数の導電パターン212Bについて、互い違いに1本の導電パターン212Bずつずれて配置されている。配線238,239は、上記のように配置され、ローカル配線225,226及びコンタクトプラグ216,217を通じて各導電パターン212Bと電気的に接続される。X方向に延在する各導電パターン212Bは、Y方向に延在する配線238,239により、つづら折り状に電気的に接続される。このように、複数の導電パターン212Bが配線238,239と共につづら折り状に配置され、抵抗素子200の電気抵抗体となる実質的に1本の導電パターン230が構成される。このように導電パターン212B及び配線238,239を接続することにより、優れた面積効率で実質的に1本の導電パターン230を実現することができる。
導電パターン230を構成する導電パターン212Bの接続は、配線238,239に限定されるものではなく、例えばローカル配線235,236を用いても良い。
VNWトランジスタ210A、VNW構造210B、及びコンタクトプラグ213,214,216,217は、層間絶縁膜242,243中に形成されている。シリサイド層218A,218B及びローカル配線219,221,222,223,224,225,226,227,228,229は、層間絶縁膜244中に形成されている。配線231〜239は、層間絶縁膜245中に形成されている。配線241a〜241gは、層間絶縁膜246中に形成されている。
層間絶縁膜242〜246は、SiO2,TEOS,PSG,BPSG,FSG,SiOC,SOG,SOP(Spin on Polymers)SiC等の絶縁物を材料として形成される。
本実施形態では、第2の実施形態と同様に、抵抗素子にVNW構造が設けられた半導体装置を開示するが、VNW構造が電気容量を有する点で第2の実施形態と相違する。
図9Aは、第4の実施形態による半導体装置の概略構成を示す平面図である。図9Bは、図9AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図9Cは、図9Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図10Aは、図9AのI−Iに沿った断面を示す断面図である。図10Bは、図10Aに対応する簡易断面図である。図11は、抵抗素子と電源線Vssとの間に容量結合が形成される様子を示す等価回路図である。なお、第2の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
抵抗素子100の配置領域には、複数の配線、例えばM1層の配線301〜306が配置される。各M1層の配線は、各ローカル配線の上方に配置される。配線301は、ローカル配線116の上面と電気的に接続されている。配線302は、ローカル配線117の上面と電気的に接続されている。配線301は、隣り合う2本のゲート電極112に対応するように、平面視でY方向に延在して並んでいる。各配線302は、隣り合う2本のゲート電極112に対応するように、平面視でY方向に延在して並んでいる。配線301,302は、平面視において、Y方向に沿って並ぶ複数のゲート電極112について、互い違いに1本のゲート電極112ずつずれて配置されている。配線301,302は、上記のように配置され、ローカル配線116,117及びコンタクトプラグ113,114を通じて各ゲート電極112と電気的に接続される。X方向に延在する各ゲート電極112は、Y方向に延在する配線301,302により、つづら折り状に電気的に接続される。このように、複数のゲート電極112が配線301,302と共につづら折り状に配置され、抵抗素子100の電気抵抗体となる実質的に1本の導電パターン120が構成される。
なお、配線303〜306は、電源線Vssとして機能する配線307b〜307eの代わりに、電源線Vddとして機能する配線と接続するようにしても良い。
本実施形態では、第3の実施形態と同様に、抵抗素子にVNW構造が設けられると共に、複数のVNWトランジスタが設けられた半導体装置を開示するが、VNW構造が電気容量を有する点で第3の実施形態と相違する。
図12Aは、第5の実施形態による半導体装置の概略構成を示す平面図である。図12Bは、図12AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図12Cは、図12Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図13は、第5の実施形態による半導体装置の結線状態を示す等価回路図である。なお、第3の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
抵抗素子配置領域220Bには、複数の配線、例えばM1層の配線401〜406が配置される。各M1層の配線は、各ローカル配線の上方に配置される。配線401は、ローカル配線225の上面と電気的に接続されている。配線402は、ローカル配線226の上面と電気的に接続されている。配線401は、隣り合う2本の導電パターン212Bに対応するように、平面視でY方向に延在して並んでいる。各配線402は、隣り合う2本の導電パターン212Bに対応するように、平面視でY方向に延在して並んでいる。配線401,402は、平面視において、Y方向に沿って並ぶ複数の導電パターン212Bについて、互い違いに1本の導電パターン212Bずつずれて配置されている。配線401,402は、上記のように配置され、ローカル配線225,226及びコンタクトプラグ216,217を通じて各導電パターン212Bと電気的に接続される。X方向に延在する各導電パターン212Bは、Y方向に延在する配線401,402により、つづら折り状に電気的に接続される。このように、複数の導電パターン212Bが配線401,402と共につづら折り状に配置され、抵抗素子200の電気抵抗体となる実質的に1本の導電パターン230が構成される。
なお、配線403〜406は、電源線Vssとして機能する配線407a,407bの代わりに、電源線Vddとして機能する配線と接続するようにしても良い。
本実施形態では、第3の実施形態と同様に、抵抗素子にVNW構造が設けられると共に、複数のVNWトランジスタが設けられた半導体装置を開示する。本実施形態による半導体装置では、抵抗素子がVNWトランジスタの入力保護抵抗とされている。
図14Aは、第6の実施形態による半導体装置の概略構成を示す平面図である。図14Bは、図14AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図14Cは、図14Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図15は、第6の実施形態による半導体装置の結線状態を示す等価回路図である。なお、第3の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
抵抗素子配置領域220Bでは、半導体ナノワイヤ207Bの側面に、ゲート絶縁膜211を介して導電パターン212Bが形成されている。本実施形態では、X方向に並ぶ複数、例えば4個の半導体ナノワイヤ207Bの導電パターン212Bは、全体で1層の導電膜として形成されている。
以下、第6の実施形態の半導体装置の諸変形例について説明する。
本例では、第6の実施形態と同様に、抵抗素子がVNWトランジスタの入力保護抵抗とされた半導体装置を開示するが、抵抗素子の接続態様が第6の実施形態と異なる。
図16Aは、第6の実施形態の変形例1による半導体装置の概略構成を示す平面図である。図16Bは、図16AからVNW素子の上方の構成を除いた概略構成を示す平面図である。図16Cは、図16Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図17は、図16AのI−Iに沿った断面を示す簡易断面図である。図18は、第6の実施形態の変形例1による半導体装置の等価回路図である。なお、第3の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
X方向に並ぶP型VNWトランジスタ配置領域220A(P)及び抵抗素子配置領域220Bbでは、半導体ナノワイヤ207A(P),207Bの側面に、ゲート絶縁膜211を介してゲート電極212が形成されている。本例では、X方向に並ぶ複数、例えばそれぞれ3個の半導体ナノワイヤ207A(N),207Bの側面に一部が形成されたゲート電極212は、全体で1層の導電膜として形成されている。
本例では、VNWトランジスタを用いた入力保護抵抗に加え、VNWトランジスタ及びプル抵抗を有する回路(プルアップ回路)を備えた半導体装置を開示する。
図19Aは、第6の実施形態の変形例2による半導体装置の概略構成を示す平面図である。図19Bは、図19AからVNW素子の上方の構成を除いた概略構成を示す平面図である。図19Cは、図19Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図20は、図19AのI−Iに沿った断面を示す簡易断面図である。図21は、第6の実施形態の変形例2による半導体装置の等価回路図である。なお、第3の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
R−PULLは、Rin1,Rin2の半導体ナノワイヤ207B及び基板201の不純物領域203Bを有している。
X方向に並ぶ、PFET−INのP型VNWトランジスタ配置領域及びRin2の抵抗素子配置領域には、半導体ナノワイヤ207A(P),207Bの側面に、ゲート絶縁膜211を介してゲート電極212が形成されている。本例では、X方向に並ぶ複数、例えば2個の半導体ナノワイヤ207A(P)及び6個の半導体ナノワイヤ207Bのゲート電極212は、全体で1層の導電膜として形成されている。本例では、PFET−IN及びRin2に共通のゲート電極212として、X方向に延在する4層を例示するが、1層〜3層でも良く、5層以上でも良い。
X方向に並ぶ、PFET−PULLのP型VNWトランジスタ配置領域には、半導体ナノワイヤ207A(P)の側面に、ゲート絶縁膜211を介してゲート電極212が形成されている。本例では、X方向に並ぶ複数、例えば2個の半導体ナノワイヤ207A(P)のゲート電極212は、全体で1層の導電膜として形成されている。
本例では、第6の実施形態の変形例2と同様に、VNWトランジスタを用いた入力保護抵抗に加え、VNWトランジスタを用いたプル抵抗を有する半導体装置を開示するが、そのレイアウトが一部異なる点で変形例2と相違する。図22は、第6の実施形態の変形例3について、変形例2の図19AのI−Iに沿った断面に対応する簡易断面図である。なお、変形例2による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
本実施形態では、第2の実施形態と同様に、抵抗素子にVNW構造が設けられた半導体装置を開示するが、VNW構造のゲート電極のみならず半導体ナノワイヤも電気抵抗として機能する点で第2の実施形態と相違する。
以下、本実施形態の第1態様について説明する。図23Aは、第7の実施形態の第1態様による半導体装置の簡易断面図であり、第2の実施形態の図4Bに対応している。図23Bは、第1態様の抵抗素子の等価回路図である。なお、第2の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
抵抗素子100の配置領域には、複数の配線、例えばM1層の配線701〜706が配置される。各M1層の配線は、各ローカル配線の上方に配置される。配線701は、ローカル配線116の上面と電気的に接続されている。配線702は、ローカル配線117の上面と電気的に接続されている。
配線703は、Y方向に延在しており、Y方向に沿って並ぶ複数のローカル配線118の上面と電気的に接続されている。配線704は、Y方向に延在しており、Y方向に沿って並ぶ複数のローカル配線118の上面と電気的に接続されている。配線705は、Y方向に延在しており、Y方向に沿って並ぶ複数のローカル配線119の上面と電気的に接続されている。配線706は、Y方向に延在しており、Y方向に沿って並ぶ複数のローカル配線119の上面と電気的に接続されている。
配線707〜709は、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線707〜709は、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Cu,Cu合金,Co,Ru等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
以下、本実施形態の第2態様について説明する。図24Aは、第7の実施形態の第2態様による半導体装置の簡易断面図であり、第2の実施形態の図4Bに対応している。図24Bは、第2態様の抵抗素子の等価回路図である。なお、第2の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
配線711,712は、上方部分の配線部及び下方部分のビア部が一体形成され、デュアルダマシン構造となっている。ビア部は、ローカル配線と接触している。配線707〜709は、メッキ法で配線溝及びビア孔が導電材料で充填されて形成される。導電材料としては、Cu,Cu合金,Co,Ru等が用いられる。なお、配線部及びビア部は、それぞれ別々に形成され、シングルダマシン構造となっていても良い。この場合、配線部及びビア部は、それぞれ異なる材料で形成されても良い。
本実施形態では、第2の実施形態と同様に、抵抗素子にVNW構造が設けられた半導体装置を開示する。本実施形態による半導体装置は、VNW構造の電気抵抗及び電気容量を利用したCRタイマー回路である。
図25Aは、第8の実施形態による半導体装置の概略構成を示す平面図である。図25Bは、図25AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図25Cは、図25Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図26は、図25AのI−Iに沿った断面を示す簡易断面図である。図27は、第8の実施形態によるCRタイマー回路の等価回路図である。なお、第2の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
抵抗素子100Aでは、各ゲート電極112は、X方向に並ぶ複数、ここでは6個の半導体ナノワイヤ107に共通に、X方向に延在する形状に形成されている。容量素子100Bでは、各ゲート電極112は、X方向に並ぶ複数、ここでは4個の半導体ナノワイヤ107に共通に、X方向に延在する形状に形成されている。
半導体基板101の上方には、ローカル配線802〜806が設けられている。ローカル配線802は、接続プラグ801と電気的に接続されている。ローカル配線803は、ローカル配線802とX方向で隣接してX方向に延在しており、容量素子100Bの配置領域においてX方向に並ぶ4つの半導体ナノワイヤ107と電気的に接続されている。ローカル配線804は、ローカル配線803とX方向で隣接してX方向に延在しており、抵抗素子100Aの配置領域においてX方向に並ぶ2つの半導体ナノワイヤ107と電気的に接続されている。ローカル配線805は、ローカル配線804とX方向で隣接してX方向に延在しており、抵抗素子100Aの配置領域においてX方向に並ぶ2つの半導体ナノワイヤ107と電気的に接続されている。ローカル配線806は、ローカル配線805とX方向で隣接してX方向に延在しており、抵抗素子100Aの配置領域においてX方向に並ぶ2つの半導体ナノワイヤ107と電気的に接続されている。
以下、第8の実施形態の半導体装置の変形例について説明する。本例では、第8の実施形態と同様にVNW構造の電気抵抗及び電気容量を利用したCRタイマー回路を開示するが、電気抵抗が一部異なる点で第8の実施形態と相違する。
図28Aは、第8の実施形態の変形例による半導体装置の概略構成を示す平面図である。図28Bは、図28AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図28Cは、図28Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図29は、図28AのI−Iに沿った断面を示す簡易断面図である。図30は、第8の実施形態の変形例によるCRタイマー回路の等価回路図である。なお、第2の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
各ゲート電極112は、抵抗素子100Aの配置領域でX方向に並ぶ複数、ここでは4個の半導体ナノワイヤ107と、容量素子100Bの配置領域でX方向に並ぶ複数、ここでは4個の半導体ナノワイヤ107とに共通に、X方向に延在する形状に形成されている。
本実施形態では、第2の実施形態と同様に、抵抗素子にVNW構造が設けられた半導体装置を開示する。本実施形態による半導体装置は、VNW構造の電気抵抗及び電気容量、並びにウェルの電気抵抗を利用している。
図31Aは、第9の実施形態による半導体装置の概略構成を示す平面図である。図31Bは、図31AからVNW構造の上方の構成を除いた概略構成を示す平面図である。図31Cは、図31Aの一部領域について、ローカル配線及びその上の配線の概略構成を示す平面図である。図32は、図31AのI−Iに沿った断面を示す簡易断面図である。図33は、第9の実施形態による半導体装置の等価回路図である。なお、第2の実施形態による半導体装置の構成部材と同様のものについては、同符号を付して詳しい説明を省略する。
抵抗素子100aのVNW構造110におけるゲート電極112の一端上には、接続プラグ902が電気的に接続されている。当該ゲート電極112の他端上には、接続プラグ903が電気的に接続されている。
Claims (18)
- 半導体基板と、
半導体材料を有し、前記半導体基板から突出して設けられた第1突起と、
前記第1突起の側面に設けられた第1絶縁膜と、
前記ゲート絶縁膜上に設けられた第1導電パターンと、
前記半導体基板の上方に設けられ、前記第1導電パターンと同じ材料を有する第2導電パターンを有する抵抗素子と、
を有することを特徴とする半導体装置。 - 前記第2導電パターンは、平面視でつづら折り状に配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板の上方に設けられた機能素子を有し、
前記機能素子は、前記第1突起と、前記第1の絶縁膜と、前記第1導電パターンとを有することを特徴とする請求項1又は2に記載の半導体装置。 - 前記第1導電パターンと前記第2導電パターンとが一体に形成されており、
前記抵抗素子は、前記第1導電パターンを有することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 - 前記抵抗素子は、第1抵抗部と第2抵抗部とを有し、
少なくとも前記第2導電パターンが前記第1抵抗部であり、
前記第1突起が第2抵抗部であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - 前記半導体基板と前記第2導電パターンとの間に第2絶縁膜が設けられ、
前記第2導電パターンの下の前記半導体基板と、前記第2導電パターンとの間で第1容量が形成されていることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。 - 前記抵抗素子の前記第1突起と前記第1導電パターンとの間に第2容量が形成されていることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 半導体材料を有し、前記半導体基板から突出して設けられた第2突起を有し、
前記抵抗素子は、前記第2突起を有し、
前記第2導電パターンの一部が前記第2突起の側面に設けられていることを特徴とする請求項3に記載の半導体装置。 - 前記第1突起及び前記第2突起は、平面視で配置数及び配列が同一であることを特徴とする請求項8に記載の半導体装置。
- 前記機能素子は第1トランジスタを有し、
前記第1トランジスタは、前記抵抗素子と電気的に接続されていることを特徴とする請求項3、8、9のいずれか1項に記載の半導体装置。 - 半導体材料を有し、前記半導体基板から突出して設けられた第3突起と、
前記第3突起の側面に設けられた第3絶縁膜と、
前記第3絶縁膜上に設けられた第3導電パターンと、
を有し、
前記機能素子は、第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタは、前記第1突起及び前記第1絶縁膜、前記第1導電パターンを有し、
前記第2トランジスタは、前記第3突起及び前記第3絶縁膜、前記第3導電パターンを有し、
前記抵抗素子は、前記第1導電パターン及び前記第3導電パターンと電気的に接続されていることを特徴とする請求項3、8、9のいずれか1項に記載の半導体装置。 - 半導体材料を有し、前記半導体基板から突出して設けられた第3突起と、
前記第3突起の側面に設けられた第3絶縁膜と、
前記第3絶縁膜上に設けられた第3導電パターンと、
前記半導体基板上に設けられた第4導電パターンと、
を有し、
前記機能素子は、第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタは、前記第1突起及び前記第1絶縁膜、前記第1導電パターンを有し、
前記第2トランジスタは、前記第3突起及び前記第3絶縁膜、前記第3導電パターンを有し、
前記抵抗素子は、前記第2導電パターンを有する第1抵抗部と、前記第4導電パターンを有する第2抵抗部と、を有し、
前記第1抵抗部は前記第1導電パターンと電気的に接続し、前記第2抵抗部は前記第3導電パターンと電気的に接続することを特徴とする請求項3、8、9のいずれか1項に記載の半導体装置。 - 半導体材料を有し、前記半導体基板から突出して設けられた第3突起と、
前記第3突起の側面に設けられた第3絶縁膜と、
前記第3絶縁膜上に設けられた第3導電パターンと、
前記半導体基板上に設けられた第4導電パターンと、
を有し、
前記機能素子は、第1トランジスタ及び第2トランジスタ、第3トランジスタを有しており、
前記第1トランジスタは、前記第1突起及び前記第1絶縁膜、前記第1導電パターンを有し、
前記第2トランジスタは、前記第3突起及び前記第3絶縁膜、前記第3導電パターンを有し、
前記抵抗素子は、前記第2導電パターンを有する第1抵抗部と、前記第4導電パターンを有する第2抵抗部と、前記第2突起を有する第3抵抗部と、を有し、
前記第1抵抗部は前記第1導電パターンと電気的に接続し、
前記第2抵抗部は前記第3導電パターンと電気的に接続し、
前記第1トランジスタ及び前記第2トランジスタと前記第3トランジスタとの間に、前記第3抵抗部が接続されていることを特徴とする請求項8に記載の半導体装置。 - 半導体材料を有し、前記半導体基板から突出して設けられた第2突起を有し、
前記抵抗素子は、抵抗部として前記第2突起を有し、
前記第2導電パターンの一部が前記第2突起の側面に設けられており、
前記第1突起と前記第1導電パターンとの間に容量が形成されている容量素子を有し、
前記容量素子の一端と前記抵抗素子とが電気的に接続されていることを特徴とする請求項1または2に記載の半導体装置。 - 半導体材料を有し、前記半導体基板から突出して設けられた第2突起を有し、
前記抵抗素子は、抵抗部として前記第2突起及び第2導電パターンを有し、
前記第2導電パターンの一部が前記第2突起の側面に設けられており、
前記第1突起と前記第1導電パターンとの間に容量が形成されている容量素子を有し、
前記抵抗素子は、前記第2導電パターン及び前記第2突起がそれぞれ抵抗部とされており、
前記容量素子の一端と前記抵抗素子とが電気的に接続されていることを特徴とする請求項1又は2に記載の半導体装置。 - 前記抵抗素子は、突起と、前記突起の側面に配された前記ゲート電極膜とを有しており、
前記半導体基板は、第1ウェルと、第2ウェルと前記第1ウェル、前記第1ウェル及び前記第2ウェルを包含する第3ウェルとを有しており、
前記突起が前記第2ウェルと接続されており、
前記第3ウェルは、前記第1ウェルと前記第2ウェルとの間に第1抵抗部を有しており、
前記ゲート電極膜は、第2抵抗部を有しており、
前記突起は、第3抵抗部を有しており、
前記半導体基板と前記導電パターンとの間に、容量絶縁膜が設けられて容量が形成されていることを特徴とする請求項1又は2に記載の半導体装置。 - 半導体基板上に、半導体材料を有し、前記半導体基板から突出する第1突起を形成する工程と、
前記第1突起の側面及び半導体基板上に、絶縁膜と、前記絶縁膜上の導電体膜とを形成する工程と、
前記絶縁膜及び前記導電体膜をパターニングして、前記第1突起の側面にゲート絶縁膜及びゲート電極を形成し、前記半導体基板の上方に抵抗素子の導電パターンを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1突起を形成する工程では、半導体材料を有し、前記半導体基板から突出する第2突起を形成する工程を有し、
前記抵抗素子は前記第2突起を有し、
前記導電パターンが前記絶縁膜を介して前記第2突起の側面を覆うことを特徴とする請求項17に記載の半導体装置の製造方法。
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