JP2017522715A - 集積回路のためのピラー抵抗器構造 - Google Patents

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Abstract

基板の表面の上方に配置されるピラー抵抗器を含む集積回路構造であり、基板の上方にトランジスタを製造することと併せて、そのような抵抗器を形成するための製造技術である。本明細書の実施形態に従うと、抵抗長を基板の表面に対し直交するように方向付けることにより、小さな抵抗器のフットプリントが実現され得る。複数の実施形態において、縦型抵抗器ピラーが導電トレースの第１の端部の上方に配置され、第１の抵抗器コンタクトがピラーにさらに配置され、第２の抵抗器コンタクトが導電トレースの第２の端部の上方に配置され、抵抗器のフットプリントを抵抗値から実質的に独立させる。抵抗器ピラーの形成は、抵抗器ピラーおよび犠牲ゲートをポリシリコン等の同一材料から並行して形成することによって、リプレースメントゲートトランジスタプロセスと統合されてよい。ピラー抵抗器コンタクトも、１または複数のトランジスタコンタクトと並行して形成されてよい。

Description

本発明の複数の実施形態は概して、集積回路（ＩＣ）およびモノリシックデバイスの製造に関し、より具体的には抵抗器構造に関する。
モノリシックＩＣは概して、基板の上方に製造された、抵抗器等の複数のパッシブデバイス、および／または、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の複数のアクティブデバイスを含む。図１Ａは、基板の絶縁誘電体１０６の上方に配置された従来のモノリシックプレーナ型抵抗器１１０の平面図である。図１Ｂは、従来のプレーナ型抵抗器１１０の断面図である。技術のある世代から次の世代へとアクティブデバイスの寸法がスケールダウンする中、ＩＣ内の抵抗器のフットプリントもスケールダウンすることが望ましい。プレーナ型抵抗器１１０では、電圧降下の大半は、基板に対し平行な平面（例えば、図１Ａおよび図１Ｂ中のｘ方向）に沿って起こるので、製造可能性および／またはパラメータ制御等の観点からは高抵抗のコンタクトは有利ではない。現行の密度の制約は、例えばプレーナ型抵抗器１１０の厚みＴｆの低減化を制限する等、抵抗器の断面積の低減化を制限する可能性がある。プレーナ型抵抗器１１０の水平方向の長さは利用される材料のシート抵抗によって支配されるので、抵抗器のフットプリントは特定の回路に必要な抵抗値に対し強い影響を持つ。従って、製造技術のある世代から次の世代へと、回路の設計制約により、プレーナ型抵抗器１１０の有意な面積スケーリングの実現が阻まれる可能性がある。従って、より大きなスケーラビリティをもたらす抵抗器構造が有利である。
添付図面中、本明細書で記載される材料は、限定ではなく、例示として示されている。説明を簡単かつ明確にするため、図面中に示される要素は必ずしも縮尺通り描かれていない。例えば、いくつかの要素の寸法は、明確性のために、他の要素と比べて誇張されることがある。さらに適切と考えられる場合は、対応するまたは類似する要素を示すために、複数の図にわたり参照ラベルが反復して使用される。
従来のプレーナ型抵抗器の平面図である。 図１Ａに示される従来のプレーナ型抵抗器の断面図である。 一実施形態による、ピラー抵抗器の平面図である。 一実施形態による、図２Ａに示されるピラー抵抗器の断面図である。 一実施形態による、図２Ａに示されるピラー抵抗器の抵抗値の成分を持つコンポーネントを示す回路図である。 一実施形態による、ピラー抵抗器の直列接続の平面図である。 一実施形態による、トランジスタおよびピラー抵抗器を含む集積回路構造の平面図である。 一実施形態による、図３Ａに示される集積回路構造の第１の断面図である。 一実施形態による、図３Ａに示される集積回路構造の第２の断面図である。 一実施形態による、ピラー抵抗器を形成する方法を示すフロー図である。 一実施形態による、トランジスタおよびピラー抵抗器を含むＩＣ相互接続構造を形成する方法を示すフロー図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 一実施形態による、図４Ｂに示される方法において選択された処理が実行されると、もたらされるトランジスタおよびピラー抵抗器を含むＩＣ構造の断面図である。 本発明の複数の実施形態による、ピラー抵抗器を含むＩＣ構造を用いるモバイルコンピューティングプラットフォームおよびデータサーバマシンを示す。 本発明の一実施形態による、電子コンピューティングデバイスの機能ブロック図である。
添付図面を参照し、１または複数の実施形態が記載される。具体的な構成および配置が示され、詳細に記載されているものの、これは専ら例示目的でなされていることを理解されたい。当業者は、詳細な説明の精神および範囲から逸脱することなく他の構成および配置が可能であることを理解するであろう。当業者にとっては、本明細書に記載の技術および／または配置は、本明細書の詳細な説明とは異なる様々な他のシステムおよび用途に、用いられ得ることが自明であろう。
以下の詳細な説明において、本明細書の一部を形成し、例示的な実施形態を示す添付図面への参照がなされる。さらに、特許請求された主題の範囲から逸脱することなく、複数の他の実施形態が利用可能であり、構造的および／または論理的な変更がなされ得ることを理解されたい。例えば、上へ、下へ、上部、底部等の方向および基準は、図面における特徴部の説明を容易にするために使用されているにすぎないことも留意すべきである。従って、以下の詳細な説明は限定的な意味に理解されるべきではなく、特許請求された主題の範囲は添付の特許請求の範囲およびその均等内容によってのみ規定される。
以下の詳細な説明においては、多数の詳細が記載される。しかしながら、本発明はこれらの具体的な詳細を省いても実施可能であることが当業者には明らかであろう。いくつかの例においては、本発明を不明瞭にすることを回避すべく、周知の方法およびデバイスは、詳細な形ではなく、ブロック図の形で示される。本明細書全体における「実施形態」または「一実施形態」という言及は、当該実施形態に関連して説明される特定の特徴、構造、機能、または特性が、本発明の少なくとも一実施形態に含まれることを意味する。故に、本明細書全体の様々な箇所における「実施形態において」または「一実施形態において」という文言は、必ずしも本発明の同一実施形態を指すわけではない。さらに、特定の特徴、構造、機能、または特性は、１または複数の実施形態において、任意の好適な態様で組み合わせられてよい。例えば、第１の実施形態は第２の実施形態と任意の箇所において組み合わされてよく、当該２つの実施形態に関連付けられた特定の特徴、構造、機能または特性は互いに排他的ではない。
文脈上明示的に別途の記載がない限り、本発明の詳細な説明および添付の特許請求の範囲において使用されるように、単数形の「ａ」、「ａｎ」および「ｔｈｅ」は複数形も含む意図である。本明細書で使用されるように、用語「および／または」は、関連付けられた列挙項目のうちの１または複数の任意のおよびすべての可能な組み合わせを指し、それらを包含することも理解されたい。
用語「連結され（ｃｏｕｐｌｅｄ）」および「接続され（ｃｏｎｎｅｃｔｅｄ）」並びにそれらの派生語は、複数のコンポーネント間の機能的または構造的な関係を記載するために本明細書において使用されることがある。これらの用語は、互いに同義語であることを意図してないことを理解されたい。むしろ、特定の実施形態において、「接続された（ｃｏｎｎｅｃｔｅｄ）」は２または２より多い要素が物理的、光学的または電気的に互いに直接接触していることを示すために使用されることがある。「連結され（ｃｏｕｐｌｅｄ）」は、２または２より多い要素が物理的、光学的または電気的に互いに直接的または間接的（当該要素間に他の介在要素を備えた状態）に接触していること、および／または、２または２より多い要素が互いに連携または相互作用（例えば、因果関係において）することを示すために使用されることがある。
本明細書で使用されるように、「上方（ｏｖｅｒ）」、「下方（ｕｎｄｅｒ）」、「間（ｂｅｔｗｅｅｎ）」および「上（ｏｎ）」という用語は、そのような物理的関係を特記すべき場合における、１コンポーネントまたは材料の、他の複数のコンポーネントまたは材料に対する相対的位置を言及している。例えば、材料の文脈では、別の材料の上方若しくは下方に配置された１材料若しくは材料は直接的に接触してよい、または１または複数の介在材料を有してよい。さらに、２つの材料若しくは複数の材料間に配置される１つの材料は２つのレイヤと直接的に接触してよい、または１または複数の介在レイヤを有してよい。対照的に、第２の材料または材料の「上」にある第１の材料または材料は、その第２の材料／材料と直接的に接触する。同様の区別がコンポーネントアセンブリの文脈においてなされる。
詳細な説明全体および特許請求の範囲で使用されるように、「のうちの少なくとも１つ」または「のうちの１または複数」という用語によって接続される項目のリストは、列挙された用語の任意の組み合わせを意味し得る。例えば、「Ａ、ＢまたはＣのうちの少なくとも１つ」という文言は、「Ａ、Ｂ、Ｃ」、「ＡおよびＢ」、「ＡおよびＣ」、「ＢおよびＣ」または「Ａ、ＢおよびＣ」を意味し得る。
基板の表面の上方に配置されるピラー抵抗器を含む集積回路構造、およびトランジスタの製造と併せてそのような抵抗器を形成するための製造技術が本明細書に記載される。実施形態に従うと、抵抗器の抵抗長を基板の表面に対し直交するように方向付けることにより、小さな抵抗器のフットプリントが実現され得る。そのような縦向き抵抗器「ピラー」は、ｆｉｎＦＥＴおよび積層メモリ等の無数の３Ｄ ＩＣアーキテクチャを補完してよい。アクティブデバイスおよびパッシブデバイスの両方を「ｚ方向」に構築する有益な利点は、例えば、ｘ‐ｙ面の尺度である、基板面積のスケーリングである。複数の実施形態において、抵抗器ピラーが導電トレースの第１の端部の上方に配置され、第１の抵抗器コンタクトが上記ピラーと接触してさらに配置され、第２の抵抗器コンタクトが導電トレースの第２の端部と接触と接触して配置され、その結果、抵抗器のフットプリントを抵抗値に実質的に依存させないようにし、代わりにコンタクトスケーリングに主に依存させるようにする。抵抗器コンタクトの寸法は、トランジスタコンタクトのスケーリングと共に、スケーリング可能である。複数の有利な実施形態において、抵抗器ピラーおよび犠牲ゲートをポリシリコン等の同一材料から並行して形成することによって、抵抗器ピラーの製造はリプレースメントゲートトランジスタ（ｆｉｎＦＥＴまたはプレーナ型）のプロセスと統合されてよい。複数のピラー抵抗器コンタクトが、１または複数のトランジスタコンタクトと並行してさらに形成されてよい。
図２Ａは、一実施形態による、ピラー抵抗器２０１の平面図である。図２Ｂは、一実施形態による、図２Ａに示されるｂ‐ｂ'面に沿ったピラー抵抗器２０１の断面図である。図２Ｃは、一実施形態による、ピラー抵抗器２０１の複数の抵抗成分を示す回路図であり、合計の抵抗値が示されている。図２Ａおよび図２Ｂに図示される通り、導電トレース２０５が、介在する絶縁誘電材料１０６を備えた状態で基板１０５の上方に配置される。ピラー抵抗器２０１に加え、トランジスタ（例えば、ＭＯＳＦＥＴ）、光検出器（例えば、ＰＩＮダイオード）、レーザ、モジュレータ等の１または複数のアクティブデバイス（不図示）が基板１０５内、基板１０５上、または基板１０５の上方に同様に配置されてよい。ピラー抵抗器２０１に加え、コンデンサ、インダクタ、光導波路等の１または複数の他のパッシブデバイスも基板１０５内、基板１０５上、または基板１０５の上方に配置されてよい。
基板１０５は、本明細書において概してＩＣと称される、モノリシックに統合された電気デバイス、光学デバイスまたは微小な電気機械（ＭＥＭ）デバイスを形成するために好適な任意の基板であってよい。例示的な基板としては、半導体基板、半導体オンインシュレータ（ＳＯＩ）基板、絶縁基板（例えば、サファイア）等および／またはこれらの組み合わせが含まれる。例示的な一実施形態において、基板１０５は限定ではないがシリコン等の実質的に単結晶の半導体を含む。例示的な半導体基板の組成としてはまた、ゲルマニウム、またはＳｉＧｅ等のＩＶ族の合金系、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ等のＩＩＩ‐Ｖ族の系、またはＧａＮ等のＩＩＩ‐Ｎ族の系が含まれる。
絶縁誘電材料１０６は、導電トレース２０５を基板１０５から電気的に絶縁するのに好適な当該技術分野で既知の任意の誘電材料であってよい。多くのそのような材料が使用され、そのようなものとしては限定ではないが、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）および低誘電率材料（例えば、炭素ドープされた二酸化ケイ素（ＳｉＯＣ）、多孔性誘電体等）が含まれる。
導電トレース２０５は導電線またはパッド等であってよい。図２Ｂに示される通り、導電トレース２０５の水平方向の寸法の外部にある、すなわち導電トレース２０５の水平方向の寸法を超える誘電材料１０６部分の上面は、導電トレース２０５の上面と同一平面ではない。複数の代替の実施形態において、導電トレース２０５は誘電体１０６内に埋め込まれてよく、その場合、導電トレース２０５の上面は誘電材料１０６と同一平面にあるか、または誘電材料１０６によって上方を覆われるかのいずれかの状態となる。導電トレース２０５は、適度に低抵抗の水平方向の導電性パスを提供するのに好適な任意の導電材料を含んでよく、および／または、好適な低抵抗のコンタクトのためのランドを提供してよい。複数の例示的な実施形態において、導電トレース２０５は、大量にドープされた半導体および／または金属成分を含む。例示的な半導体としては、シリコン、ゲルマニウム、およびシリコンゲルマニウムが含まれる。そのような半導体は単結晶またはアモルファスであってよいが、例示的な実施形態においては、半導体は多結晶である。導電トレース２０５のドープは、半導体材料系に依存してよく、導電トレース２０５をＮ型またはＰ型にしてよい。導電トレース２０５がポリシリコンである例示的な一実施形態において、不純物はＰ型（例えば、ホウ素）である。不純物ドーパントのレベルは、所望のシート抵抗に影響し、例えば１０１７〜１０１９／ｃｍ３の範囲内であってよい。導電トレース２０５が金属である他の実施形態においては、金属成分は、好適な低シート抵抗および／または低コンタクト抵抗を持つ任意の既知のものであってよく、そのようなものとしては限定ではないが銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）およびこれらの合金が含まれる。
導電トレース２０５は、水平方向の寸法Ｗ１およびＬ１を有し、これらにより、ピラー抵抗器２０１の水平方向のフットプリント（すなわち、基板面積）が規定される。長さＬ１は、抵抗器のフットプリントを低減すべく有利に最小化される。例示的な実施形態においては、特定材料のレイヤの設計規則に従い、長さＬ１は最小コンタクト寸法ＣＤｃおよび最小ピッチＰＣの２つの抵抗器コンタクト１１５、１１６をちょうど収容すべくサイズ設定される。コンタクト寸法およびコンタクトピッチは技術の進展とともにスケーリングされ、これらの値は、ＣＤＣおよびＰｃがそれぞれ１０〜３０ｎｍである例示的範囲であるが経時的に変わることが予期され得る。幅Ｗ１はフットプリントを低減すべく有利に最小化され、例示的な一実施形態において、幅Ｗ１は最小コンタクト寸法ＣＤｃのコンタクト１１５、１１６をちょうど収容すべくサイズ設定される。他の複数の実施形態においては、Ｗ１は、位置合わせずれに対応し、または導電トレース２０５の導電性の断面を増大すべく、最小コンタクト寸法ＣＤｃを超えて増大されてよい。導電トレース２０５は、その膜厚に関連付けられたｚ高さｈ２を有し、ｚ高さｈ２は所望される抵抗の関数として変わってよい。例示的なポリシリコンの実施形態において、ｈ２は１０〜５０ｎｍの間で変わってよく、幅Ｗ１を有してよく、導電トレース２０５が１００オーム以下の電気抵抗を有するレベルまでドープされてよい。
複数の実施形態において、抵抗材料から構成されるピラー２１０が導電トレース２０５の第１の端部と接触して配置される。抵抗材料２１０は、所望の範囲内で制御可能なシート抵抗を有する、またはさもなければ基板処理と適合性のある任意の既知の材料であってよい。複数の実施形態において、抵抗材料２１０は、導電トレース２０５が有するものよりも大きなシート抵抗を有する。さらなる実施形態において、抵抗材料２１０は限定ではないが、シリコン、ゲルマニウム、またはシリコンゲルマニウム合金等の半導体を含む。導電トレース２０５がポリシリコンを含む例示的な一実施形態においては、抵抗材料２１０もポリシリコンであるが、抵抗材料２１０は導電トレース２０５よりも低いレベルでドープされる（例えば、抵抗材料２１０は意図的にドープされなくてよい）。他の実施形態においては、抵抗材料２１０は薄膜抵抗器の用途に好適であることが周知である金属または合金を含み、それらとしては限定ではないが、タンタル、タングステン、アルミニウム、ニッケル、チタン、コバルト、それらの合金、窒化物および炭化物が含まれる。
抵抗材料から構成されるピラー２１０は導電トレース２０５の第１の端部から第１のｚ高さｈ１（ｚ軸に沿って）分延びる。さらに本明細書の他の箇所に記載された通り、ｚ高さｈ１は抵抗材料の膜厚の関数である。図２Ｃに示される通り、電気抵抗Ｒ１は特定の抵抗材料のｚ高さｈ１と共にスケーリングする。その結果、ｚ高さｈ１は選択される抵抗材料に基づき、設計される抵抗器の抵抗値に関し選択されてよい。ｚ高さｈ２が５０ｎｍ未満（例えば、２５ｎｍ）である複数の特定の例示的な実施形態においては、ｚ高さｈ１は５０〜２００ｎｍの範囲内である。複数の実施形態において、ｚ高さｈ１は、導電トレース２０５と接合するピラーの水平方向の長さＬ２より大きくてよい。さらなる複数の実施形態において、ｚ高さｈ１は、水平方向の長さＬ２と抵抗器コンタクト１１６の水平方向の長さ（すなわち、ＣＤｃ）との合計より大きい。さらなる複数の実施形態において、ｚ高さｈ１は導電トレース２０５の水平方向の長さＬ１より大きく、水平方向の長さＬ１はさらに、抵抗材料２１０と抵抗器コンタクト１１６との間の間隔の関数である。
電気抵抗Ｒ１はまた、抵抗材料から構成されるピラー２１０の水平方向の幅Ｗ２と共にスケーリングする。例示的な実施形態においては、Ｗ２は例えば抵抗器コンタクト１１５の限界寸法（例えば、ＣＤｃ）に実質的に等しい。この最小の水平方向の幅Ｗ２において、抵抗Ｒ１は特定のｚ高さｈ１において実現され得る。このｚ高さは、設計される抵抗器の最大値に設定されてよい。同一のｚ高さｈ１で製造される抵抗器については、水平方向の幅Ｗ２を増大させることにより、より低い抵抗値が実現されてよく、その結果、縦型抵抗器は依然リソグラフィ的に定義可能な抵抗値を有する。従って、特定の実施形態において、複数の水平方向の寸法から成る一範囲にわたる複数の縦型抵抗器から構成されるアレイが、複数の抵抗値から成る一範囲（例えば、トリミング等）を提供してよい。このようにして、ある設計値より低い抵抗値を持つ抵抗器は、増大する抵抗器値に合わせフットプリントをスケールアップするのではなく、フットプリントのペナルティを課せられてよい。
さらなる複数の実施形態においては、図２Ｄに示される通り、ピラー抵抗器列２０２は、相互接続された複数のピラー抵抗器構造２０１Ａ、２０１Ｂ、２０１Ｎを含み、複数のピラー抵抗器構造２０１Ａ、２０１Ｂ、２０１Ｎの各々はピラー抵抗器構造２０１の複数の属性を有する。複数のピラー抵抗器は、例えばピラー抵抗器構造２０１の設計される最大抵抗を超える抵抗値をもたらすべく、上位レベルの相互接続メタライゼーション２９０によって共に結合される。複数の縦型抵抗器から構成される非常に大きなアレイを共に結合すべく、相互接続メタライゼーション２９０を定義する単一マスクは変更されてよく、任意の数の抵抗器ネットワークを形成する。ピラー抵抗器リンク２０１Ａ、２０１Ｂ、２０１Ｎはすべて、同一の固定のｚ高さ（ｈ１）を有してよく、各相互接続を用いて合計抵抗値を増分的に増大させる。結合された各ピラー抵抗器はリソグラフィで恣意的に定義された水平方向の幅Ｗ２の抵抗器ピラーを有することが可能であるので、任意の合計抵抗値はピラー抵抗器の個数で実現されてよい（例えば、独立的にＷ２ａ，Ｗ２ｂ，Ｗ２ｎを変更させることによって）。
図２Ａおよび２Ｂに戻ると、抵抗器コンタクト１１５はピラー２１０と接触して配置され、導電トレース２０５からはｚ高さｈ１だけ分離されている。第２の抵抗器コンタクト１１６が導電トレース２０５の第２の端部と接触して配置される。抵抗器コンタクト１１５、１１６は既知の材料であってよく、コンタクト１１５は有利に抵抗器ピラー２１０にオーム接点を提供し、コンタクト１１６は有利に導電トレース２０５にオーム接点を提供する。一実施形態において、抵抗器コンタクト１１５、１１６は同一の材料組成である。さらなる複数の実施形態において、抵抗器コンタクト１１５、１１６は限定ではないがトランジスタコンタクトに好適な既知の任意の金属または合金等の同一金属成分である。
図２Ｃに図示される通り、コンタクト１１５と１１６との間を通る電流に関連付けられる電気抵抗値は、抵抗材料２１０の抵抗（Ｒ１）、導電トレース２０５の抵抗（Ｒ２）、コンタクト１１５の抵抗（Ｒｃ１）、コンタクト１１６の抵抗（Ｒｃ２）、および抵抗材料２１０と導電トレース２０５との間の抵抗（Ｒｃ３）の関数である。抵抗材料のｚ高さｈ１の強い影響として、抵抗電圧降下は主にｚ次元に沿って発生することになる。複数の実施形態において、抵抗材料２１０の電気抵抗の寄与度は、導電トレースの抵抗Ｒ２、第１のコンタクトの抵抗Ｒｃ１、第２のコンタクトの抵抗Ｒｃ２、および第３のコンタクトの抵抗Ｒｃ３の合計の２倍より大きい。さらなる複数の実施形態において、抵抗器ピラー２１０の電気抵抗の寄与度は、導電トレースの抵抗Ｒ２、第１の抵抗器コンタクトの抵抗Ｒｃ１、第２の抵抗器コンタクトの抵抗Ｒｃ２、および第３のコンタクトの抵抗ＲＣ３の合計の３倍より大きい。抵抗器ピラー２１０および導電トレース２０５の両方がポリシリコンである（後者はより低い抵抗のために不純物がドープされている）特定の実施形態においては、少なくとも５０ｎｍのｚ高さｈ１を有する抵抗器ピラー２１０のＲ１は少なくとも２０００Ωであり、一方Ｒ２、Ｒｃ１、Ｒｃ２およびＲｃ３の合計は５００Ω以下である。そのような特定の実施形態においては、導電トレース２０５は、５０ｎｍ以下のｚ高さ（厚み）ｈ２の材料については、１００Ω以下の電気抵抗を有する。
図３Ａは、一実施形態による、トランジスタ３０２およびピラー抵抗器３０３を含む集積回路構造３０１の平面図である。図３Ｂは、一実施形態による、図３Ａに示されるｂ‐ｂ'線に沿った集積回路構造３０１の第１の断面図である。図３Ｃは、一実施形態による、図３Ａに示されるｃ‐ｃ'線に沿った集積回路構造３０１の第２の断面図である。ピラー抵抗器３０３は、抵抗器コンタクト３１５および導電トレース２０５と物理的および電気的に接触する、抵抗材料から構成されるピラー２１０を含む。導電トレース２０５はさらに、抵抗器コンタクト３１６と物理的および電気的に接触する。抵抗材料２１０は、図２Ａ〜図２Ｃの文脈で上記した任意のまたはすべての属性を有してよい。同様に、抵抗器コンタクト３１５、３１６はそれぞれ、抵抗器コンタクト２１５、２１６について上記した任意のまたはすべての属性を有してよい。導電トレース２０５も、図２Ａ〜図２Ｃの文脈で上記した任意のまたはすべての属性を有してよい。従って、ピラー抵抗器３０３はピラー抵抗器２０１の追加の実施形態についてさらに特定する。
図３Ｂに図示される通り、ピラー抵抗器３０３は、実質的に平坦な抵抗器コンタクト３１５、３１６を含み、抵抗器コンタクト３１５、３１６は互いに同一平面の上面を有する。その結果、抵抗器コンタクト３１６は導電トレース２０５からのｚ次元のｚ高さｈ３を有し、ｚ高さｈ３は、抵抗材料のｚ高さｈ１と第１の抵抗器コンタクト３１５のｚ次元のｚ高さｈ４との合計と実質的に等しい。抵抗器コンタクト３１６には低抵抗の材料が用いられており、同等の垂直方向の寸法を持つ充填された任意のビアの場合と同様、ｈ３沿いの抵抗降下は無視可能である。図３Ａおよび図３Ｂにさらに示される通り、抵抗器コンタクト３１５は、抵抗材料から構成されるピラー２１０の上面面積全体と接合し、抵抗器コンタクト３１５は、導電トレース２０５とのピラーの界面の水平方向の長さと実質的に等しい水平方向の長さＬ２を有する。コンタクト３１５はピラーの断面全体にランドされており、コンタクト３１５に関連付けられるコンタクトの抵抗は、最小の水平方向の寸法Ｌ２の関数である断面積を有する抵抗材料から構成されるピラーについて最小化されてよい。さらなる特記事項として、コンタクト３１５は抵抗材料から構成されるピラー２１０と完全に位置合わせされており、その結果、コンタクト３１５のフットプリントは抵抗材料２１０のフットプリントと一致する。すべての既知のリソグラフィベースのパターニングプロセスは何らかの本質的なオーバーレイエラーを引き起こすので、コンタクト３１５は当該技術分野において「自己アライメント」と呼ばれる構造の分類に属するものとして記載するのが一番である。本明細書の他の箇所でさらに記載される通り、コンタクト３１５は抵抗材料２１０と「自己アライメント」されており、それにより、ＩＣ構造３０１の有利な水平方向のスケーリングを可能にする。複数の特定の実施形態においては、抵抗材料２１０および／またはコンタクト３１６は、導電トレース２０５に対するフォトリソグラフィパターニングのアライメント（すなわち、「非自己アライメント」）に依存してよい。図３Ａ、図３Ｂおよび図３Ｃに示される例示的な実施形態においては、抵抗材料２１０およびコンタクト３１６の両方は、導電トレース２０５上に完全にランドされており、対応する低いコンタクトの抵抗を保証する。完全なランドの場合、導電トレース２０５は、抵抗材料２１０（およびコンタクト３１５）の幅ｗ２より大きい水平方向の幅ｗ１を有してよく、水平方向の長さｌ１は抵抗材料２１０の水平方向の長さｌ２、コンタクト３１６の水平方向の長さｌ３、および介在間隙ｓ１の合計より大きい。導電トレース２０５の水平方向の寸法を超えるコンタクトの位置合わせずれは、コンタクトの抵抗を増大させると予期され得る。
複数の実施形態において、トランジスタ３０２はゲートスタックの下方に配置される半導体チャネルを含むＭＯＳＦＥＴであり、当該チャネルの対向する側に配置される半導体ソース／ドレイン領域を備える。図３Ａ、３Ｂおよび３Ｃに図示される例示的な実施形態において、トランジスタ３０２は基板１０５から延びる１または複数の非プレーナ型半導体本体３２５を含む。従って、半導体本体３２５は基板１０５と実質的に同一の単結晶半導体（例えば、シリコン）であってよい。図３Ａ、３Ｂおよび３ＣにはｆｉｎＦＥＴが例示されているが、複数のピラー抵抗器は、また本明細書で記載した態様と実質的に同一態様で、複数のプレーナ型トランジスタと統合されてよい。半導体本体３２５は、第１のソース／ドレインコンタクト３１７と電気的に接触する非プレーナ型半導体本体３２５の第１の端部に第１のソース／ドレイン領域をさらに含む。半導体本体３２５は、第２のソース／ドレインコンタクト３１８と電気的に接触する非プレーナ型半導体本体３２５の第２の端部に第２のソース／ドレイン領域をさらに含む。半導体本体３２５は、当該２つのソース／ドレイン領域間にチャネル領域をさらに含む。複数の実施形態において、一組のソース／ドレインコンタクト３１７、３１８は、第１の抵抗器コンタクト３１５および第２の抵抗器コンタクト３１６と実質的に同一の組成を有する。図示された例示的な実施形態において、ソース／ドレインコンタクト３１７、３１８の上面も、抵抗器コンタクト３１５、３１６の上面と同一平面である。
図３Ａおよび図３Ｂにさらに示される通り、ゲート電極３３１は半導体本体３２５のチャネル部分の上方に配置される。ゲート誘電体（不図示）がゲート電極３３１と半導体本体３２５との間に配置されてゲートスタックを完成させ、チャネルのゲート電極３３１への静電結合を可能にする。ピラー抵抗器３０３を複数のトランジスタ間に配置可能な方法について例示すべく、第２のゲート電極３３２が図３Ａ、３Ｂ中にさらに示されている。ゲート電極３３１が、絶縁誘電体１０６の上面からｚ高さｈ５分延びる。複数の実施形態において、抵抗材料ピラーのｚ高さｈ１は、ゲート電極のｚ高さｈ５より大きくない。さらなる複数の実施形態において、ゲート電極のｚ高さｈ５は、抵抗材料ピラーのｚ高さｈ１と、導電トレースのｚ高さｈ２との合計より小さくなく、抵抗材料ピラーのｚ高さｈ１と、導電トレースのｚ高さｈ２と、コンタクトのｚ高さｈ４との合計より大きくない。抵抗材料２１０が犠牲ゲート電極材料としても機能し（例えば、本明細書の他の箇所でさらに記載されるゲートリプレースメントプロセスにおいて）、コンタクト３１５が抵抗材料２１０に自己アライメントする有利な実施形態においては、ゲート電極のｚ高さｈ５は、ピラーのｚ高さｈ１と、導電トレースのｚ高さｈ２との合計より大きい。
図３Ｂおよび３Ｃに示される通り、抵抗器コンタクト３１５は、絶縁誘電体３４０によって囲まれている。抵抗器コンタクト３１５は、間隙ｓ１（図３Ａ）を埋める絶縁誘電体３４０によって同様に囲まれており、抵抗器コンタクト３１５、３１６を電気的に絶縁する。抵抗器コンタクト３１５、３１６はさもなければ抵抗材料２１０を電気的に短絡する可能性がある。絶縁誘電体３４０はさらに、ゲート電極３３１を抵抗材料２１０から離間させ、トランジスタ３０２をピラー抵抗器３０３から電気的に絶縁する。絶縁誘電体３４０はさらに、ゲート電極３３２を抵抗器コンタクト３１６および／または導電トレース２０５から離間させ、電気的にゲート電極３３２をピラー抵抗器３０３から絶縁する。例示的な実施形態において、ゲートキャップ誘電体３５１がゲート電極３３１の上方に配置され、ゲートスタックを抵抗器コンタクト３１５、３１６の上面と同一平面化する。一実施形態において、絶縁誘電体３４０およびゲートキャップ誘電体３５１は異なる材料であり、２つの材料間で選択的にエッチングすることを可能にする。絶縁誘電体３４０およびゲートキャップ誘電体３５１のいずれかまたは両方は、絶縁誘電体１０６とは異なる組成であってよく、複数の材料間で選択的にエッチングすることを可能にする。複数の例示的な実施形態において、絶縁誘電体３４０およびゲートキャップ誘電体３５１のいずれかまたは両方は、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、低誘電率の誘電体（例えば、炭素ドープされた酸化物）等の１または複数を含む。
ピラー抵抗器およびそれらを組み込むＩＣ構造は様々な技術で製造されてよい。図４Ａは、例示的な一実施形態により、ピラー抵抗器を形成するための方法４０１を示すフロー図である。方法４０１を実施して、例えば、図２Ａ、２Ｂに示されるピラー抵抗器２０１、または図３Ａ、３Ｂに示されるピラー抵抗器３０３を製造してよい。
方法４０１は処理４１０で開始し、処理４１０において、基板の上方を水平方向に延びる導電トレースまたは相互接続機能が、例えば絶縁誘電材料の上方または絶縁誘電材料の内部に形成される。処理４０１において、任意の製造技術が利用されてよい。例えば、導電材料の膜が堆積され、フォトレジストが当該導電膜の上方に堆積されてよく、当該導電膜の一部をマスクすべく、フォトレジストリソグラフィがパターニングされてよい。導電膜のマスクされていない部分は、除去されるマスクを除くべくエッチングされてよい。
次に方法４０１は処理４２０に進み、処理４２０において、抵抗材料の膜が処理４１０で形成された導電トレースの上方に堆積される。限定ではないが、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）等の任意の堆積プロセスを利用して、抵抗材料を、例えば少なくとも５０ｎｍの膜厚まで堆積してよい。また処理４２０において、抵抗材料の膜は、例えば１または複数のフォトリソグラフィマスキングおよびエッチングプロセスを用いてパターニングされる。抵抗器ピラーマスクが、処理４１０において形成された導電トレースに位置合わせされてよい。次に、導電トレースの一部（例えば、第１の端部）にランドされた残存する抵抗材料から構成されるピラーを除くべく、マスクされていない抵抗材料がエッチングされてよい。オプションで、ピラーをパターニングする前に、処理４１０で形成された導電トレースと位置合わせされた抵抗材料の膜に、１０〜５０ｎｍのリセスがエッチングされてよい。次にこのリセスは、抵抗材料の膜と同一平面になるよう誘電材料でバックフィルされてよく、その後、ピラーはピラーエッチング中に、マスクとして機能する誘電材料と自己アライン手法でエッチングされてよい。
処理４３０で、抵抗器ピラーへのコンタクトが形成される。処理４４０で、導電トレースの第２の端部への別のコンタクトがさらに形成される。処理４３０および４４０は任意の順序、または並行して実行されてよい。誘電体マスクを用いてピラーエッチングが実行された一実施形態においては、絶縁誘電体が誘電体でマスクされたピラーの上方に、例えば任意の既知のＣＶＤまたはスピンオンプロセスによって堆積される。用いられる絶縁誘電体の堆積プロセスが自己平坦化ではない場合、絶縁誘電体は任意の平坦化技術（例えば、化学機械研磨）を使用して、抵抗器ピラー上の誘電体マスクと同一平面化されてよい。次にピラー上の誘電体マスクが除去され、ピラーを露出させてよい。次にコンタクト金属が、ピラーにバックフィルされ、絶縁誘電体と同一平面化されてよい。別の実施形態においては、マスクされていない抵抗器ピラーの上方に絶縁誘電体をまず堆積させ、抵抗器ピラーに対し自己アライメントされたコンタクトが形成されてよい。繰り返しになるが、ここでも任意の既知のＣＶＤまたはスピンオンプロセスによって行われてよい。用いられる絶縁誘電体の堆積プロセスが自己平坦化ではない場合、絶縁誘電体は任意の平坦化技術（例えば、化学機械研磨）を使用して、抵抗器ピラーと同一平面化されてよい。次に抵抗器ピラーは、例えば選択性エッチングプロセスを用いて、絶縁誘電体に対して１０〜５０ｎｍだけリセスされてよく、その結果、ピラーのｚ高さは５０〜２００ｎｍの間となる。次に、コンタクト金属が抵抗器ピラーのリセスの中にバックフィルされてよい。
コンタクト金属は、コンタクト金属を抵抗器ピラーの中のみに閉じ込めるために、周囲の絶縁誘電体と同一平面化されてよい。 さらなる実施形態においては、抵抗材料を導電トレースの第２の端部の上方に配置される犠牲ピラーにさらにパターニング（例えば、処理４２０において）することによって、導電トレースへのコンタクトが形成されてよい。このパターニングは、抵抗器ピラーのパターニングと並行して行われてよい。次に、抵抗器ピラーと並行して、絶縁誘電体が犠牲ピラーの上方に堆積されてよい。次に、犠牲ピラーは後に、絶縁誘電体に対し選択的に除去されてよく、導電トレースの第２の端部を露出させる。次に、犠牲ピラーの除去により残された開口部の中にコンタクト金属がバックフィルされてよい。次に、コンタクト金属の絶縁誘電体との同一平面化はまた、コンタクト金属を抵抗器ピラーから電気的に絶縁されたビア内に閉じ込める。次に、方法４０１は、基板の上方に形成されるＩＣの複数の他のコンポーネントへの複数の抵抗器コンタクトを相互接続することで終了する。コンポーネントとしては限定ではないが、ＭＯＳＦＥＴゲート電極、ＭＯＳＦＥＴソース／ドレイン、または複数の他の抵抗器等が含まれる。
図４Ｂは、方法４０１の特定の実施形態に従って、ＭＯＳＦＥＴおよび抵抗器ピラーを含むＩＣ構造を形成するための方法４０２を示すフロー図である。方法４０１の文脈の中で記載された特定の処理が、図４Ｂに示される例示的な実施形態のためにさらに詳細に記載される。図５Ａ、５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ、５Ｇおよび５Ｈは、複数の有利な実施形態に従い、方法４０２において選択された処理が実行され、もたらされるＦＥＴおよび抵抗器ピラーを含むＩＣ構造の断面図である。図２Ａ、図２Ｂ、図３Ａ、図３Ｂおよび図３Ｃに振られた参照番号は、図５Ａ〜図５Ｈでさらに示される対応構造について維持されている。
図４Ｂを参照すると、方法４０２は処理４０４で開始し、処理４０４においては、トランジスタ半導体本体が基板の上方に配置される絶縁誘電体内に形成される。図５Ａに示される例では、非プレーナ型半導体本体、すなわちフィン３２５が基板１０５内にエッチングされる。半導体本体３２５および基板１０５は、例えば実質的に単結晶シリコン、または上記の材料のうちの任意のもの等、トランジスタの形成に好適な任意の他の半導体材料系であってよい。さらに示される通り、半導体本体３２５は絶縁誘電体１０６へと延在し、絶縁誘電体１０６は例えば、半導体本体３２５の上方に堆積済みで、半導体本体３２５の上面と同一平面化済みであってよく、次に従来技術を使用してリセスされ、所望のフィンのｚ高さを露出させてよい。
図４Ｂに戻ると、処理４０５において、処理４０４で形成済みのトランジスタ半導体本体に隣接して、導電トレースが形成される。図５Ｂは、任意の従来技術を使用して、絶縁誘電材料１０６の上方に堆積された、例示的な導電性（低い抵抗）薄膜を示し、任意の従来技術としては、限定ではないがＰＶＤ、ＣＶＤまたはＡＬＤが含まれる。例示的な一実施形態において、ポリシリコンがＣＶＤによって堆積される。ポリシリコンはインサイチュまたはエクスシチューで所望の低抵抗率にドープされる。次に導電薄膜は、例えば従来のフォトリソグラフィおよびエッチング技術を用いてパターニングされ、基板１０５の一部の上方に水平方向に延びる導電トレース２０５を形成する。導電薄膜に好適な任意のエッチングが利用されてよい。導電薄膜がドープされたポリシリコンで、半導体本体３２５がシリコンを有し、ウェットエッチングプロセスがドープされていない、より少なくドープされた、または相補的にドープされたものよりも、ドープされた（例えば、大量のホウ素）ポリシリコンを優先（すなわち、選択的）してエッチングする有利な一実施形態においては、導電トレース２０５をパターニングするためにシリコンが用いられる。
図４Ｂに戻ると、方法４０２は処理４０６で継続し、処理４０６において、抵抗材料が処理４０４で形成されたトランジスタ半導体本体の上方に、および処理４０５で形成された導電トレースの上方に堆積される。図５Ｂに示される例示的な実施形態においては、抵抗材料５１０（例えば、目的の抵抗率にドープされたポリシリコン）が、例えば半導体３２５の上方および導電トレース２０５の上方に、少なくとも５０ｎｍの厚みに堆積される。さらに後述される通り、抵抗材料５１０がゲートリプレースメントプロセスにおける犠牲トランジスタゲートとしてさらに機能することになる実施形態については、抵抗材料５１０が、犠牲ゲートに関する制約によって許容される通り、２００ｎｍを超える厚みに堆積されてよく、これによりピラー抵抗器がピラーの特定の水平方向の寸法に対し、より大きな最大抵抗を有することを可能にする。例示的な一実施形態において、ポリシリコンがＣＶＤによって５０ｎｍを超える厚みに、有利には７５ｎｍを超える厚みに堆積される。ポリシリコンは、例えば導電トレース２０５の抵抗率より高い等、所望の抵抗率にインサイチュまたはエクスシチューでドープされる。抵抗材料５１０は平坦化され、ＳｉＯＮ、ＳｉＮ、ＳｉＯ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ等の誘電体ハードマスク５５１でキャップされる。
図４Ｂに戻ると、処理４０７において、抵抗材料がパターニングされ、処理４０５で形成された導電トレースの上方（すなわち、導電トレースと位置合わせされ）にリセスが形成される。例示的な一実施形態において、従来のフォトリソグラフィ処理が、導電トレースの端部に開口部が位置合わせされた状態でマスクをパターニングする。誘電体ハードマスクの露出された部分がエッチングされ、抵抗材料の厚みの一部が除去され、リセスが形成される。処理４０８において、処理４０７で形成された抵抗材料のリセスは、犠牲材料でバックフィルされる。図５Ｃにさらに示される例示的な実施形態において、犠牲充填材料５４１が抵抗材料５１０にエッチングされたリセスに堆積される。犠牲充填材料５４１は、ＳｉＯＮ、ＳｉＮ、ＳｉＯ等の任意の材料であってよく、それは後から抵抗材料５１０の上方で適切な選択性で除去可能である。そのような一実施形態において、処理４０８でバックフィルされた犠牲材料は、誘電体ハードマスク５５１とは異なる組成である。犠牲充填材料５４１を形成するには、ＣＶＤ、ＡＬＤ、または自己平坦化スピンオンプロセス等の任意の従来の堆積プロセスが利用されてよい。犠牲材料の堆積が自己平坦化でなかった場合、後から平坦化プロセスが行われてよく、犠牲充填材料５４１を抵抗材料５１０内のリセスの物理的範囲に限定する。
図４Ｂ中、方法４０２は処理４０９で継続し、処理４０９において、抵抗材料がパターニングされ、トランジスタ半導体本体の上方に配置された抵抗材料とは別個の導電トレースの第１の端部の上方に配置された抵抗器ピラーを形成し、それは犠牲ゲート電極として機能してよい。図５Ｄを参照すると、開口部５０９Ａ、５０９Ｂおよび５０９Ｃが、抵抗材料５１０のｚ高さ（厚み）をパターニングされ、開口部５０９Ａは導電トレース２０５の少なくとも一部を露出させ、これはピラー抵抗器２１０を、導電トレース２０５への後から形成されるコンタクトから絶縁させるために機能することになる。図５Ｄにさらに示される通り、開口部５０９Ｂはさらに導電トレース２０５およびピラー抵抗器２１０を、半導体本体３２５のチャネル部分の上方に配置される犠牲ゲート５３１から絶縁する。同様に、開口部５０９Ｃはさらに導電トレース２０５を犠牲ゲート５３２から絶縁する。有利な一実施形態において、フォトリソグラフィ的に定義されるマスクが利用されて犠牲ゲート５３１をパターニングする一方、犠牲充填材料５４１が自己アライメントピラーエッチングのためのハードマスクとして用いられ、それにより追加のマスクレイヤおよび／または位置合わせずれエラーを受けることなく、ピラー抵抗器２１０を既存のゲートリプレースメントプロセスに統合する。例えば、処理４０９においてフォトリソグラフィなしに、開口部５０９Ａの第１の縁が抵抗材料２１０の輪郭を描出してよい一方、犠牲抵抗器ピラー５１２を描出する開口部５０９Ａの第２の縁は、処理４０９においてプリントされたフォトリソグラフィマスクの結果であってよい。同様に、開口部５０９Ｂは、前に描出済みのハードマスク５４１および処理４０９においてプリントされたフォトリソグラフィマスクの組み合わせである複数の縁を有してよい。開口部５０９Ｃは、処理４０９においてフォトリソグラフィを用いて完全に描出されてよい。抵抗材料５１０は、特定の抵抗材料組成について既知の任意の手段によって、ピラー２１０、犠牲ピラー５１２、および犠牲ゲート５３１にエッチングされてよい。一例において、ポリシリコンの抵抗材料をパターニングするためにプラズマエッチングが利用される。
図４Ｂ中、方法４０２は処理４１１で継続し、処理４１１において、絶縁誘電体が処理４０９で形成された縦型抵抗器ピラー（および犠牲ゲート）の周囲に堆積される。処理４１１においては、限定はされないがＣＶＤ、ＡＬＤ、およびスピンオンプロセス等の任意の従来の誘電体堆積技術が利用されてよい。図５Ｅにさらに示される例示的な実施形態においては、絶縁誘電体３４０が、犠牲ゲート５３１（およびハードマスク５５１）並びに抵抗器ピラー２１０（および犠牲充填材料５４１）の上方に堆積される。絶縁誘電体３４０は、低誘電率の誘電体（例えば、ＳｉＯＣ等）またはそれ以外のもの（例えば、ＳｉＣＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ）等、任意の既知の誘電材料であってよい。絶縁誘電体３４０が自己平坦化プロセスを用いて堆積されない場合、絶縁誘電体３４０の上面をハードマスク５５１および犠牲充填材料５４１と実質的に同一平面にすべく、堆積後に平坦化プロセスが行われてよく、それによりハードマスク５５１および犠牲充填材料５４１の両方の上面を露出させる。
図４Ｂに戻ると、方法４０２は処理４２０で継続し、処理４２０において、導電トレースの第２の端部の上方に残る抵抗材料が除去され、導電トレースの端部が露出され、その端部にコンタクトがランドされることになる。図５Ｅに示される例示的な実施形態においては、ハードマスク部分５５１にパターニングされたエッチングがなされ、抵抗器ピラー２１０または犠牲ゲート５３１、５３２を露出させずに、犠牲ピラー５１２を露出させる。処理４２０において、抵抗材料５１２を露出させるべく、フォトリソグラフィプロセスおよびハードマスクエッチング等の任意のパターニングプロセスが利用されてよい。次に、抵抗材料（例えば、ポリシリコン）に対するエッチング選択性が利用され、犠牲抵抗器ピラー５１２を周囲の絶縁誘電体３４０から自己アライン手法で除去してよい。図５Ｆにさらに示される通り、別の犠牲材料が、抵抗材料５１２が除去された領域の中にバックフィルされ、犠牲ピラー５４２を形成する。犠牲ピラー５４２は、絶縁誘電体３４０に対する適切な選択性で後から除去されてよい、ＳｉＮ、ＳｉＯＮ、ＳｉＯ等の任意の既知の材料であってよい。有利な一実施形態において、犠牲ピラー５４２は犠牲充填材料５４１と同一の材料組成を有する。
図４Ｂに戻ると、方法４０２は処理４２５で継続し、処理４２５において、トランジスタ半導体本体の上方に配置された犠牲抵抗材料が、リプレースメントゲート電極プロセスの一環として除去される。ゲートリプレースメントプロセスは、犠牲抵抗材料を除去することによりもたらされた開口部をバックフィルすることで継続する。図５Ｆおよび５Ｇに示される例示的な実施形態において、犠牲抵抗材料５３１をゲート電極３３１で置換すべく、任意の既知のゲートリプレースメントプロセスが行われてよく、ゲート電極３３１はゲート電極３３１と半導体本体３２５との間に配置されるゲート誘電体（不図示）をさらに含むゲートスタックの一部である。一実施形態において、ゲートリプレースメントプロセスは、フォトリソグラフィパターニングを用いずに（例えば、任意の既知の研磨若しくは他のグローバルエッチングバックプロセスを用いて、または絶縁体３４０および／または犠牲充填材料５４１および／または犠牲ピラー５４２に対し、ハードマスク５５１への選択性がある既知のエッチングを介して）除去されるハードマスク５５１との自己アライン手法で行われる。犠牲抵抗材料５３１および５３２を露出させると、半導体本体３２５のチャネル領域を露出させるべく、選択性エッチングが利用される。次に、任意の既知のゲートスタック堆積プロセスが利用され、ゲートスタックを形成してよい。例えば、ＨｆＯ２、金属ケイ酸塩等の高誘電率のゲート材料がＡＬＤ等の任意の好適な堆積プロセスで堆積される。１または複数の仕事関数金属および充填金属等のゲート電極材料が、ゲート誘電体の上方に堆積され、周囲の誘電体と同一平面化され、ゲート電極３３１、３３２を形成する。ゲートリセスエッチングおよびキャッププロセスが用いられ、ゲートキャップ誘電体３５１、３５２が形成されてよい。
図４Ｂに戻ると、処理４４０において、縦型抵抗器ピラーが露出され、コンタクトメタライゼーションに向けて、導電トレースの一部が露出される。次に、コンタクトメタライゼーションが処理４５０において堆積される。有利な一実施形態において、ピラー抵抗器のコンタクトメタライゼーションが、トランジスタのソース／ドレインのコンタクトメタライゼーションに並行して行われる。さらなる実施形態において、ピラー抵抗器のコンタクトメタライゼーションは、抵抗器ピラーの上面と完全に自己アライメントされる。図５Ｈに示される例示的な実施形態において、絶縁誘電体３４０に対し、選択的に犠牲充填材料５４１（図５Ｇ）および犠牲ピラー５４２を除去し、所望のコンタクト金属をバックフィルすることによって、抵抗器コンタクト３１５および３１６が並行して形成される。リコールピラー２１０がマスクとしての犠牲充填材料５４１でエッチング済みであり、従ってコンタクト金属３１５と縦型抵抗器ピラー２１０との間に位置合わせずれはない。同一のコンタクト金属も、ゲート電極３３１（図５Ｈに示されるｚ‐ｘ面から出る）の下方の半導体チャネルの対向する側に配置される半導体本体３２５の一組の半導体ソース／ドレイン領域に並行して堆積されてよい。次に、任意の既知のプロセスを用いて、堆積されたコンタクト金属は、互いに平坦な複数の上面を有する完全にメタライゼーションされた複数の端子を有するトランジスタおよびピラー抵抗器に到達するまで平坦化される。
図４Ｂの説明を完了すると、次に方法４０２は処理４５５において、例えばトランジスタの少なくとも１つの端子をピラー抵抗器の少なくとも１つの端子と相互接続すること等による、ＩＣの任意の従来のバックエンドプロセスで終了する。
図６は、モバイルコンピューティングプラットフォーム１００５および／またはデータサーバマシン１００６が、本発明の１または複数の実施形態による、縦型抵抗器ピラーを含むＩＣ構造を用いるシステム１０００を示す。サーバマシン１００６は、例えば、ラック内に配置され、電子データ処理のために互いにネットワーク化された任意の数の高性能コンピューティングプラットフォームを含む任意の商用サーバであってよく、それは例示的な実施形態において、パッケージ化されたモノリシックＩＣ １０５０を含む。モバイルコンピューティングプラットフォーム１００５は、電子データディスプレイ、電子データ処理、無線電子データ送信等の各々のために構成された任意のポータブルデバイスであってよい。例えば、モバイルコンピューティングプラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータ等のうちの任意のものであってよく、モバイルコンピューティングプラットフォーム１００５は、ディスプレイスクリーン（例えば、容量性、誘導性、抵抗性、または光学性タッチスクリーン）、チップレベルまたはパッケージレベルの統合システム１０１０、およびバッテリ１０１５を含んでよい。
拡大図１０２０に示される統合システム１０１０内に配置されるものであれ、またはサーバマシン１００６内のスタンドアロンのパッケージチップとしてであれ、パッケージ化されたモノリシックＩＣ １０５０は、例えば本明細書の他の箇所で記載したような縦型抵抗器ピラーを用いるメモリチップ（例えば、ＲＡＭ）、またはプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、グラフィックプロセッサ等）を含む。モノリシックＩＣ １０５０はさらに、ボード、基板に連結され、または電力管理集積回路（ＰＭＩＣ）１０３０、広域ＲＦ（無線）送信機および／または受信機（ＴＸ／ＲＸ）（例えば、デジタルベースバンドを含み、アナログフロントエンドモジュールはさらに送信パスに電力増幅器および受信パスに低ノイズ増幅器を含む）を含むＲＦ（無線）集積回路（ＲＦＩＣ）１０２５、およびそれらのコントローラ１０３５のうちの１または複数と共にシステムオンチップ（ＳＯＣ）１０６０に統合されてよい。
機能的に、ＰＭＩＣ １０３０はバッテリ電源制御、ＤＣ対ＤＣ変換等を実行してよく、そのため、ＰＭＩＣ １０３０はバッテリ１０１５に連結された入力を有し、他の複数の機能モジュールに連結された電流供給を提供する出力を備える。さらに示される通り、例示的な実施形態において、ＲＦＩＣ １０２５は、アンテナ（不図示）と連結された出力を有し、限定されるものではないがＷｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）およびこれらの派生物、並びに３Ｇ、４Ｇ、５Ｇおよびそれ以降の世代として指定される任意の他の無線プロトコルを含む複数の無線規格またはプロトコルのうちの任意のものを実装する。代替の実装においては、これらの基板レベルのモジュールの各々は、モノリシックＩＣ １０５０のパッケージ基板に連結された別個の複数のＩＣ上に統合されてよく、またはモノリシックＩＣ １０５０のパッケージ基板に連結された単一のＩＣ内に統合されてよい。複数の特定の実施形態において、プロセッサＩＣ、メモリ ＩＣ、ＲＦＩＣ、またはＰＭＩＣのうちの少なくとも１つは、本明細書の他の箇所で記載された構造的機能のうちの１または複数を有するピラー抵抗器、並びに／または、トランジスタおよびピラー抵抗器構造を組み込む論理回路を含む。
図７は、本開示の少なくともいくつかの実装により配置されたコンピューティングデバイス１１００の機能ブロック図である。コンピューティングデバイス１１００は、例えばプラットフォーム１００５またはサーバマシン１００６内に配置されてよい。デバイス１１００は、限定ではないがプロセッサ１１０４（例えば、アプリケーションプロセッサ）等の複数のコンポーネントをホストするマザーボード１１０２をさらに含み、プロセッサは、本発明の１または複数の実施形態による、ピラー抵抗器構造、並びに／または、トランジスタおよびピラー抵抗器構造をさらに組み込んでよい。プロセッサ１１０４は、マザーボード１１０２に物理的および／または電気的に連結されてよい。いくつかの例において、プロセッサ１１０４は、プロセッサ１１０４内にパッケージされた集積回路ダイを含む。概して、「プロセッサ」または「マイクロプロセッサ」という用語は、抵抗器および／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリにさらに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。
様々な例において、１または複数の通信チップ１１０６はまた、マザーボード１１０２に物理的および／または電気的に連結されてよい。さらなる実装において、通信チップ１１０６はプロセッサ１１０４の一部であってよい。コンピューティングデバイス１１００はその用途に応じ、マザーボード１１０２に物理的および電気的に連結可能されてもよく、されなくてもよい複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては限定ではないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量記憶装置（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれる。
通信チップ１１０６は、コンピューティングデバイス１１００への、およびコンピューティングデバイス１１００からのデータ転送のための無線通信を有効にする。「無線」という用語およびその派生語は、非固体媒体を介した変調された電磁放射の使用によりデータを通信し得る、回路、デバイス、システム、方法、技術、通信チャネル等を記載するために使用され得る。当該用語は、関連するデバイスがいくつかの実施形態においては有線を含まない場合もあり得るが、いずれの有線も含まないことを示唆するものではない。通信チップ１１０６は、限定ではないが本明細書の他の箇所に記載されものを含む複数の無線規格またはプロトコルのうちの任意のものを実装してよい。記載した通り、コンピューティングデバイス１１００は複数の通信チップ７０６を含んでよい。例えば、第１の通信チップは、Ｗｉ‐ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等、より短距離の無線通信専用であってよく、第２の通信チップはＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ‐ＤＯおよびその他等、より長距離の無線通信専用であってよい。
本明細書に記載の特定の機能が様々な実装に関連して記載されたが、この記載は限定的な意味に解釈されるものを意図していない。従って、本開示が属する技術分野における当業者に自明である、他の実装に加え、本明細書に記載の実装に対する様々な修正は、本開示の精神および範囲に属するものとみなされる。
本発明は記載された実施形態に限定されず、本発明は添付の特許請求の範囲に係る範囲から逸脱しない修正および変更をもって実施可能である。上記実施形態は、複数の機能の特定の組み合わせを含んでよい。例えば次のようである。
１または複数の第１の実施形態において、集積回路（ＩＣ）構造は基板の上方に水平方向に延びる導電トレースを含む。ＩＣ構造は、導電トレースの第１の端部と接触する抵抗材料から構成されるピラーであって、上記ピラーは上記第１の端部から第１のｚ高さ分延び、上記第１のｚ高さは、上記導電トレースと接合する上記ピラーの水平方向の長さより大きい、ピラーをさらに含む。ＩＣ構造は、上記ピラーと接触して配置される第１の抵抗器コンタクトをさらに含む。ＩＣ構造は、上記導電トレースの第２の端部と接触して配置される第２の抵抗器コンタクトをさらに含む。
１または複数の第１の実施形態を促進するため、上記ピラーの電気抵抗は、上記導電トレースの抵抗と、第１の抵抗器コンタクトの抵抗と、第２の抵抗器コンタクトの抵抗との累計の２倍より大きい。
１または複数の第１の実施形態を促進するため、上記導電トレースは、第２のｚ高さと、上記第１のｚ高さより小さいが、上記ピラーの上記水平方向の長さと上記第２の抵抗器コンタクトの水平方向の長さとの累計より大きい水平方向の長さと、を有する第１の材料を含む。
直前の上記実施形態を促進するため、上記第２の抵抗器コンタクトは、上記導電トレースの上記第２の端部からの第３のｚ高さを有し、上記第３のｚ高さは、上記第１のｚ高さと上記第１の抵抗器コンタクトの第４のｚ高さとの累計と実質的に等しい。
１または複数の第１の実施形態を促進するため、第１の抵抗器コンタクトは、上記ピラーの上面全体と接合し、上記導電トレースと接合する上記ピラーの上記水平方向の長さと実質的に等しい水平方向の長さを有する。
１または複数の第１の実施形態を促進するため、上記ピラーおよび上記導電トレースはポリシリコンを含み、上記導電トレースは上記ピラーより高い不純物濃度にドープされている。
上記実施形態のいずれかを促進するため、上記ＩＣ構造は、上記基板の上方に、上記ピラーに隣接して配置されるトランジスタをさらに含む。上記トランジスタは、半導体チャネルの上方に配置されるゲートスタックであって、上記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、ゲートスタックをさらに含む。上記トランジスタは、上記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインをさらに含む。 上記トランジスタは、上記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトをさらに含む。上記導電トレースは、第２のｚ高さを有する第１の材料を含む。 上記ゲート電極は、上記基板の上方に配置される絶縁誘電体の表面からｚ高さ分延び、上記ｚ高さは上記第１のｚ高さと上記第２のｚ高さとの累計より大きい。
直前の上記実施形態を促進するため、上記第２の抵抗器コンタクトは上記導電トレースの上記第２の端部からの第３のｚ高さを有し、上記第３のｚ高さは、上記第１のｚ高さと上記第１の抵抗器コンタクトの第４のｚ高さとの累計とほぼ等しい。
１または複数の第１の実施形態を促進するため、上記ＩＣ構造は、上記基板の上方に、上記ピラーに隣接して配置されるトランジスタをさらに含む。上記トランジスタは、半導体チャネルの上方に配置されるゲートスタックであって、上記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、ゲートスタックをさらに含む。上記トランジスタは、上記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインをさらに含む。上記トランジスタは、上記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトをさらに含み、上記一組のソース／ドレインコンタクトは、上記第１の抵抗器コンタクトおよび上記第２の抵抗器コンタクトと実質的に同一の組成を有する。
１または複数の第１の実施形態を促進するため、上記ＩＣ構造は、上記基板の上方に、上記ピラーに隣接して配置されるトランジスタをさらに含む。上記トランジスタは、半導体チャネルの上方に配置されるゲートスタックであって、上記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、ゲートスタックをさらに含む。上記トランジスタは、上記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインをさらに含む。上記トランジスタは、上記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトをさらに含む。上記トランジスタは、上記ピラーおよび上記第１の抵抗器コンタクトを囲む絶縁誘電体であって、上記絶縁誘電体は上記ピラーを上記ゲート電極から、および上記第２の抵抗器コンタクトから水平方向に分離する、絶縁誘電体をさらに含む。
上記実施形態のいずれかを促進するため、上記第１のｚ高さは５０〜２００ｎｍである。上記ピラーの水平方向の長さは２５ｎｍ以下である。上記第２の抵抗器コンタクトの水平方向の長さは２５ｎｍ以下である。上記導電トレースは、上記第１のｚ高さから、上記ピラーの上記水平方向の長さと上記第２の抵抗器コンタクトの水平方向の長さとの累計までの範囲内である水平方向の長さを有するドープされたポリシリコンを含む。
１または複数の第２の実施形態において、システムオンチップ（ＳＯＣ）はプロセッサ論理回路を含む。上記ＳＯＣは、上記プロセッサ論理回路に連結されるメモリ回路を含む。上記ＳＯＣは、上記プロセッサ論理回路に連結され、無線送信回路および無線受信回路を含む、ＲＦ回路を含む。上記ＳＯＣは、ＤＣ電力供給を受ける入力、および上記プロセッサ論理回路と、上記メモリ回路と、上記ＲＦ回路とのうちの少なくとも１つに連結される出力を含む電力管理回路であって、上記プロセッサ論理回路と、上記メモリ回路と、上記ＲＦ回路と、または上記電力管理回路とのうちの少なくとも１つは、上記のうちのいずれかの集積回路（ＩＣ）構造を含む、電力管理回路を含む。
１または複数の第２の実施形態を促進するため、上記ピラーの電気抵抗は少なくとも２０００Ωであり、上記導電トレースの抵抗と、上記第１の抵抗器コンタクトの抵抗と、上記第２の抵抗器コンタクトの抵抗との累計の２倍より大きい。
１または複数の第３の実施形態において、集積回路（ＩＣ）構造を製造する方法は、基板の上方に水平方向に延びる導電トレースを形成する段階を含む。上記方法は、上記導電トレースの第１の端部に抵抗器ピラーを形成する段階をさらに含む。上記方法は、上記ピラーに配置される第１の抵抗器コンタクトを形成する段階をさらに含む。上記方法は、上記導電トレースの第２の端部に配置される第２の抵抗器コンタクトを形成する段階をさらに含む。
１または複数の第３の実施形態を促進するため、上記導電トレースを形成する段階は、上記基板の上方に導電膜を堆積する段階と、上記導電膜をトレースにパターニングする段階と、をさらに含む。上記導電トレースの第１の端部に抵抗器ピラーを形成する段階は、上記導電トレースの上方に抵抗材料を堆積する段階をさらに含む。上記抵抗器ピラーを形成する段階は、上記導電トレースの上記第１の端部の上方の上記抵抗材料内にリセスをパターニングする段階をさらに含む。上記抵抗器ピラーを形成する段階は、上記リセスを犠牲充填材料でバックフィルする段階をさらに含む。上記抵抗器ピラーを形成する段階は、上記犠牲充填材料に位置合わせされた上記ピラーを形成すべく、上記抵抗材料をパターニングする段階をさらに含む。
直前の上記実施形態を促進するため、上記第１の抵抗器コンタクトを形成する段階は、上記抵抗器ピラーの周囲に絶縁誘電体を堆積する段階をさらに含む。上記第１の抵抗器コンタクトを形成する段階は、上記ピラーを露出すべく、上記絶縁誘電体に対し選択的に上記犠牲充填材料を除去する段階をさらに含む。上記第１の抵抗器コンタクトを形成する段階は、露出された上記抵抗器ピラーにコンタクト金属を堆積する段階をさらに含む。上記第２の抵抗器コンタクトを形成する段階は、上記抵抗器ピラーをパターニングする段階と並行して、上記導電トレースの上記第２の端部の上方に配置される犠牲ピラーを形成すべく、上記抵抗材料をパターニングする段階をさらに含む。上記第２の抵抗器コンタクトを形成する段階は、上記導電トレースの上記第２の端部にランドするビアを形成すべく、上記絶縁誘電体に対し選択的に上記犠牲ピラーを除去する段階をさらに含む。上記第２の抵抗器コンタクトを形成する段階は、露出された上記抵抗器ピラーに上記コンタクト金属を堆積する段階と並行して、上記導電トレースの露出された端部に上記コンタクト金属を堆積する段階をさらに含む。
上記の実施形態を促進するため、上記方法は、上記基板の上方に、上記抵抗器ピラーに隣接するトランジスタを形成する段階をさらに含む。上記トランジスタを形成する段階は、半導体チャネル領域を形成する段階をさらに含む。上記トランジスタを形成する段階は、上記半導体チャネルの上方に配置されるゲートスタックを形成する段階であって、上記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、形成する段階をさらに含む。上記トランジスタを形成する段階は、上記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインを形成する段階をさらに含む。上記トランジスタを形成する段階は、上記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトを形成する段階をさらに含む。上記一組のソース／ドレインコンタクトを形成する段階は、露出された上記抵抗器ピラーに上記コンタクト金属を堆積する段階と並行して、上記コンタクト金属を上記一組の半導体ソース／ドレインに堆積する段階をさらに含む。
上記直前の実施形態を促進するため、上記方法は、上記基板の上方に、上記抵抗器ピラーと隣接するトランジスタを形成する段階をさらに含む。上記トランジスタを形成する段階は、半導体チャネル領域を形成する段階をさらに含む。上記トランジスタを形成する段階は、上記半導体チャネルの上方に配置されるゲートスタックを形成する段階であって、上記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、形成する段階をさらに含む。上記ゲートスタックを形成する段階は、上記半導体チャネルの上方に上記抵抗材料を堆積する段階をさらに含む。上記ゲートスタックを形成する段階は、上記半導体チャネルの上方の上記抵抗材料を上記犠牲ゲートにパターニングする段階をさらに含む。上記ゲートスタックを形成する段階は、上記抵抗器ピラーの周囲および上記犠牲ゲートの周囲に絶縁酸化物を堆積する段階の後、上記犠牲ゲートを除去する段階をさらに含む。上記ゲートスタックを形成する段階は、上記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインを形成する段階をさらに含む。上記ゲートスタックを形成する段階は、上記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトを形成する段階をさらに含む。
上記第３の実施形態のいずれかを促進するため、上記基板の上方に上記導電膜を堆積する段階は、上記基板の上方に不純物がドープされたポリシリコン膜を堆積する段階をさらに含む。上記導電トレースの上方に上記抵抗材料を堆積する段階は、上記不純物がドープされたポリシリコン膜の上方に、より少なくドープされたポリシリコン膜を堆積する段階をさらに含む。
上記第３の実施形態のいずれかを促進するため、上記基板の上方に上記導電膜を堆積する段階は、上記基板の上方に不純物がドープされたポリシリコン膜を堆積する段階をさらに含む。上記導電トレースの上方に上記抵抗材料を堆積する段階は、上記不純物がドープされたポリシリコン膜の上方に、より少なくドープされたポリシリコン膜を堆積する段階をさらに含む。上記ピラーに配置される第１の抵抗器コンタクトを形成する段階は、上記ピラーに自己アライメントされる第１のリセスをコンタクト金属でバックフィルする段階をさらに含む。上記導電トレースの第２の端部に配置される第２の抵抗器コンタクトを形成する段階は、第２のリセスを、ｚ高さにおいて上記第１の抵抗器コンタクトとピラーとの累計にほぼ等しく、上記コンタクト金属でバックフィルする段階をさらに含む。
しかしながら、上記の実施形態はこの点に限定されず、様々な実装において、上記の実施形態は、そのような複数の特徴のうちのサブセットのみを実施すること、そのような複数の特徴を異なる順序で実施すること、そのような複数の特徴の異なる組み合わせを実施すること、および／または明示的に列挙されたそれらの特徴以外の追加の特徴を実施することを含んでよい。従って、本発明の範囲は、添付の特許請求の範囲を参照して、当該特許請求の範囲において保護される均等内容の全範囲を包含し、判断されるべきである。

Claims (23)

  1. 基板の上方に水平方向に延びる導電トレースと、
    前記導電トレースの第１の端部と接触する抵抗材料から構成されるピラーであって、前記ピラーは前記第１の端部から第１のｚ高さ分延び、前記第１のｚ高さは、前記導電トレースと接合する前記ピラーの水平方向の長さより大きい、ピラーと、
    前記ピラーと接触して配置される第１の抵抗器コンタクトと、
    前記導電トレースの第２の端部と接触して配置される第２の抵抗器コンタクトと、を備える、集積回路（ＩＣ）構造。
  2. 前記ピラーの電気抵抗は、前記導電トレースの抵抗と、第１の抵抗器コンタクトの抵抗と、第２の抵抗器コンタクトの抵抗との累計の２倍より大きい、請求項１に記載のＩＣ構造。
  3. 前記導電トレースは、第２のｚ高さと、前記第１のｚ高さより小さいが、前記ピラーの前記水平方向の長さと前記第２の抵抗器コンタクトの水平方向の長さとの累計より大きい水平方向の長さと、を有する第１の材料を含む、請求項１に記載のＩＣ構造。
  4. 前記第２の抵抗器コンタクトは、前記導電トレースの前記第２の端部からの第３のｚ高さを有し、前記第３のｚ高さは、前記第１のｚ高さと前記第１の抵抗器コンタクトの第４のｚ高さとの累計と実質的に等しい、請求項３に記載のＩＣ構造。
  5. 第１の抵抗器コンタクトは、前記ピラーの上面全体と接合し、前記導電トレースと接合する前記ピラーの前記水平方向の長さと実質的に等しい水平方向の長さを有する、請求項１に記載のＩＣ構造。
  6. 前記ピラーおよび前記導電トレースはポリシリコンを含み、前記導電トレースは前記ピラーより高い不純物濃度にドープされている、請求項１に記載のＩＣ構造。
  7. 前記基板の上方に、前記ピラーに隣接して配置されるトランジスタをさらに備え、
    前記トランジスタは、
    半導体チャネルの上方に配置されるゲートスタックであって、前記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、ゲートスタックと、
    前記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインと、
    前記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトと、をさらに含み、
    前記導電トレースは第２のｚ高さを有する第１の材料を含み、
    前記ゲート電極は前記基板の上方に配置される絶縁誘電体の表面からｚ高さ分延び、前記ｚ高さは前記第１のｚ高さと前記第２のｚ高さとの累計より大きい、請求項１に記載のＩＣ構造。
  8. 前記第２の抵抗器コンタクトは前記導電トレースの前記第２の端部からの第３のｚ高さを有し、前記第３のｚ高さは、前記第１のｚ高さと前記第１の抵抗器コンタクトの第４のｚ高さとの累計とほぼ等しい、請求項７に記載のＩＣ構造。
  9. 前記基板の上方に、前記ピラーに隣接して配置されるトランジスタをさらに備え、
    前記トランジスタは、
    半導体チャネルの上方に配置されるゲートスタックであって、前記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、ゲートスタックと、
    前記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインと、
    前記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトと、をさらに含み、
    前記一組のソース／ドレインコンタクトは、前記第１の抵抗器コンタクトおよび前記第２の抵抗器コンタクトと実質的に同一の組成を有する、請求項１に記載のＩＣ構造。
  10. 前記基板の上方に、前記ピラーに隣接して配置されるトランジスタをさらに備え、
    前記トランジスタは、
    半導体チャネルの上方に配置されるゲートスタックであって、前記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、ゲートスタックと、
    前記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインと、
    前記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトと、
    前記ピラーおよび前記第１の抵抗器コンタクトを囲む絶縁誘電体であって、前記絶縁誘電体は前記ピラーを前記ゲート電極から、および前記第２の抵抗器コンタクトから水平方向に分離する、絶縁誘電体と、をさらに含む、請求項１に記載のＩＣ構造。
  11. 前記第１のｚ高さは５０〜２００ｎｍであり、
    前記ピラーの水平方向の長さは２５ｎｍ以下であり、
    前記第２の抵抗器コンタクトの水平方向の長さは２５ｎｍ以下であり、
    前記導電トレースは、前記第１のｚ高さから、前記ピラーの前記水平方向の長さと前記第２の抵抗器コンタクトの水平方向の長さとの累計までの範囲内である水平方向の長さを有するドープされたポリシリコンを含む、請求項１に記載のＩＣ構造。
  12. 集積回路（ＩＣ）構造を製造する方法であって、
    基板の上方に水平方向に延びる導電トレースを形成する段階と、
    前記導電トレースの第１の端部に抵抗器ピラーを形成する段階と、
    前記ピラーに配置される第１の抵抗器コンタクトを形成する段階と、
    前記導電トレースの第２の端部に配置される第２の抵抗器コンタクトを形成する段階と、を備える、方法。
  13. 前記導電トレースを形成する段階は、前記基板の上方に導電膜を堆積する段階と、前記導電膜を前記導電トレースにパターニングする段階と、をさらに含み、
    前記導電トレースの第１の端部に前記抵抗器ピラーを形成する段階は、
    前記導電トレースの上方に抵抗材料を堆積する段階と、
    前記導電トレースの前記第１の端部の上方の前記抵抗材料内にリセスをパターニングする段階と、
    犠牲充填材料で前記リセスをバックフィルする段階と、
    前記犠牲充填材料と位置合わせされた前記ピラーを形成すべく、前記抵抗材料をパターニングする段階と、をさらに含む、請求項１２に記載の方法。
  14. 前記第１の抵抗器コンタクトを形成する段階は、
    前記抵抗器ピラーの周囲に絶縁誘電体を堆積する段階と、
    前記ピラーを露出すべく、前記犠牲充填材料を除去する段階と、
    露出された前記抵抗器ピラーにコンタクト金属を堆積する段階と、をさらに含み、
    前記第２の抵抗器コンタクトを形成する段階は、
    前記導電トレースの前記第２の端部の上方に配置される犠牲ピラーを形成すべく、前記抵抗材料をパターニングする段階と、
    前記導電トレースの前記第２の端部にランドするビアを形成すべく、前記絶縁誘電体に対し選択的に前記犠牲ピラーを除去する段階と、
    露出された前記抵抗器ピラーに前記コンタクト金属を堆積する段階と並行して、前記導電トレースの露出された端部に前記コンタクト金属を堆積する段階と、をさらに含む、請求項１３に記載の方法。
  15. 前記基板の上方に、前記抵抗器ピラーに隣接するトランジスタを形成する段階をさらに備え、
    前記トランジスタを形成する段階は、
    半導体チャネル領域を形成する段階と、
    前記半導体チャネルの上方に配置されるゲートスタックを形成する段階であって、前記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、形成する段階と、
    前記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインを形成する段階と、
    前記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトを形成する段階と、をさらに含み、
    前記一組のソース／ドレインコンタクトを形成する段階は、
    露出された前記抵抗器ピラーに前記コンタクト金属を堆積する段階と並行して、前記一組の半導体ソース／ドレインに前記コンタクト金属を堆積する段階をさらに含む、請求項１４に記載の方法。
  16. 前記基板の上方に、前記抵抗器ピラーに隣接するトランジスタを形成する段階をさらに備え、
    前記トランジスタを形成する段階は、
    半導体チャネル領域を形成する段階と、
    前記半導体チャネルの上方に配置されるゲートスタックを形成する段階であって、前記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、形成する段階と、をさらに含み、
    前記ゲートスタックを形成する段階は、
    前記半導体チャネルの上方に前記抵抗材料を堆積する段階と、
    前記半導体チャネルの上方の前記抵抗材料を犠牲ゲートにパターニングする段階と、
    前記抵抗器ピラーの周囲および前記犠牲ゲートの周囲に絶縁酸化物を堆積する段階の後、前記犠牲ゲートを除去する段階と、
    前記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインを形成する段階と、
    前記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトを形成する段階と、をさらに含む、請求項１４に記載の方法。
  17. 前記基板の上方に前記導電膜を堆積する段階は、前記基板の上方に不純物がドープされたポリシリコン膜を堆積する段階をさらに含み、
    前記導電トレースの上方に前記抵抗材料を堆積する段階は、前記不純物がドープされたポリシリコン膜の上方に、より少なくドープされたポリシリコン膜を堆積する段階をさらに含む、請求項１３に記載の方法。
  18. 前記基板の上方に前記導電膜を堆積する段階は、前記基板の上方に不純物がドープされたポリシリコン膜を堆積する段階をさらに含み、
    前記導電トレースの上方に前記抵抗材料を堆積する段階は、前記不純物がドープされたポリシリコン膜の上方に、より少なくドープされたポリシリコン膜を堆積する段階をさらに含み、
    前記ピラーに配置される前記第１の抵抗器コンタクトを形成する段階は、前記ピラーに自己アライメントされる第１のリセスをコンタクト金属でバックフィルする段階をさらに含み、
    前記導電トレースの第２の端部に配置される前記第２の抵抗器コンタクトを形成する段階は、第２のリセスを、ｚ高さにおいて前記第１の抵抗器コンタクトとピラーとの累計にほぼ等しく、前記コンタクト金属でバックフィルする段階をさらに含む、請求項１３に記載の方法。
  19. プロセッサ論理回路と、
    前記プロセッサ論理回路に連結されるメモリ回路と、
    前記プロセッサ論理回路に連結され、無線送信回路および無線受信回路を含むＲＦ回路と、
    ＤＣ電力供給を受ける入力、および前記プロセッサ論理回路と、前記メモリ回路と、前記ＲＦ回路とのうちの少なくとも１つに連結される出力を含む電力管理回路であって、前記プロセッサ論理回路と、前記メモリ回路と、前記ＲＦ回路と、または前記電力管理回路とのうちの少なくとも１つは集積回路（ＩＣ）構造を含む、電力管理回路と、を備え、
    前記集積回路（ＩＣ）構造は、
    基板の上方に水平方向に延びる導電トレースと、
    前記導電トレースの第１の端部と接触する抵抗材料から構成されるピラーであって、前記ピラーは前記第１の端部から第１のｚ高さ分延び、前記第１のｚ高さは前記導電トレースと接合する前記ピラーの水平方向の長さより大きい、ピラーと、
    前記ピラーと接触して配置され、第１の厚みだけ前記導電トレースから分離される第１の抵抗器コンタクトと、
    前記導電トレースの第２の端部と接触して配置される第２の抵抗器コンタクトと、を含む、システムオンチップ（ＳＯＣ）。
  20. 前記ピラーの電気抵抗は少なくとも２０００Ωであり、前記導電トレースの抵抗と、前記第１の抵抗器コンタクトの抵抗と、前記第２の抵抗器コンタクトの抵抗との累計の２倍より大きい、請求項１９に記載のＳＯＣ。
  21. プロセッサ論理回路と、
    前記プロセッサ論理回路に連結されるメモリ回路と、
    前記プロセッサ論理回路に連結され、無線送信回路および無線受信回路を含むＲＦ回路と、
    ＤＣ電力供給を受ける入力、および前記プロセッサ論理回路と、前記メモリ回路と、前記ＲＦ回路とのうちの少なくとも１つに連結される出力を含む電力管理回路であって、前記プロセッサ論理回路と、前記メモリ回路と、前記ＲＦ回路と、または電力管理回路とのうちの少なくとも１つが、請求項１から１１のいずれか一項に記載の前記集積回路（ＩＣ）構造を含む、電力管理回路と、を備える、システムオンチップ（ＳＯＣ）。
  22. 前記基板の上方に、前記ピラーに隣接して配置されるトランジスタをさらに備え、
    前記トランジスタは、
    半導体チャネルの上方に配置されるゲートスタックであって、前記ゲートスタックはゲート誘電体の上方に配置されるゲート電極を含む、ゲートスタックと、
    前記半導体チャネルの対向する側に配置される一組の半導体ソース／ドレインと、
    前記一組の半導体ソース／ドレインに配置される一組のソース／ドレインコンタクトと、をさらに含み、
    前記導電トレースは第２のｚ高さを有する第１の材料を含み、
    前記ゲート電極は前記基板の上方に配置される絶縁誘電体の表面からｚ高さ分延び、前記ｚ高さは前記第１のｚ高さと前記第２のｚ高さとの累計より大きい、請求項１から６のいずれか一項に記載のＩＣ構造。
  23. 前記第１のｚ高さは５０〜２００ｎｍであり、
    前記ピラーの水平方向の長さは２５ｎｍ以下であり、
    前記第２の抵抗器コンタクトの水平方向の長さは２５ｎｍ以下であり、
    前記導電トレースは、前記第１のｚ高さから、前記ピラーの前記水平方向の長さと前記第２の抵抗器コンタクトの水平方向の長さとの累計までの範囲内である水平方向の長さを有するドープされたポリシリコンを含む、請求項１から１０のいずれか一項に記載のＩＣ構造。
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