TWI575717B - 用於積體電路之柱狀電阻結構 - Google Patents

用於積體電路之柱狀電阻結構 Download PDF

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Description

用於積體電路之柱狀電阻結構
本發明之實施例一般關於積體電路(IC)及單片裝置之製造，尤其是關於電阻結構。
單片IC通常包含在基板上方所製造的一些被動裝置(如電阻器)、及/或主動裝置(如金屬氧化物半導體場效應電晶體(MOSFET))或之類。第1A圖係設置於基板隔離介電質106上方的傳統單片平面電阻110之平面圖。第1B圖係傳統平面電阻110的剖面圖。隨著主動裝置尺寸從一代技術至下一代技術按比例縮小，期望也按比例縮小在IC內之電阻的佔用面積。在平面電阻110中，大部分的電壓降係沿著平行於基板的平面(例如，在第1A、1B圖中的x方向)，因為高電阻接點從可製造性及/或參數控制等的觀點來看係不利的。電流密度限制可能限制在電阻之剖面面積中的減少，例如，限制在用於平面電阻110之厚度Tf中的減少。隨著平面電阻110的側向長度受制於所利用之材料的薄片電阻，電阻佔用面積係 給定電路所需之電阻值的強函數。因此，從一代製造技術到下一代製造技術，電路設計限制可能防止平面電阻110實現有效面積縮放。提供更大可擴展性的電阻結構因此係有利的。
106‧‧‧隔離介電質
110‧‧‧平面電阻
201‧‧‧柱狀電阻
105‧‧‧基板
205‧‧‧導電跡線
115‧‧‧電阻接點
116‧‧‧電阻接點
210‧‧‧電阻材料
202‧‧‧柱狀電阻串聯
201A‧‧‧柱狀電阻結構
201B‧‧‧柱狀電阻結構
201N‧‧‧柱狀電阻結構
290‧‧‧互連金屬化
R1‧‧‧電阻
R2‧‧‧電阻
R3‧‧‧電阻
Rc1‧‧‧電阻
Rc2‧‧‧電阻
Rc3‧‧‧電阻
301‧‧‧積體電路結構
302‧‧‧電晶體
303‧‧‧柱狀電阻
315‧‧‧電阻接點
316‧‧‧電阻接點
325‧‧‧半導體主體
317‧‧‧源極/汲極接點
318‧‧‧源極/汲極接點
331‧‧‧閘極電極
332‧‧‧閘極電極
340‧‧‧隔離介電質
351‧‧‧閘極覆蓋介電質
352‧‧‧閘極覆蓋介電質
401‧‧‧方法
410-450‧‧‧操作
402‧‧‧方法
404-455‧‧‧操作
510‧‧‧電阻材料
551‧‧‧介電硬遮罩
541‧‧‧犧牲填充材料
509A‧‧‧開口
509B‧‧‧開口
509C‧‧‧開口
531‧‧‧犧牲閘極
532‧‧‧犧牲閘極
512‧‧‧犧牲電阻柱子
542‧‧‧犧牲柱子
1000‧‧‧系統
1005‧‧‧行動計算平台
1006‧‧‧資料伺服器機器
1050‧‧‧單片IC
1010‧‧‧整合系統
1015‧‧‧電池
1020‧‧‧放大視圖
1030‧‧‧電源管理積體電路
1025‧‧‧RF積體電路
1035‧‧‧控制器
1060‧‧‧系統晶片
1100‧‧‧計算裝置
1102‧‧‧主機板
1104‧‧‧處理器
1106‧‧‧通訊晶片
本文所述之材料在附圖中係經由舉例而非限制來繪示出。為了簡單和清楚說明，圖中所示之元件不一定按比例來繪製。例如，為了清楚起見，一些元件的尺寸可能相對於其他元件而誇大。此外，在此適當地考慮，已在圖之間重覆參考標號以指示對應或類似元件。在圖中：第1A圖係一傳統平面電阻的平面圖；第1B圖係第1A圖所示之傳統平面電阻的剖面圖；第2A圖係依照一實施例之柱狀電阻的平面圖；第2B圖係依照一實施例之第2A圖所示之柱狀電阻的剖面圖；第2C圖係描繪依照一實施例之第2A圖所示之柱狀電阻的電阻值之元件的電路示意圖；第2D圖係依照一實施例之柱狀電阻的串聯連接的平面圖；第3A圖係依照一實施例之包括電晶體和柱狀電阻的積體電路結構之平面圖； 第3B圖係依照一實施例之第3A圖所示之積體電路結構的第一剖面圖；第3C圖係依照一實施例之第3A圖所示之積體電路結構的第二剖面圖；第4A圖係繪示依照一實施例之形成柱狀電阻的方法之流程圖；第4B圖係繪示依照一實施例之形成包括電晶體和柱狀電阻之IC互連結構的方法之流程圖；第5A、5B、5C、5D、5E、5F、5G、和5H圖係依照一實施例之進行如第4B圖所示之方法中的選定操作發展之包括電晶體和柱狀電阻的IC結構之剖面圖；第6圖繪示依照本發明之實施例之運用包括柱狀電阻之IC結構的行動計算平台和資料伺服器機器；及第7圖係依照本發明之一實施例的電子計算裝置之功能方塊圖。
【發明內容及實施方式】
參考所揭露之圖來說明一或更多實施例。儘管詳細地描繪和討論特定配置和佈置，但應了解這僅是為了說明性目的而進行。相關領域之技術者將認為其他配置和佈置在不脫離本說明之精神和範圍下係可能的。相關領域之那些技藝者將清楚明白可能在除了本文詳細所述以外的各種其他系統和應用中運用本文所述之技術及/或佈 置。
在下面的詳細說明中參考附圖，其形成詳細說明的一部分並繪示示範實施例。此外，將了解可能利用其他實施例且在不脫離所主張之主題的範圍下可能進行結構及/或邏輯改變。也應注意可能僅使用方向和參考(例如，上、下、頂部、底部等)來便於說明圖中的特徵。因此，下面的詳細說明並不被視為限制意義且所主張之主題的範圍僅由所附之申請專利範圍及其等效範圍定義。
在下面的說明中，提出了許多細節，然而，本領域之技藝者將清楚明白無需這些具體細節便可能實行本發明。在一些例子中，以方塊圖形式而不是詳細地顯示熟知的方法和裝置以免模糊本發明。整篇本說明書提到「一實施例」或「一個實施例」表示結合實施例所述之特定特徵、結構、功能、或特性係包括在本發明之至少一實施例中。因此，在整篇本說明書的各處中出現「在一實施例中」或「在一個實施例中」之說法不一定都指本發明之相同實施例。再者，在一或更多實施例中，特定特徵、結構、功能、或特性可能以任何適當方式來結合。例如，在關聯於這兩個實施例之特定特徵、結構、功能、或特性並不互斥的任何地方，第一實施例可結合第二實施例。
如本發明之說明及所附之申請專利範圍所使用，單數形式「一」和「此」預期同樣包括複數形式，除非上下文另有清楚地指示。將也了解如本文所述之「及/或」之詞係指且包含一或更多相關所列出的項目之任何和 所有可能組合。
本文可能使用「耦接」和「連接」之詞及其衍生詞來說明在元件之間的功能或結構關係。應了解這些詞不打算作為彼此的同義詞。反而，在特定實施例中，可能使用「連接」來表示兩個或更多元件彼此直接實體、光學、或電性接觸。可能使用「耦接」來表示兩個或更多元件彼此直接或間接(在其間有其他中間元件)實體、光學、或電性接觸，及/或兩個或更多元件彼此合作或互動(例如，在因果關係中)。
如本文所使用之「在...上方」、「在...下方」、「在...之間」、和「在...上」之詞係指一個元件或材料相對於其他元件或材料的相對位置，其中上述實體關係係值得注意的。例如，在材料之內文中，設置於另一材料上方或下方的一個材料可能直接接觸或可能具有一或更多中間材料。此外，設置於兩個材料之間的一個材料可能與兩個層直接接觸或可能具有一或更多中間層。對照之下，在第二材料或材料「上」的第一材料或材料係與此第二材料/材料直接接觸。在元件組件之內文中進行類似區別。
如整篇本說明所使用，且在申請專利範圍中，「至少一者」或「一或更多者」之詞所連接的一列項目能意味著所列出之項目的任何組合。例如，「A、B或C之至少一者」之說法能意味著A；B；C；A且B；A且C；B且C；或A、B且C。
本文中說明一種包括設置於一基板之表面上之柱狀電阻的積體電路結構、以及用以形成上述電阻連同製造電晶體的製造技術。遵循實施例，可能藉由定向電阻之電阻長度正交於基板表面來實現小型電阻佔用面積。上述垂直定向的電阻「柱子」可能補充無數的3-D IC架構，如finFET、和堆疊記憶體等。例如，在「z方向」上建立主動和被動裝置兩者的顯著益處係基板面積縮放，其係在x-y平面上的測量。在實施例中，電阻柱子係設置於導電跡線的第一端上方，第一電阻接點更與柱子接觸地設置，且第二電阻接點係與導電跡線的第二端接觸地設置以呈現實質上獨立於電阻值，且反而主要依賴於接觸縮放的電阻佔用面積。電阻接觸尺寸能夠與電晶體接觸縮放一致地縮放。在有利實施例中，電阻柱子製造可能藉由同時地形成電阻柱子與出於相同材料(如多晶矽)的犧牲閘來與取代型閘極電晶體(finFET或平面)製程整合。柱狀電阻接點可能更與一或更多電晶體接點同時地形成。
第2A圖係依照一實施例之柱狀電阻201的平面圖。第2B圖係依照一實施例之沿著第2A圖所示之b-b’平面的柱狀電阻201之剖面圖。第2C圖係描繪依照一實施例之總和為電阻值之柱狀電阻201的電阻元件之電路示意圖。如第2A和2B圖所示，導電跡線205係設置於基板105上方，具有中間隔離介電材料106。除了柱狀電阻201之外，一或更多主動裝置(未示出)(如電晶體(例如，MOSFET)、光偵測器(例如，PIN二極體)、 雷射、調變器等)也可能同樣地設置於基板105中、上、或上方。除了柱狀電阻201之外，一或更多其他被動裝置(如電容器、電感器、光波導等)也可能設置於基板105中、上、或上方。
基板105可能是適用於形成單片整合電、光、或微機電(MEM)裝置(本文中一般稱為IC)的任何基板。示範基板包括半導體基板、絕緣體上覆半導體(SOI)基板、絕緣體基板(例如，藍寶石)或之類、及/或以上之組合。在一示範實施例中，基板105包含一實質上單晶半導體，例如但不限於矽。示範半導體基板成分也包括鍺、或第IV族合金系統(如SiGe)、第Ⅲ-V族系統(如GaAs、InP、InGaAs等)、或第Ⅲ-N族系統(如GaN)。
隔離介電材料106可能是在本領域中已知的任何介電材料，適用於將導電跡線205與基板105電性隔離。許多這類材料係在使用中，例如但不限於氧化矽(SiO)、氮化矽(SiN)、氧氮化矽(SiON)、碳化氮矽(SiCN)、及低k材料(例如，碳摻雜二氧化矽(SiOC)、多孔介電質、等等)。
導電跡線205可能是導電線、或墊等。如第2B圖所示，在側向尺寸導電跡線205外部、或超出側向尺寸導電跡線205的介電材料106之部分的頂部表面係與導電跡線205的頂部表面非平面。在其他實施例中，導電跡線205可能嵌入於介電質106內，其中導電跡線205的 頂部表面係與介電材料106平面或被介電材料106覆蓋於其上。導電跡線205可能包括適用於提供合理之低電阻側向傳導路徑及/或為適當低電阻之接點提供地面的任何導電材料。在示範實施例中，導電跡線205包括重摻雜的半導體及/或金屬成分。示範半導體包括矽、鍺、和鍺化矽。儘管這類半導體可能是單晶或非晶的，但在示範實施例中，半導體是多晶的。導電跡線205之摻雜可能取決於半導體材料系統且可能將導電跡線205呈現為n型或p型。在導電跡線205是多晶矽的一示範實施例中，雜質是p型(例如，硼)。雜質摻雜準位係期望薄片電阻的函數且可能例如在1017-1019/cm3的範圍中。在導電跡線205是金屬的其他實施例中，金屬成分可能是任何已知具有適當低薄片電阻及/或低接觸電阻，例如但不限於銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鋁(Al)、鉑(Pt)、鎳(Ni)、及以上之合金。
導電跡線205具有W1和L1的側向尺寸，其定義柱狀電阻201的側向佔用面積(即，基板面積)。長度L1被有利地最小化以減少電阻佔用面積。在一示範實施例中，根據用於給定材料層的設計規則，長度L1被定好尺寸以正好容納最小接觸尺寸CDc、和最小間距Pc的兩個電阻接點115、116。由於接觸尺寸和接觸間距隨技術縮放，預期這些值能隨時間而改變，其中CDc和Pc的示範範圍各為10-30nm。寬度W1被有利地最小化以減少佔用面積，且在一示範實施例中，寬度W1被定好尺寸以正 好容納最小接觸尺寸CDc的接點115、116。在其他實施例中，W1可能增加超出最小接觸尺寸CDc，用以容納偏移或增加導電跡線205的導電剖面。導電跡線205具有與其膜厚度關聯的z高度h2，其可能變化作為期望電阻之函數。在一示範多晶矽實施例中，h2可能在10和50nm之間變化，具有寬度W1，且被摻雜至用於導電跡線205為了具有不超過100歐姆之電阻的準位。
在實施例中，電阻材料210的柱子係與導電跡線205的第一端接觸地設置。電阻材料210可能是在期望範圍中具有可控薄片電阻的任何已知材料或與基板程序相容。在實施例中，電阻材料210具有大於導電跡線205的薄片電阻。在其他實施例中，電阻材料210包括半導體，例如但不限於矽、鍺、或鍺化矽合金。在導電跡線205包括多晶矽的一示範實施例中，電阻材料210也是多晶矽，但被摻雜至低於導電跡線205的準位(例如，電阻材料210可能未被故意地摻雜)。在其他實施例中，電阻材料210包括已知適用於薄膜電阻應用的金屬或金屬合金，例如但不限於鉭、鎢、鋁、鎳、鈦、鈷、其合金、氮化物、及碳化物。
電阻材料210的柱子從導電跡線205的第一端(沿著z軸)延伸第一z高度h1。如本文別處進一步所述，z高度h1係電阻材料膜厚度的函數。如第2C圖所示，電阻R1隨用於給定電阻材料的z高度h1縮放，使得z高度h1可能基於選擇之電阻材料被選擇用於設計之電阻 的阻抗值。在z高度h2小於50nm(例如，25nm)的某些示範實施例中，z高度h1係在50-200nm的範圍中。在實施例中，z高度h1可能大於與導電跡線205連接之柱子的側向長度L2。在其他實施例中，z高度h1係大於側向長度L2和電阻接點116(即，CDc)的側向長度之總和。在另外其他實施例中，z高度h1係大於導電跡線205的側向長度L1，其進一步係在電阻材料210與電阻接點116之間之間隔的函數。
電阻R1也隨電阻材料210之柱子的側向寬度w2縮放。在示範實施例中，w2係實質上等於電阻接點115(例如，CDc)的臨界尺寸。在此最小側向寬度w2，電阻R1可能被實現用於給定z高度h1。此z高度可能被設定為最大設計的電阻值。較低電阻值可能被實現用於藉由增加側向寬度w2被製造成相同z高度h1的電阻，使得垂直電阻具有仍為光刻可定義的電阻值。因此，在某些實施例中，跨側向尺寸之範圍的垂直電阻陣列可能提供電阻值之範圍(例如，用於修整等)。以此方式，具有低於一些設計值之電阻值的電阻可能引起佔用面積損失而不是隨增加電阻值而擴大的佔用面積。
在其他實施例中，如第2D圖所示，柱狀電阻串聯202包括複數個互連的柱狀電阻結構201A、201B、201N，各具有柱狀電阻結構201的屬性。柱狀電阻係藉由上層互連金屬化290來連結在一起，例如，用以提供超過柱狀電阻結構201之設計最大電阻的電阻值。可能改變定 義互連金屬化290的單一遮罩以將極大的垂直電阻陣列連結在一起以形成任何數量的電阻網路。柱狀電阻連結201A、201B、201N可能都具有相同固定的z高度(h1)以隨每個互連遞增地增加總電阻值。由於每個連結的柱狀電阻能夠具有任意光刻定義側向寬度w2的電阻柱子，可能以離散數量的柱狀電阻來實現任何總電阻值(例如，藉由獨立地改變W2a、W2b、W2n)。
回去第2A和2B圖，電阻接點115係與柱子210接觸地設置且與導電跡線205分離z高度h1。第二電阻接點116係與導電跡線205的第二端接觸地設置。電阻接點115、116可能是已知材料，其中接點115有利地對電阻柱子210提供歐姆接觸且接點116有利地對導電跡線205提供歐姆接觸。在一實施例中，電阻接點115、116為相同的材料成分。在其他實施例中，電阻接點115、116為相同的金屬成分，例如但不限於已知適用於電阻接點的任何金屬、或金屬合金。
如第2C圖所示，與在接點115、116之間傳送之電流關聯的電阻值係電阻材料210之電阻(R1)、導電跡線205之電阻(R2)、接點115之電阻(Rc1)、接點116之電阻(Rc2)、及在電阻材料210與導電跡線205之間的接點之電阻(Rc3)的函數。電阻電壓降係用以主要地沿著z維度發生作為電阻材料z高度h1的強函數。在實施例中，電阻材料210的電阻貢獻係超過導電跡線電阻R2、第一接點電阻Rc1、第二接點電阻Rc2、及第三接 點電阻Rc3之總和兩倍。在其他實施例中，電阻柱子210的電阻貢獻係超過導電跡線電阻R2、第一電阻接點電阻Rc1、第二電阻接點電阻Rc2、及第三接點電阻Rc3之總和三倍。在電阻柱子210和導電跡線205兩者(後者被摻雜雜質用於較低電阻)為多晶矽的具體實施例中，R1係至少2000Ω，用於具有至少50nm之z高度h1的電阻柱子210，而R2、Rc1、Rc2、和Rc3的總和係不超過500Ω。在上述某些實施例中，導電跡線205具有不超過100Ω的電阻，用於不超過50nm的材料z高度(厚度)h2。
第3A圖係依照一實施例之包括電晶體302和柱狀電阻303的積體電路結構301之平面圖。第3B圖係依照一實施例之沿著第3A圖所示之b-b’線之積體電路結構301的第一剖面圖。第3C圖係依照一實施例之沿著第3A圖所示之c-c’線之積體電路結構301的第二剖面圖。柱狀電阻303包括與電阻接點315和導電跡線205實體和電接觸之電阻材料210的柱子。導電跡線205更與電阻接點316實體和電接觸。電阻材料210可能具有上面在第2A-2C圖之內文中所述之任何或所有屬性。同樣地，電阻接點315、316可能各具有上面針對電阻接點215、216所述之任何或所有屬性。導電跡線205可能也具有上面在第2A-2C圖之內文中所述之任何或所有屬性。柱狀電阻303因此進一步具體指定柱狀電阻201的額外實施例。
如第3B圖所示，柱狀電阻303包括實質上平面的電阻接點315、316，其具有彼此平面的頂部表面。 由此，電阻接點316距離導電跡線205具有z維度z高度h3，其係實質上等於第一電阻接點315的電阻材料z高度h1和z維度z高度h4之總和。由於被運用於電阻接點316的低電阻材料，沿著h3的電阻降可忽略不計，如同可比較垂直尺寸的任何填充通孔之情況。如第3A和3B圖進一步所示，電阻接點315與電阻材料210之柱子的整個頂部表面區域連接且具有實質上等於與導電跡線205連接之柱子的側向長度L2。由於接點315位於柱子的全剖面上，與接點315關聯的接點電阻可能被最小化用於具有為最小側向尺寸L2之函數的剖面區域之電阻材料的柱子。進一步請注意，接點315被完全對準至電阻材料210的柱子，使得接點315的佔用面積係與電阻材料210的佔用面積一致。由於所有已知的光刻為基圖案化程序引起一些固有疊置誤差，因此接點315最好被描述為屬於在本領域中被稱為「自對準」的一類結構。接點315被「自對準」至電阻材料210，如本文別處進一步所述，其允許有利側向縮放IC結構301。在某些實施例中，電阻材料210及/或接點316可能依賴於光刻圖案對準至導電跡線205(即，「非自對準」)。在第3A、3B、和3C圖所示之示範實施例中，電阻材料210和接點316兩者完全位於導電跡線205上以確保對應之低接點電阻。針對完整地面，導電跡線205可能具有大於電阻材料210(和接點315)之寬度w2的側向寬度w1、及大於電阻材料210的側向長度l2、接點316的側向長度l3、和中間空間s1之總和的側向長度 l1。超過導電跡線205之側向尺寸的接觸偏移可能被預期為增加接點電阻。
在實施例中，電晶體302係一種MOSFET，包括設置於閘極堆疊下方的半導體通道，其中半導體源極/汲極設置於通道的相對側上。在第3A、3B、和3C圖所示之示範實施例中，電晶體302包括從基板105延伸的一或更多非平面半導體主體325。半導體主體325可能因此是與基板105實質上相同的單晶半導體(例如，矽)。雖然在第3A、3B、和3C圖中舉例說明了finFET，但柱狀電阻可能也以本文所述之實質上相同的方式與平面電晶體整合。半導體主體325更包括第一源極/汲極區，位於與第一源極/汲極接點317電接觸之非平面半導體主體325的第一端。半導體主體325更包括第二源極/汲極區，位於與第二源極/汲極接點318電接觸之非平面半導體主體325的第二端。半導體主體325更包括一通道區，在兩個源極/汲極區之間。在實施例中，這對源極/汲極接點317、318具有與第一和第二電阻接點315、316實質上相同的成分。在所示之示範實施例中，源極/汲極接點317、318的頂部表面也與電阻接點315、316的頂部表面同平面。
如在第3A和3B圖中進一步所述，閘極電極331係設置於半導體主體325的通道部分上方。閘極介電質(未示出)係設置於閘極電極331與半導體主體325之間以完成閘極堆疊且能將通道電容耦合至閘極電極331。 第二閘極電極332進一步繪示於第3A、3B圖中以舉例說明柱狀電阻303可能如何設置於複數個電晶體之間。閘極電極331從隔離介電質106的頂部表面延伸z高度h5。在實施例中，電阻材料柱子z高度h1不大於閘極電極z高度h5。在其他實施例中，閘極電極z高度h5不小於電阻材料柱子z高度h1和導電跡線z高度h2之總和，且不大於電阻材料柱子z高度h1、導電跡線z高度h2、及接點z高度h4之總和。在電阻材料210也當作犧牲閘極電極材料(例如，在本文別處進一步所述之閘極取代型製程中)且接點315被自對準至電阻材料210的有利實施例中，閘極電極z高度h5大於柱子z高度h1和導電跡線z高度h2之總和。
如第3B和3C圖所示，電阻接點315係由隔離介電質340所包圍。電阻接點315同樣係由隔離介電質340所包圍，其填充空間s1(第3A圖)以電性隔離電阻接點315、316，其可能以其他方式電性分流電阻材料210。隔離介電質340進一步將閘極電極331與電阻材料210隔開，將電晶體302與柱狀電阻303電性絕緣。隔離介電質340進一步將閘極電極332與電阻接點316及/或導電跡線205隔開，將閘極電極332與柱狀電阻303電性絕緣。在示範實施例中，閘極覆蓋介電質351係設置於閘極電極331上方，將閘極堆疊與電阻接點315、316的頂部表面平面化。在一實施例中，隔離介電質340和閘極覆蓋介電質351係不同材料，允許在兩個材料之間選擇性蝕 刻。隔離介電質340和閘極覆蓋介電質351之任一或兩者可能是與隔離介電質106不同的成分，允許在材料之間選擇性蝕刻。在示範實施例中，隔離介電質340和閘極覆蓋介電質351之任一或兩者包括下列之一或更多者：SiO、SiON、SiN、SiCN、SiC、低k介電質(例如，碳摻雜氧化物)或之類。
可能以多種技術來製造結合它們的柱狀電阻和IC結構。第4A圖係繪示依照一示範實施例之用於形成柱狀電阻的方法401之流程圖。可能實行方法401以製造例如第2A、2B圖所示之柱狀電阻201、或第3A、3B所示之柱狀電阻303。
方法401開始於操作410，其中形成了在基板上方(例如，在絕緣介電材料上方或內)側向延伸的導電跡線或互連特徵。在操作401中，可能利用任何製造技術。例如，可能沉積導電材料膜、光阻沉積於導電膜上方，及光阻光刻被圖案化以遮罩一部分導電膜。可能蝕刻導電膜的未遮罩部分以清除且移除遮罩。
方法401接著繼續進行至操作420，其中電阻材料膜係沉積於在操作410中形成的導電跡線上方。可能利用任何沉積程序(例如但不限於化學蒸氣沉積(CVD)、電漿增強CVD(PECVD)、物理蒸氣沉積(PVD)、原子層沉積(ALD)或之類)來沉積電阻材料，例如，沉積至至少50nm的膜厚度。而且，在操作420中，例如，以一或更多光刻遮罩和蝕刻程序來圖案化 電阻材料膜。電阻柱子遮罩可能被對準至在操作410中形成的導電跡線。可能接著蝕刻未遮罩電阻材料以清除留下位於導電跡線之一部分(例如，第一端)上方之電阻材料的柱子。可選地，在圖案化柱子之前，10-50nm之凹部可能被蝕刻成與在操作410中形成之導電跡線對準的電阻材料膜。此凹部可能接著以介電材料來回填，與電阻材料膜平面化，且柱子接著在柱子蝕刻期間以自對準方式用當作遮罩的介電材料來蝕刻。
在操作430中，形成至電阻柱子的接點。在操作440中，進一步形成至導電跡線之第二端的另一接點。可能以任何順序，或同時地進行操作430和操作440。在以介電遮罩進行柱子蝕刻的一實施例中，隔離介電質係例如藉由任何已知的CVD或旋塗程序來沉積於介電遮罩柱子上方。若所運用之隔離介電沉積程序並非自平面化的，則隔離介電質可能接著使用任何平面化技術(例如，化學機械拋光)來與在電阻柱子上的介電遮罩平面化。可能接著移除在柱子上的介電遮罩以暴露柱子。接觸金屬可能接著被回填至柱子上且與隔離介電質平面化。在另一實施例中，可能藉由首先在未遮罩電阻柱子上方沉積隔離介電質，再次藉由任何已知的CVD或旋塗程序來形成至電阻柱子的自對準接點。若所運用之隔離介電沉積程序並非自平面化的，則隔離介電質可能接著使用任何平面化技術(例如，化學機械拋光)來與電阻柱子平面化。電阻柱子可能接著相對於隔離介電質被凹陷10-50nm(例 如，以選擇性蝕刻程序)，使得柱子z高度係在50和200nm之間。接觸金屬可能接著被回填至電阻柱子凹部中。
接觸金屬可能與周圍隔離介電質平面化以將接觸金屬限制為只在電阻柱子內。在另一實施例中，可能藉由進一步將電阻材料圖案化(例如，在操作420中)成設置於導電跡線之第二端上方的犧牲柱子來形成至導電跡線的接點。可能與圖案化電阻柱子同時發生地進行此圖案化。隔離介電質可能接著同時地沉積於犧牲柱子與電阻柱子上方。犧牲柱子可能接著隨後被選擇性地移至隔離介電質以暴露導電跡線的第二端。接觸金屬可能接著藉由移除犧牲柱子被回填至開口中。將接觸金屬與隔離介電質平面化接著也將接觸金屬限制為在與電阻柱子電性隔離的通孔內。方法401接著完成於將電阻接點互連至形成於基板上方之IC的其他元件，例如但不限於MOSFET閘極電極、MOSFET源極/汲極、或其他電阻。
第4B圖係繪示依照方法401之具體實施例之用於形成包括MOSFET和電阻柱子之IC結構的方法402之流程圖。進一步對第4B圖所示之示範實施例詳細說明在方法401之內文中敘述的某些操作。第5A、5B、5C、5D、5E、5F、5G、和5H圖係依照有利實施例之進行如方法402中的選定操作發展之包括FET和電阻柱子的IC結構之剖面圖。第2A、2B、3A、3B、和3C圖所介紹之參考數字被保留用於進一步在第5A-5H圖所示之對應結 構。
參考第4B圖，方法402開始於操作404，其中電晶體半導體主體係形成在設置於基板上方的隔離介電質內。在第5A圖所示之實例中，非平面半導體主體、或鰭片325被蝕刻至基板105中。半導體主體325和基板105可能是例如實質上單晶矽、或適用於形成電晶體的任何其他半導體材料系統，如上述那些之任一者。如進一步所示，半導體主體325延伸通過隔離介電質106，其例如可能已設置於半導體主體325上方，與半導體主體325的頂部表面平面化，且接著使用傳統技術被凹陷以暴露期望鰭片z高度。
回去第4B圖，在操作405中，導電跡線係相鄰於形成於操作404中之電晶體半導體主體而形成。第5B圖繪示使用任何傳統技術(例如但不限於PVD、CVD、或ALD)來沉積於隔離介電材料106上方的示範導電(低電阻)薄膜。在一示範實施例中，藉由CVD來沉積多晶矽。多晶矽被原位或非原位摻雜至期望低電阻率。導電薄膜接著例如以傳統光刻和蝕刻技術來圖案化以形成在基板105之一部分上方側向延伸的導電跡線205。可能利用適用於導電薄膜的任何蝕刻。在導電薄膜係摻雜的多晶矽且半導體主體325包含矽的有利實施例中，運用蝕刻優先過(即，選擇性地)未摻雜、更輕摻雜、或互補未摻雜之摻雜(例如，富有硼)的多晶矽之濕蝕刻方法以圖案化導電跡線205。
回去第4B圖，方法402在操作406中繼續，其中電阻材料係沉積於在操作404中形成的電晶體半導體主體上方，且沉積於在操作405中形成的導電跡線上方。在第5B圖所示之示範實施例中，電阻材料510(例如，被摻雜至目標電阻率的多晶矽)在半導體325和在導電跡線205上方被沉積至例如至少50nm的厚度。如下面進一步所述，針對電阻材料510在取代型閘極電晶體製程中係用以進一步當作犧牲電晶體閘極的實施例，電阻材料510可能被沉積至超過200nm的厚度，如對犧牲閘極之限制所允許，使柱狀電阻能具有較大最大電阻用於給定側向柱子尺寸。在一示範實施例中，多晶矽係藉由CVD被沉積至超過50nm，且最好超過75nm的厚度。多晶矽被原位或非原位摻雜至期望電阻率，例如，高於導電跡線205的導電率。電阻材料510係與介電硬遮罩551(如SiON、SiN、SiO、SiC、SiCN、SiOC或之類)平面化且覆有介電硬遮罩551(如SiON、SiN、SiO、SiC、SiCN、SiOC或之類)。
回去第4B圖，在操作407中，電阻材料被圖案化且凹部係形成於在操作405中形成的導電跡線上方(例如，與導電跡線對準)。在一示範實施例中，傳統光刻操作以被對準至導電跡線之一端的開口來圖案化遮罩。蝕刻通過介電硬遮罩的暴露部分且移除電阻材料厚度的一部分以形成凹部。在操作408中，在操作407中形成的電阻材料凹部係以犧牲材料來回填。在第5C圖進一步所示 之示範實施例中，犧牲填充材料541係沉積在被蝕刻至電阻材料510中的凹部中。犧牲填充材料541可能是任何材料(如SiON、SiN、SiO或之類)，其隨後適當地在電阻材料510上方被選擇性地移除。在上述一實施例中，在操作408中回填的犧牲材料具有與介電硬遮罩551不同的成分。可能利用任何傳統沉積程序(如CVD、ALD、或自平面化旋塗程序)以形成犧牲填充材料541。若犧牲材料沉積並非自平面化的，則可能隨後進行平面化操作以將犧牲填充材料541限制為在電阻材料510內之凹部的實體限制。
在第4B圖中，方法402於操作409中繼續，其中圖案化電阻材料以形成設置於與設置於可能當作犧牲閘極電極的電晶體半導體主體上方之電阻材料分離的導電跡線之第一端上方的電阻柱子。參考第5D圖，開口509A、509B、和509C被圖案化通過電阻材料510的z高度(厚度)，其中開口509A暴露導電跡線205的至少一部分，其將用以將柱狀電阻210與至導電跡線205之隨後形成的接點隔離。如第5D圖進一步所示，開口509B進一步將導電跡線205和柱狀電阻210與設置於半導體主體325之通道部分上方的犧牲閘極531隔離。同樣地，開口509C進一步將導電跡線205與犧牲閘極532隔離。在一有利實施例中，利用光刻定義的遮罩以圖案化犧牲閘極531，而犧牲填充材料541係作為用於自對準柱子蝕刻的硬遮罩，藉此將柱狀電阻210整合至現有的取代型閘極製 程中而不會產生額外遮罩層及/或偏移誤差。例如，開口509A的第一邊緣可能描繪電阻材料210而沒有在操作409中的光刻，而描繪犧牲電阻柱子512之開口509A的第二邊緣可能是在操作409中印刷之光刻遮罩的結果。同樣地，開口509B可能具有邊緣，其係先前描繪的硬遮罩541、及在操作409中印刷的光刻遮罩之結合。在操作409中，可能以光刻來完全描繪開口509C。電阻材料510可能藉由已知用於特定電阻材料成分的任何工具被蝕刻至柱子210、犧牲柱子512、及犧牲閘極531中。在一實例中，電漿蝕刻係用於圖案化多晶矽的電阻材料。
在第4B圖中，方法402於操作411中繼續，其中隔離介電質係沉積於在操作409中形成的垂直電阻柱子(及犧牲閘極)周圍。在操作411中，可能利用任何傳統介電沉積技術，例如但不限於CVD、ALD、及旋塗程序。在第5E圖進一步所示之示範實施例中，隔離介電質340係沉積於犧牲閘極531(及硬遮罩551)和電阻柱子210(及犧牲填充材料541)上方。隔離介電質340可能是任何已知的介電材料，如低k介電質(例如，SiOC等)、或其他(例如，SiCN、SiN、SiON、SiO)。若隔離介電質340未以自平面化程序來沉積，則可能在沉積之後進行平面化程序以帶來與硬遮罩551和犧牲填充材料541實質上平面之隔離介電質340的頂部表面，藉此暴露硬遮罩551和犧牲填充材料541兩者的頂部表面。
回去第4B圖，方法402在操作420中繼續， 其中移除留在導電跡線之第二端上方的電阻材料以暴露於接點將位於其上之導電跡線的一端。在第5E圖所示之示範實施例中，進行硬遮罩部分551的圖案化蝕刻以暴露犧牲柱子512而不暴露電阻柱子210或犧牲閘極531、532。在操作420中，可能利用任何圖案化程序(如光刻操作和硬遮罩蝕刻)以暴露電阻材料512。可能接著利用對電阻材料(例如，多晶矽)選擇性的蝕刻以用自對準方式從周圍隔離介電質340移除犧牲電阻柱子512。如第5F圖進一步所示，另一犧牲材料被回填至移除電阻材料512以形成犧牲柱子542所在的區域中。犧牲柱子542可能是任何已知的材料，其可能隨後適當地被選擇性移至隔離介電質340(如SiN、SiON、SiO等)。在一有利實施例中，犧牲柱子542具有與犧牲填充材料541相同的材料成分。
回去第4B圖，方法402於操作425中繼續，其中沉積於電晶體半導體主體上方的犧牲電阻材料被移除作為取代型閘極電極製程的一部分。閘極取代型製程繼續回填由於移除犧牲電阻材料所造成的開口。在第5F圖和第5G圖所示之示範實施例中，可能進行任何已知的閘極取代型製程以將犧牲電阻材料531替換成閘極電極331，其係更包括設置於閘極電極331與半導體主體325之間的閘極介電質(未示出)之閘極堆疊的一部分。在一實施例中，以自對準方式進行閘極取代型程序，其中移除硬遮罩551而無需光刻圖案化(例如，以任何已知的拋光或其他 總體回蝕程序、或透過已知相對於隔離340及/或犧牲填充材料541、及/或犧牲柱子542進行對於硬遮罩551為選擇性的蝕刻)。當暴露犧牲電阻材料531和532時，利用選擇性蝕刻以暴露半導體主體325的通道區。可能接著利用任何已知的閘極堆疊沉積程序以形成閘極堆疊。例如，以任何適當的沉積程序(如ALD)來沉積高k閘極材料(如HfO2、金屬矽酸鹽或之類)。閘極電極材料(如一或更多功函數金屬和填充金屬)係沉積於閘極介電質上方，且與周圍介電質平面化以形成閘極電極331、332。可能運用閘極凹部蝕刻和覆蓋程序以形成閘極覆蓋介電質351、352。
回去第4B圖，在操作440中，暴露垂直電阻柱子，且暴露導電跡線的一部分準備用於接點金屬化。接著在操作450中沉積接點金屬化。在一有利實施例中，與電晶體源極/汲極的接點金屬化同時地進行柱狀電阻的接點金屬化。在另一實施例中，柱狀電阻的接觸金屬化被完全自對準至電阻柱子的頂部表面區域。在第5H圖所示之示範實施例中，藉由將犧牲填充材料541(第5G圖)和犧牲柱子542選擇性地移至隔離介電質340且以期望接觸金屬回填來同時地形成電阻接點315和316。回顧柱子210係以犧牲填充材料541來蝕刻作為遮罩，因此在接觸金屬315與垂直電阻柱子210之間沒有任何偏移。相同的接觸金屬可能也同時地沉積至設置於在閘極電極331下方(在第5H圖所示之z-x平面外)之半導體通道的相對側 上之半導體主體325的一對半導體源極/汲極區上。可能接著以任何已知程序來平面化沉積之接觸金屬以到達電晶體和柱狀電阻，其中完全金屬化終端具有彼此平面的頂部表面。
完成第4B圖之討論，方法402接著於操作455中結束，其中IC的任何傳統後端處理係例如藉由將電晶體的至少一終端與柱狀電阻的至少一終端互連。
第6圖繪示依照本發明之一或更多實施例之系統1000，其中行動計算平台1005及/或資料伺服器機器1006運用包括一垂直電阻柱子的IC結構。伺服器機器1006可能是任何商業伺服器，例如，包括任何數量之設置於機架內且透過網路連結共同用於電子資料處理的高效能計算平台，其在示範實施例中包括封裝單片IC 1050。行動計算平台1005可能是配置用於電子資料顯示、電子資料處理、無線電子資料傳輸或之類之各者的任何可攜式裝置。例如，行動計算平台1005可能是平板電腦、智慧型手機、膝上型電腦等之任一者，且可能包括顯示螢幕(例如，電容、電感、電阻式、或光學觸控螢幕)、晶片級或封裝級整合系統1010、及電池1015。
無論是否設置於放大視圖1020所示之整合系統1010內、或作為在伺服器機器1006內的獨立封裝晶片，封裝單片IC 1050都包括記憶體晶片(例如，RAM)，或運用垂直電阻柱子的處理器晶片(例如，微處理器、多核心微處理器、圖形處理器或之類)，例如，如 本文別處所述。單片IC 1050可能進一步連同電源管理積體電路(PMIC)1030、包括寬頻RF(無線)發射器及/或接收器(TX/RX)(例如，包括數位基頻且類比前端模組更包含在傳送路徑上的功率放大器和在接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)1025、及其控制器1035之一或更多者一起耦接至板、基板、或整合至系統晶片(SOC)1060中。
功能上，PMIC 1030可能進行電池功率調節、DC至DC轉換等，且因此具有耦接至電池1015的輸入且具有提供耦接至其他功能模組之電流供應的輸出。如進一步所示，在示範實施例中，RFIC 1025具有耦接至天線(未示出)的輸出以實作一些無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物之任一者、以及指定為3G、4G、5G以上的任何其他無線協定。在其他實作中，這些板級模組之各者可能整合至耦接至單片IC 1050之封裝基板的單獨IC上或在耦接至單片IC 1050之封裝基板的單一IC內。在特定實施例中，處理器IC、記憶體IC、RFIC、或PMIC之至少一者包括結合具有本文別處所述之一或更多結構特徵之柱狀電阻、及/或電晶體和柱狀電阻結構的邏輯電路。
第7圖係依照本揭露之至少一些實作所佈置 的計算裝置1100之功能方塊圖。例如，可能在平台1005或伺服器機器1006內部發現到計算裝置1100。依照本發明之一或更多實施例，裝置1100更包括容納一些元件(例如，但不限於處理器1104(例如，應用程式處理器)，其可能進一步結合柱狀電阻結構、及/或電晶體和柱狀電阻結構)的主機板1102。處理器1104可能實體及/或電性耦接至主機板1102。在一些實例中，處理器1104包括封裝在處理器1104內的積體電路晶粒。一般而言，「處理器」或「微處理器」之詞可能指任何裝置或部分處理來自暫存器及/或記憶體的電子資料以將此電子資料轉換成可能進一步儲存在暫存器及/或記憶體中之其他電子資料的裝置。
在各種實例中，一或更多通訊晶片1106可能以實體及/或電性耦接至主機板1102。在其他實作中，通訊晶片1106可能是處理器1104的一部分。依據其應用，計算裝置1100可能包括可能或可能不是實體且電性耦接至主機板1102的其他元件。這些其他元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(如硬碟機、固態驅動器(SSD)、光碟(CD)、數位化多功能光碟 (DVD)等等)或之類。
通訊晶片1106可能啟動無線通訊來傳輸資料至計算裝置1100且從計算裝置1100傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能不包含任何線路。通訊晶片1106可能實作一些無線標準或協定之任一者，包括但不限於本文別處所述的那些。如所論述，計算裝置1100可能包括複數個通訊晶片706。例如，第一通訊晶片可能專用於如Wi-Fi和藍芽之較短範圍的無線通訊，且第二通訊晶片可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
儘管已參考各種實作來說明本文中所提出之某些特徵，但本說明並不打算以限制意義來解釋。因此，本文所述之實作以及本揭露所關於之本領域之技術者清楚明白的其他實作的各種修改被視為在本揭露之精神和範圍內。
將了解本發明並不限於如此描述的實施例，但在不脫離所附之申請專利範圍的範圍下能以修改和變更來實行。上述實施例可能包括特定的特徵組合。例如：在一或更多第一實施例中，一種積體電路(IC)結構，包含一導電跡線，在一基板上方側向地延 伸。IC結構更包括電阻材料的柱子，與導電跡線的第一端接觸，柱子從第一端延伸第一z高度，其係大於與導電跡線連接之柱子的側向長度。IC結構更包括一第一電阻接點，與柱子接觸地設置。IC結構更包括一第二電阻接點，與導電跡線的第二端接觸地設置。
為了促進一或更多第一實施例，柱子的電阻係超過導電跡線電阻、第一電阻接點電阻、及第二電阻接點電阻的累積總和兩倍。
為了促進一或更多第一實施例，導電跡線包含一第一材料，具有第二z高度和側向長度，其係小於第一z高度，但大於柱子的側向長度和第二電阻接點的側向長度之總和。
為了促進緊接上述之實施例，第二電阻接點距離導電跡線之第二端具有第三z高度，其係實質上等於第一電阻接點的第一z高度和第四z高度之總和。
為了促進一或更多第一實施例，第一電阻接點與柱子的整個頂部表面連接且具有一側向長度，實質上等於與導電跡線連接之柱子的側向長度。
為了促進一或更多第一實施例，柱子和導電跡線包含多晶矽，導電跡線被摻雜至高於柱子的雜質濃度。
為了促進上述實施例之任一者，IC結構更包含一電晶體，設置於基板上方且相鄰於柱子。電晶體更包含一閘極堆疊，設置於一半導體通道上方，閘極堆疊包括 一閘極電極，設置於一閘極介電質上方。電晶體更包含一對半導體源極/汲極，設置於半導體通道的相對側上。電晶體更包含一對源極/汲極接點，設置於這對半導體源極/汲極上。導電跡線包含第一材料，具有第二z高度。閘極電極從設置於基板上方之一隔離介電質的表面延伸一z高度，大於第一z高度和第二z高度之總和。
為了促進緊接上述之實施例，第二電阻接點距離導電跡線之第二端具有一第三z高度，其大致上等於第一電阻接點之第一z高度和一第四z高度之總和。
為了促進一或更多第一實施例，IC結構更包含一電晶體，設置於基板上方且相鄰於柱子。電晶體更包含一閘極堆疊，設置於一半導體通道上方，閘極堆疊包括一閘極電極，設置於一閘極介電質上方。電晶體更包含一對半導體源極/汲極，設置於半導體通道的相對側上。電晶體更包含一對源極/汲極接點，設置於這對半導體源極/汲極上，其中這對源極/汲極接點具有與第一和第二電阻接點實質上相同的成分。
為了促進一或更多第一實施例，IC結構更包含一電晶體，設置於基板上方且相鄰於柱子。電晶體更包含一閘極堆疊，設置於一半導體通道上方，閘極堆疊包括一閘極電極，設置於一閘極介電質上方。電晶體更包含一對半導體源極/汲極，設置於半導體通道的相對側上。電晶體更包含一對源極/汲極接點，設置於這對半導體源極/汲極上。電晶體更包含一隔離介電質，圍繞柱子和第一電 阻接點，隔離介電質將該柱子與閘極電極及第二電阻接點側向地分離。
為了促進上述實施例之任一者，第一z高度係為50-200nm。柱子的側向長度未超過25nm。第二電阻接點的側向長度未超過25nm。導電跡線包含摻雜的多晶矽，具有一側向長度，其係在第一z高度與柱子的側向長度和第二電阻接點的側向長度之總和之間。
在一或更多第二實施例中，一種系統晶片(SOC)包含處理器邏輯電路。SOC包含記憶體電路，耦接至處理器邏輯電路。SOC包含RF電路，耦接至處理器邏輯電路且包括無線電傳輸電路和無線電接收器電路。SOC包含電源管理電路，包括一輸入，用以接收一DC電源供應、及一輸出，耦接至處理器邏輯電路、記憶體電路、及RF電路之至少一者，其中處理器邏輯電路、記憶體電路、RF電路、或電源管理電路之至少一者包括上述申請專利範圍之任一者之積體電路(IC)結構。
為了促進一或更多第二實施例，柱子的電阻係至少2000Ω，且超過導電跡線電阻、第一電阻接點電阻、及第二電阻接點電阻的累積總和兩倍。
在一或更多第三實施例中，一種製造一積體電路(IC)結構的方法包含形成一導電跡線，在一基板上側向地延伸。方法更包含在導電跡線的第一端上形成一電阻柱子。方法更包含形成一第一電阻接點，設置於柱子上。方法更包含形成一第二電阻接點，設置於導電跡線的 第二端上。
為了促進一或更多第三實施例，形成導電跡線更包含在基板上方沉積一導電膜且將導電膜圖案化成跡線。在導電跡線的第一端上形成電阻柱子更包含在跡線上方沉積一電阻材料。形成電阻柱子更包含在導電跡線之第一端上方的電阻材料中圖案化一凹部。形成電阻柱子更包含以一犧牲填充材料來回填凹部。形成電阻柱子更包含圖案化電阻材料以形成與犧牲填充材料對準的柱子。
為了促進緊接上述之實施例，形成第一電阻接點更包含在電阻柱子周圍沉積一隔離介電質。形成第一電阻接點更包含將犧牲填充材料選擇性地移至隔離介電質以暴露柱子。形成第一電阻接點更包含將一接觸金屬沉積至暴露之電阻柱子上。形成第二電阻接點更包含圖案化電阻材料以形成一犧牲柱子，與圖案化電阻柱子同時發生地設置於導電跡線的第二端上方。形成第二電阻接點更包含將犧牲柱子選擇性地移至隔離介電質以在導電跡線的第二端上形成一通孔平台。形成第二電阻接點更包含與將接觸金屬沉積至暴露之電阻柱子上同時發生地將接觸金屬沉積至導電跡線的一暴露端上。
為了促進上述之實施例，方法更包含在相鄰於電阻柱子的基板上方形成一電晶體。形成電晶體更包含形成一半導體通道區。形成電晶體更包含形成一閘極堆疊，設置於半導體通道上方，閘極堆疊包括一閘極電極，設置於一閘極介電質上方。形成電晶體更包含形成一對半 導體源極/汲極，設置於半導體通道的相對側上。形成電晶體更包含形成一對源極/汲極接點，設置於這對半導體源極/汲極上。形成這對源極/汲極接點更包含與將接觸金屬沉積至暴露之電阻柱子上同時發生地將接觸金屬沉積至半導體源極/汲極上。
為了促進緊接上述之實施例，方法更包含在相鄰於電阻柱子的基板上方形成一電晶體。形成電晶體更包含形成一半導體通道區。形成電晶體更包含形成一閘極堆疊，設置於半導體通道上方，閘極堆疊包括一閘極電極，設置於一閘極介電質上方。形成閘極堆疊更包含在半導體通道上方沉積電阻材料。形成閘極堆疊更包含在半導體通道上方將電阻材料圖案化成犧牲閘極。形成閘極堆疊更包含在沉積隔離氧化物在電阻柱子周圍和犧牲閘極周圍之後移除犧牲閘極。形成閘極堆疊更包含形成一對半導體源極/汲極，設置於半導體通道的相對側上。形成閘極堆疊更包含形成一對源極/汲極接點，設置於這對半導體源極/汲極上。
為了促進上述第三實施例之任一者，在基板上方沉積導電膜更包含在基板上方沉積一雜質摻雜的多晶矽膜。在跡線上方沉積電阻材料更包含在摻雜的多晶矽膜上方沉積一較輕摻雜的多晶矽膜。
為了促進上述第三實施例之任一者，在基板上方沉積導電膜更包含在基板上方沉積一雜質摻雜的多晶矽膜。在跡線上方沉積電阻材料更包含在摻雜的多晶矽膜 上方沉積一較輕摻雜的多晶矽膜。形成設置於柱子上的第一電阻接點更包含以接觸金屬來回填被自對準至柱子的第一凹部。形成設置於導電跡線之第二端上的第二電阻接點更包含以接觸金屬來回填第二凹部，其在z高度中大致上等於第一電阻接點和柱子之總和。
然而，上述實施例並不限於此方面，且在各種實作中，上述實施例可能包括僅擔保上述特徵的子集、擔保上述特徵的不同順序、擔保上述特徵的不同組合、及/或擔保除了所明確列出之那些特徵以外的額外特徵。因此，本發明之範圍應參考所附之申請專利範圍、連同被賦予上述申請專利範圍權利之等效範圍的全範圍來決定。
105‧‧‧基板
106‧‧‧隔離介電質
115‧‧‧電阻接點
116‧‧‧電阻接點
201‧‧‧柱狀電阻
205‧‧‧導電跡線
210‧‧‧電阻材料

Claims (20)

  1. 一種積體電路(IC)結構，包含：一導電跡線，在一基板上方側向地延伸；電阻材料的一柱子，與該導電跡線的一第一端接觸，該柱子從該第一端延伸一第一z高度，其係大於與該導電跡線連接之該柱子的一側向長度；一第一電阻接點，與該柱子接觸地設置；及一第二電阻接點，與該導電跡線的一第二端接觸地設置。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該柱子的該電阻係超過該導電跡線電阻、第一電阻接點電阻、及第二電阻接點電阻的累積總和兩倍。
  3. 如申請專利範圍第1項所述之積體電路結構，其中該導電跡線包含一第一材料，具有一第二z高度和一側向長度，其係小於該第一z高度，但大於該柱子的該側向長度和該第二電阻接點的一側向長度之總和。
  4. 如申請專利範圍第3項所述之積體電路結構，其中該第二電阻接點距離該導電跡線之該第二端具有一第三z高度，其係實質上等於該第一電阻接點的該第一z高度和一第四z高度之總和。
  5. 如申請專利範圍第1項所述之積體電路結構，其中該第一電阻接點與該柱子的整個頂部表面連接且具有一側向長度，實質上等於與該導電跡線連接之該柱子的該側向長度。
  6. 如申請專利範圍第1項所述之積體電路結構，其中該柱子和該導電跡線包含多晶矽，該導電跡線被摻雜至高於該柱子的一雜質濃度。
  7. 如申請專利範圍第1項所述之積體電路結構，更包含一電晶體，設置於該基板上方且相鄰於該柱子，該電晶體更包含：一閘極堆疊，設置於一半導體通道上方，該閘極堆疊包括一閘極電極，設置於一閘極介電質上方；一對半導體源極/汲極，設置於該半導體通道的相對側上；及一對源極/汲極接點，設置於該對半導體源極/汲極上；且其中：該導電跡線包含一第一材料，具有一第二z高度；及該閘極電極從設置於該基板上方之一隔離介電質的一表面延伸一z高度，大於該第一z高度和該第二z高度之總和。
  8. 如申請專利範圍第7項所述之積體電路結構，其中該第二電阻接點距離該導電跡線之該第二端具有一第三z高度，其大致上等於該第一電阻接點之該第一z高度和一第四z高度之總和。
  9. 如申請專利範圍第1項所述之積體電路結構，更包含一電晶體，設置於該基板上方且相鄰於該柱子，該電晶體更包含：一閘極堆疊，設置於一半導體通道上方，該閘極堆疊 包括一閘極電極，設置於一閘極介電質上方；一對半導體源極/汲極，設置於該半導體通道的相對側上；及一對源極/汲極接點，設置於該對半導體源極/汲極上，其中該對源極/汲極接點具有與該第一和第二電阻接點實質上相同的成分。
  10. 如申請專利範圍第1項所述之積體電路結構，更包含：一電晶體，設置於該基板上方且相鄰於該柱子，該電晶體更包含：一閘極堆疊，設置於一半導體通道上方，該閘極堆疊包括一閘極電極，設置於一閘極介電質上方；一對半導體源極/汲極，設置於該半導體通道的相對側上；及一對源極/汲極接點，設置於該對半導體源極/汲極上；及一隔離介電質，圍繞該柱子和該第一電阻接點，該隔離介電質將該柱子與該閘極電極及該第二電阻接點側向地分離。
  11. 如申請專利範圍第1項所述之積體電路結構，其中：該第一z高度係為50-200nm；該柱子的一側向長度未超過25nm；該第二電阻接點的一側向長度未超過25nm；及 該導電跡線包含摻雜的多晶矽，具有一側向長度，其係在該第一z高度與該柱子的該側向長度和該第二電阻接點的一側向長度之總和之間。
  12. 一種製造一積體電路(IC)結構的方法，該方法包含：形成一導電跡線，在一基板上側向地延伸；在該導電跡線的一第一端上形成一電阻柱子；形成一第一電阻接點，設置於該柱子上；及形成一第二電阻接點，設置於該導電跡線的一第二端上。
  13. 如申請專利範圍第12項所述之方法，其中：形成該導電跡線更包含在該基板上方沉積一導電膜且將該導電膜圖案化成該跡線；在該導電跡線的一第一端上形成該電阻柱子更包含：在該跡線上方沉積一電阻材料；在該導電跡線之該第一端上方的該電阻材料中圖案化一凹部；以一犧牲填充材料來回填凹部；及圖案化該電阻材料以形成與該犧性填充材料對準的該柱子。
  14. 如申請專利範圍第13項所述之方法，其中：形成該第一電阻接點更包含：在該電阻柱子周圍沉積一隔離介電質；移除該犧牲填充材料以暴露該柱子；及 將一接觸金屬沉積至暴露之該電阻柱子上；且形成該第二電阻接點更包含：圖案化該電阻材料以形成一犧牲柱子，設置於該導電跡線的該第二端上方；將該犧牲柱子選擇性地移至該隔離介電質以在該導電跡線的該第二端上形成一通孔平台；與將該接觸金屬沉積至暴露之該電阻柱子上同時地將該接觸金屬沉積至該導電跡線的一暴露端上。
  15. 如申請專利範圍第13項所述之方法，更包含在相鄰於該電阻柱子的該基板上方形成一電晶體，其中形成該電晶體更包含：形成一半導體通道區；形成一閘極堆疊，設置於該半導體通道上方，該閘極堆疊包括一閘極電極，設置於一閘極介電質上方；形成一對半導體源極/汲極，設置於該半導體通道的相對側上；及形成一對源極/汲極接點，設置於該對半導體源極/汲極上，其中形成該對源極/汲極接點更包含：與將該接觸金屬沉積至暴露之該電阻柱子上同時地將該接觸金屬沉積至該半導體源極/汲極上。
  16. 如申請專利範圍第14項所述之方法，更包含在相鄰於該電阻柱子的該基板上方形成一電晶體，其中形成該電晶體更包含： 形成一半導體通道區；形成一閘極堆疊，設置於該半導體通道上方，該閘極堆疊包括一閘極電極，設置於一閘極介電質上方，其中形成該閘極堆疊更包含：在該半導體通道上方沉積該電阻材料；在該半導體通道上方將該電阻材料圖案化成犧牲閘極；在沉積該隔離氧化物在該電阻柱子周圍和該犧牲閘極周圍之後移除該犧牲閘極；形成一對半導體源極/汲極，設置於該半導體通道的相對側上；及形成一對源極/汲極接點，設置於該對半導體源極/汲極上。
  17. 如申請專利範圍第13項所述之方法，其中：在該基板上方沉積該導電膜更包含在該基板上方沉積一雜質摻雜的多晶矽膜；及在該跡線上方沉積該電阻材料更包含在摻雜的該多晶矽膜上方沉積一較輕摻雜的多晶矽膜。
  18. 如申請專利範圍第13項所述之方法，其中：在該基板上方沉積該導電膜更包含在該基板上方沉積一雜質摻雜的多晶矽膜；在該跡線上方沉積該電阻材料更包含在摻雜的該多晶矽膜上方沉積一較輕摻雜的多晶矽膜；形成設置於該柱子上的該第一電阻接點更包含以接觸 金屬來回填被自對準至該柱子的一第一凹部；及形成設置於該導電跡線之一第二端上的該第二電阻接點更包含以該接觸金屬來回填一第二凹部，其在z高度中大致上等於該第一電阻接點和柱子之總和。
  19. 一種系統晶片(SOC)，包含：處理器邏輯電路；記憶體電路，耦接至該處理器邏輯電路；RF電路，耦接至該處理器邏輯電路且包括無線電傳輸電路和無線電接收器電路；及電源管理電路，包括一輸入，用以接收一DC電源供應、及一輸出，耦接至該處理器邏輯電路、記憶體電路、及RF電路之至少一者，其中該處理器邏輯電路、記憶體電路、RF電路、或電源管理電路之至少一者包括一積體電路(IC)結構，包含：一導電跡線，在一基板上方側向地延伸；電阻材料的一柱子，與該導電跡線的一第一端接觸，該柱子從該第一端延伸一第一z高度，其係大於與該導電跡線連接之該柱子的一側向長度；一第一電阻接點，與該柱子接觸地設置且與該導電跡線分離該第一厚度；及一第二電阻接點，與該導電跡線的一第二端接觸地設置。
  20. 如申請專利範圍第19項所述之系統晶片，其中該柱子的該電阻係至少2000Ω，且超過該導電跡線電阻、第 一電阻接點電阻、及第二電阻接點電阻的累積總和兩倍。
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