KR102226609B1 - 집적 회로를 위한 필러 저항기 구조 - Google Patents
집적 회로를 위한 필러 저항기 구조 Download PDFInfo
- Publication number
- KR102226609B1 KR102226609B1 KR1020167031082A KR20167031082A KR102226609B1 KR 102226609 B1 KR102226609 B1 KR 102226609B1 KR 1020167031082 A KR1020167031082 A KR 1020167031082A KR 20167031082 A KR20167031082 A KR 20167031082A KR 102226609 B1 KR102226609 B1 KR 102226609B1
- Authority
- KR
- South Korea
- Prior art keywords
- resistor
- filler
- contact
- conductive trace
- disposed
- Prior art date
Links
- 239000000945 filler Substances 0.000 claims abstract description 184
- 239000000463 material Substances 0.000 claims abstract description 153
- 238000000034 method Methods 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 91
- 238000000151 deposition Methods 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 18
- 239000000203 mixture Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 5
- 230000001186 cumulative effect Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 23
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 21
- 239000003989 dielectric material Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 13
- 238000004891 communication Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- -1 but not limited to Substances 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011066 ex-situ storage Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001364 causal effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H01L28/24—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
- H10D1/474—Resistors having no potential barriers comprising refractory metals, transition metals, noble metals, metal compounds or metal alloys, e.g. silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H01L29/78—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
- H10D84/817—Combinations of field-effect devices and resistors only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
기판의 표면 위에 배치되는 필러 저항기를 포함하는 집적 회로 구조체들과, 기판 위의 트랜지스터의 제조와 관련하여 저항기를 형성하는 제조 기술들이 제공된다. 본 명세서에서의 실시예들에 후속하여, 작은 저항기 풋프린트가 기판 표면에 수직하게 저항성 길이를 지향하게 함으로써 달성될 수 있다. 실시예들에서, 수직 저항기 필러를 도전성 트레이스의 제1 단부 위에 배치하고, 제1 저항기 콘택트를 필러 상에 추가로 배치하며, 제2 저항기 콘택트를 도전성 트레이스의 제2 단부 위에 배치하여, 저항기 풋프린트가 저항값과 실질적으로 무관하게 만든다. 저항기 필러의 형성은 폴리실리콘과 같은 동일한 재료의 저항기 필러와 희생용 게이트를 동시에 형성함으로써 교체 게이트 트랜지스터 프로세스와 통합될 수 있다. 필러 저항기 콘택트는 또한 하나 이상의 트랜지스터 콘택트와 동시에 형성될 수 있다.
Description
본 발명의 실시예들은 일반적으로 집적 회로들(IC들) 및 모놀리식 디바이스들의 제조에 관한 것으로, 더 구체적으로는, 저항기 구조들에 관한 것이다.
모놀리식 IC들은 일반적으로 기판 위에 제조되는, 저항기들과 같은 다수의 수동 디바이스들, 및/또는 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect 트랜지스터(MOSFET) 등과 같은 복수의 수동 디바이스를 포함한다. 도 1a는 기판 분리 유전체(106) 위에 배치되는 종래의 모놀리식 평면 저항기(110)의 평면도이다. 도 1b는 종래의 평면 저항기(110)의 단면도이다. 하나의 기술 세대로부터 다음 기술 세대로 능동 디바이스 치수를 축소함에 따라, IC내의 저항기들의 풋프린트 또한 축소시키는 것이 바람직하다. 평면 저항기(110)에서, 대부분의 전압 강하는, 고저항성 콘택트가 제조능력 및/또는 파라메트릭 제어 등의 관점에서 불리하기 때문에 기판에 평행한 평면(예를 들어, 도 1a, 도 1b에서의 x 방향)을 따라 이루어진다. 전류 밀도 제약은 예를 들어, 평면 저항기(110)를 위한 두께 Tf의 축소를 제한하는, 저항기의 단면적의 축소를 제한할 수 있다. 평면 저항기(110)의 측방향 길이가 이용되는 재료의 면저항에 의해 지배됨에 따라, 저항기 풋프린트는 주어진 회로에 필요한 저항값의 강력한 펑션이다. 따라서, 하나의 제조 기술 세대로부터 다음 세대로의, 회로 설계 제약은 평면 저항기(110)가 중요한 면적 조정을 달성하는 것을 방해할 수 있다. 따라서, 더 큰 확장성을 제공하는 저항기 구조는 이점이 된다.
본 명세서에 기술되는 재료는 첨부 도면들에 제한이 아니라 예로서 도시되어 있다. 도시의 간소함 및 명확성을 위해, 도면들에 도시된 요소들은 반드시 일정한 비율로 그려진 것은 아니다. 예컨대, 일부 요소들의 치수는 명확성을 위해 다른 요소들에 비해 과장되었을 수 있다. 또한, 적절하다고 고려되는 곳에서는, 참조 부호들이 대응하는 또는 유사한 요소들을 나타내기 위해 도면들 중에서 반복되었다. 도면들에서:
도 1a는 종래의 평면 저항기의 평면도이다;
도 1b는 도 1a에 도시된 종래의 평면 저항기의 단면도이다;
도 2a는 실시예에 따른 필러 저항기의 평면도이다;
도 2b는 실시예에 따른, 도 2a에 도시된 필러 저항기의 단면도이다;
도 2c는 실시예에 따른, 도 2a에 도시된 필러 저항기의 저항값의 컴포넌트를 도시한 회로 개략도이다;
도 2d는 실시예에 따른 필러 저항기들의 직렬 연결의 평면도이다;
도 3a는 실시예에 따른, 트랜지스터 및 필러 저항기를 포함하는 집적 회로 구조의 평면도이다;
도 3b는 실시예에 따른, 도 3a에 도시된 집적 회로 구조의 제1 단면도이다;
도 3c는 실시예에 따른, 도 3a에 도시된 집적 회로 구조의 제2 단면도이다;
도 4a는 실시예에 따른, 필러 저항기를 형성하는 방법을 예시하는 흐름도이다;
도 4b는 실시예에 따른, 트랜지스터 및 필러 저항기를 포함하는 IC 인터커넥트 구조를 형성하는 방법을 예시하는 흐름도이다;
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g 및 도 5h는 일 실시예에 따라, 도 4b에 도시된 방법에서 선택된 동작들이 수행됨에 따라 점진적으로 변하는 트랜지스터 및 필러 저항기를 포함하는 IC 구조의 단면도들이다;
도 6은 본 발명의 실시예들에 따른, 필러 저항기를 포함하는 IC 구조를 사용하는 모바일 컴퓨팅 플랫폼과 데이터 서버 머신을 예시한다;
도 7은 본 발명의 실시예에 따른, 전자 컴퓨팅 디바이스의 기능적인 블록도이다.
도 1a는 종래의 평면 저항기의 평면도이다;
도 1b는 도 1a에 도시된 종래의 평면 저항기의 단면도이다;
도 2a는 실시예에 따른 필러 저항기의 평면도이다;
도 2b는 실시예에 따른, 도 2a에 도시된 필러 저항기의 단면도이다;
도 2c는 실시예에 따른, 도 2a에 도시된 필러 저항기의 저항값의 컴포넌트를 도시한 회로 개략도이다;
도 2d는 실시예에 따른 필러 저항기들의 직렬 연결의 평면도이다;
도 3a는 실시예에 따른, 트랜지스터 및 필러 저항기를 포함하는 집적 회로 구조의 평면도이다;
도 3b는 실시예에 따른, 도 3a에 도시된 집적 회로 구조의 제1 단면도이다;
도 3c는 실시예에 따른, 도 3a에 도시된 집적 회로 구조의 제2 단면도이다;
도 4a는 실시예에 따른, 필러 저항기를 형성하는 방법을 예시하는 흐름도이다;
도 4b는 실시예에 따른, 트랜지스터 및 필러 저항기를 포함하는 IC 인터커넥트 구조를 형성하는 방법을 예시하는 흐름도이다;
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g 및 도 5h는 일 실시예에 따라, 도 4b에 도시된 방법에서 선택된 동작들이 수행됨에 따라 점진적으로 변하는 트랜지스터 및 필러 저항기를 포함하는 IC 구조의 단면도들이다;
도 6은 본 발명의 실시예들에 따른, 필러 저항기를 포함하는 IC 구조를 사용하는 모바일 컴퓨팅 플랫폼과 데이터 서버 머신을 예시한다;
도 7은 본 발명의 실시예에 따른, 전자 컴퓨팅 디바이스의 기능적인 블록도이다.
하나 이상의 실시예들은 동봉된 도면들을 참조하여 기술된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이는 단지 예시의 목적으로 행해진 것임을 이해해야 한다. 관련 기술의 통상의 기술자라면 본 설명의 사상 및 범위로부터 벗어나지 않고 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에 기술되는 기술들 및/또는 배열들이 본 명세서에 상세히 기술되는 것과는 다른 다양한 다른 시스템들 및 애플리케이션들에 이용될 수 있음은 관련 기술의 통상의 기술자에게 명백할 것이다.
본 명세서의 일부를 형성하고 예시적 실시예들을 도시하는 첨부 도면에 대한 하기의 상세한 설명을 참조한다. 또한, 기타 실시예들이 활용될 수 있고, 청구 대상의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 위, 아래, 상부, 하부 등의 방향들 및 참조들은 단지 도면들에서의 피처들의 설명을 용이하게 하기 위해 사용될 수 있다는 점을 또한 유의해야 한다. 따라서, 하기의 상세한 설명은 제한적인 의미로 받아들여서는 안되며, 청구된 대상의 범위는 오로지 첨부된 청구항들 및 그들의 균등물에 의해서만 정의된다.
다음의 설명에서, 복수의 상세가 제시된다. 그렇지만, 본 발명이 이 구체적인 상세 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 일부 경우들에서, 잘 알려진 방법들 및 디바이스들은 본 발명을 모호하게 하는 것을 회피하기 위해, 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에서 "일 실시예" 또는 "실시예"에 대한 지칭은 실시예와 연계하여 설명되는 특정한 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 이 명세서 전반의 다양한 곳에서 구문 "실시예에서" 또는 "일 실시예에서"의 출현은 반드시 본 발명의 동일 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조, 기능, 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 2가지 실시예와 연관되는 특정한 특징, 구조, 기능, 또는 특성이 상호 배타적이지 않다면 어디서든 제2 실시예와 결합될 수 있다.
본 발명의 설명 및 첨부된 청구항에서 사용되는 바와 같이, 단수 형태들 "a", "an" 및 "the"는 문맥이 명확하게 달리 지시하지 않는 한 복수 형태들도 포함하는 것을 의도한다. 본 명세서에서 사용되는 바와 같은 용어 "및/또는"은 연관되는 열거 아이템들 중 하나 이상의 아이템들의 임의 및 모든 가능한 조합들을 지칭하고 포함한다는 것도 이해할 것이다.
용어 "결합된(coupled)" 및 "접속된(connected)"은, 이들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이에 있는 기능적 또는 구조적 관계들을 설명하는데 사용될 수 있다. 이 용어들은 서로 동의어로 의도된 것이 아님을 이해해야 한다. 오히려, 특정 실시예들에서, "접속된"은 2개 이상의 요소들이 서로 직접 물리적, 광학적, 또는 전기적으로 접촉함을 나타내는데 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 요소들을 가짐) 물리적, 광학적, 또는 전기적 접촉하는 것, 및/또는 2개 이상의 요소들이 (예를 들어, 인과 관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 이용될 수 있다.
본 명세서에 사용되는 용어들 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"는, 그러한 물리적인 관계가 주목할 만한 경우에 다른 컴포넌트들 또는 재료들에 대한 하나의 컴포넌트 또는 재료의 상대적인 위치를 지칭한다. 예를 들어, 재료들과 관련하여, 하나의 재료 또는 다른 재료 위에 또는 아래에 배치되는 재료는 직접 접촉할 수 있거나 하나 이상의 개재 재료를 가질 수 있다. 또한, 2개의 재료들 간에 배치된 하나의 재료 또는 재료들은 2개의 층들과 직접적으로 접촉할 수 있거나, 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 제2 재료/재료와 직접 접촉한다. 컴포넌트 조립들의 맥락에서 유사한 차이들이 만들어질 것이다.
본 설명 및 청구항 전체에 걸쳐서 사용되는 바와 같이, 용어 "적어도 하나" 또는 "하나 이상의"와 합체되는 아이템들의 리스트는 열거된 용어들의 임의의 조합을 의미할 수 있다. 예를 들어, 문구 "A, B 또는 C 중 적어도 하나"는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
기판의 표면 위에 배치되는 필러 저항기를 포함하는 집적 회로 구조와, 트랜지스터의 제조와 관련하여 그러한 저항기를 형성하기 위한 제조 기술이 본 명세서에 기술된다. 하기 실시예에서, 작은 저항기 풋프린트는 기판 표면에 직각으로 저항기의 저항성 길이를 지향시킴으로써 달성될 수 있다. 그러한 수직 지향 저항기 "필러"는 finFET, 및 적층된 메모리 등과 같은 무수한 3-D IC 아키텍처를 보완할 수 있다. "z-방향"으로 능동 및 수동 디바이스 양측 모두를 구축하는 중요한 이익은 예를 들어, x-y면에 대한 측정인, 기판 면적 스케일링이다. 실시예들에서, 저항기 필러는 도전성 트레이스의 제1 단부 위에 배치되고, 제1 저항기 콘택트는 또한 필러와 접촉하여 배치되고, 제2 저항기 콘택트는 도전체 트레이스의 제2 단부와 접촉하여 배치됨으로써 저항기 풋프린트가 저항값에 실질적으로 무관하게 되고, 그 대신에 대부분 콘택트 스케일링에 좌우된다. 저항기 콘택트 치수는 트랜지스터 콘택트 스케일링과 보조를 맞추어 크기를 조정할 수 있다. 유리한 실시예들에서, 저항기 필러 제조는 폴리실리콘과 같은 동일한 재료로 저항기 필러와 희생용 게이트를 동시에 형성함으로써 교체 게이트 트랜지스터(finFET 또는 평면) 프로세스와 통합될 수 있다. 필러 저항기 콘택트는 또한 하나 이상의 트랜지스터 콘택트와 동시에 형성될 수 있다.
도 2a는 일 실시예에 따른, 필러 저항기(201)의 평면도이다. 도 2b는 일 실시예에 따른, 도 2a에 예시된 b-b'면에 따른 필러 저항기(201)의 단면도이다. 도 2c는 일 실시예에 따라, 저항값에 합산한, 필러 저항기(201)의 저항성 컴포넌트를 도시한 개략적인 회로이다. 도 2a 및 도 2b에 도시된 바와 같이, 도전성 트레이스(205)는 개재 분리 유전체 재료(106)와 함께, 기판(105) 위에 배치된다. 필러 저항기(201) 이외에, 트랜지스터들(예를 들어, MOSFET들), 광검출기들(예를 들어, PIN 다이오드들), 레이저들, 변조기들, 및 이와 유사한 것과 같은 하나 이상의 능동 디바이스들(도시 생략)이 기판(105) 내에, 그 상에, 또는 그 위에 유사하게 배치될 수 있다. 필러 저항기(201) 이외에, 커패시터들, 인덕터들, 광 도파관들, 및 이와 유사한 것과 같은, 하나 이상의 다른 수동 디바이스도 기판(105) 내에, 그 상에, 또는 그 위에 배치될 수 있다.
기판(105)은 본 명세서에서 일반적으로 IC로서 지칭되는, 모놀리식 형태로 집적되는 전기적, 광학적, 또는 마이크로전자기계적(MEM) 디바이스를 형성하는데 적합한 임의의 기판일 수 있다. 예시적 기판들은 반도체 기판, 반도체-온-절연체(SOI) 기판, 절연체 기판(예를 들어, 사파이어), 또는 이와 유사한 것, 및/또는 이들의 조합들을 포함한다. 예시적인 일 실시예에서, 기판(105)은 실리콘과 같은, 그러나 이에 한정되지 않는, 실질적으로 단결정 반도체를 포함한다. 예시적인 반도체 기판 조성물들은, 게르마늄, 또는 SiGe과 같은 IV족 합금 시스템; GaAs, InP, InGaAs 등과 같은 III-V족 시스템; 또는 GaN과 같은 III-N족 시스템을 또한 포함한다.
분리 유전체 재료(106)는 기판(105)으로부터 도전성 트레이스(205)를 전기적으로 분리하는데 적합한 본 기술분야에 알려진 임의의 유전체 재료일 수 있다. 많은 그와 같은 재료들은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 카보니트라이드(SiCN), 및 로우-k 재료(예를 들어, 탄소 도핑된 실리콘 이산화물(SiOC), 다공성 유전체, 기타 등등)과 같은, 그러나 이에 한정되지 않는 것을 사용중이다.
도전성 트레이스(205)는 도전성 라인, 또는 패드, 기타 등등일 수 있다. 도 2b에 도시된 바와 같이, 측방향 치수 도전성 트레이스(205) 밖의, 또는 이를 넘어서서 유전체 재료(106)의 일부의 상부 표면은 도전성 트레이스(205)의 상부 표면과 비평면이다. 대안적인 실시예들에서, 도전성 트레이스(205)는 유전체 재료(106)와 평면이거나 이 유전체 재료에 의해 커버되는 도전성 트레이스(205)의 상부 표면과 함께, 유전체(106) 내에 매립될 수 있다. 도전성 트레이스(205)는 상당히 낮은 저항 측방향 전도 경로를 제공하는데 적합한 임의의 도전성 재료를 포함할 수 있고/포함할 수 있거나 적절히 낮은 저항의 접촉을 위해 랜드를 제공할 수 있다. 예시적인 실시예들에서, 도전성 트레이스(205)는 고농도로 도핑된 반도체 및/또는 금속 조성물을 포함한다. 예시적인 반도체는 실리콘, 게르마늄, 및 실리콘 게르마늄을 포함한다. 그와 같은 반도체가 단결정이거나 비정질일 수 있지만, 예시적 실시예에서, 반도체는 다결정질이다. 도전성 트레이스(205)의 도핑은 반도체 재료 시스템에 좌우될 수 있고 도전성 트레이스(205)를 n-형 또는 p-형으로 만들 수 있다. 도전성 트레이스(205)가 폴리실리콘인 예시적인 일 실시예에서, 불순물은 p-형(예를 들어, 붕소)이다. 불순물 도펀트 레벨은 원하는 시트 저항의 기능이고 예를 들어 1017-1019/㎤의 범위에 있을 수 있다. 도전성 트레이스(205)가 금속인 다른 실시예들에서, 금속 조성물은 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 백금(Pt), 니켈(Ni), 및 이들의 합금과 같은, 그러나 이에 한정되지 않는 적절히 낮은 시트 저항 및/또는 낮은 콘택트 저항을 가진 임의의 공지된 것일 수 있다.
도전성 트레이스(205)는 필러 저항기(201)의 측방향 풋프린트(즉, 기판 영역)을 정의하는, W1 및 L1의 측방향 치수를 갖는다. 길이 L1는 저항기 풋프린트를 감소시키기 위해 최소화시키는 것이 유리하다. 예시적인 실시예에서, 길이 L1는 주어진 재료층을 위한 설계 규칙에 따라 최소 콘택트 치수 CDC와 최소 피치 PC의 2개의 저항기 콘택트들(115, 116)을 바로 수용하도록 크기를 바꿀 수 있다. 기술을 이용한 콘택트 치수 및 콘택트 피치 스케일로서, 이러한 값들은 각기 10-30nm인 CDC 및 PC의 예시적인 범위와 함께 시사이에 있는 변화에 따라 예측될 수 있다. 폭 W1은 풋프린트를 감소시키기 위해 최소화시키는 것이 유리하며, 예시적인 실시예에서, 폭 W1은 최소 콘택트 치수 CDC의 콘택트들(115, 116)을 바로 수용하도록 크기를 바꿀 수 있다. 다른 실시예들에서, 폭 W1은 도전성 트레이스(205)의 도전성 단면을 증가시키거나 미스레지스트레이션(misregistration)을 수용하기 위해, 최소 콘택트 치수 CDC를 넘어서서 증가될 수 있다. 도전성 트레이스(205)는 원하는 저항의 기능에 따라 변할 수 있는 막 두께와 연관되는 z-높이 h2를 갖는다. 예시적인 폴리실리콘 실시예에서, h2는 10nm와 50nm 사이에서 변할 수 있고, 폭 W1을 가지며, 100옴 이하의 전기 저항을 갖도록 도전성 트레이스(205)를 위한 레벨로 도핑될 수 있다
실시예들에서, 저항성 재료(210)의 필러는 도전성 트레이스(205)의 제1 단부와 접촉하여 배치된다. 저항성 재료(210)는 원하는 범위에 있는 제어 가능한 시트 저항을 갖는 임의의 공지된 재료일 수 있으며 이와는 달리 기판 프로세싱과 호환 가능한 재료일 수 있다. 실시예들에서, 저항성 재료(210)는 도전성 트레이스(205)보다 더 큰 시트 저항을 갖는다. 추가적인 실시예들에서, 저항성 재료(210)는 실리콘, 게르마늄, 또는 실리콘-게르마늄 합금과 같은, 그러나 이에 한정되지 않는 반도체를 포함한다. 도전성 트레이스(205)가 폴리실리콘을 포함하는 하나의 예시적인 실시예에서, 저항성 재료(210)가 또한 폴리실리콘이지만, 도전성 트레이스(205)보다 낮은 레벨로 도핑된다(예를 들어, 저항성 재료(210)는 의도적으로 도핑되지 않을 수 있다). 다른 실시예들에서, 저항성 재료(210)는 탄탈, 텅스텐, 알루미늄, 니켈, 티타늄, 코발트, 이들의 합금, 질화물, 및 탄화물과 같은, 그러나 이에 한정되지 않는 박막 저항기 애플리케이션에 적합한 것으로 알려진 금속 또는 금속 합금을 포함한다.
저항성 재료(210)의 필러는 도전성 트레이스(205)의 제1 단부로부터(z-축을 따라) 제1 z-높이 h1로 연장된다. 본 명세서에서 추가로 어떤 다른 곳에 기술된 바와 같이, z-높이 h1는 저항성 재료막 두께의 기능이다. 도 2c에 도시된 바와 같이, 전기 저항 R1은 z-높이 h1가 선택된 저항성 재료에 기초하여 설계된 저항기 저항값에 대해 선택될 수 있도록 주어진 저항성 재료를 위한 z-높이 h1에 따라 스케일링된다. 임의의 예시적인 실시예들에서, z-높이 h2는 50nm보다 작고(예를 들어, 25nm), z-높이 h1는 50-200nm의 범위에 있다. 실시예들에서, z-높이 h1는 도전성 트레이스(205)와 인터페이싱하는 필러의 측방향 길이 L2보다 클 수 있다. 추가적인 실시예들에서, z-높이 h1는 측방향 길이 L2와 저항기 콘택트(116)의 측방향 길이(즉, CDC)의 합보다 크다. 여전히 추가적인 실시예들에서, z-높이 h1는 도전성 트레이스(205)의 측방향 길이 L1보다 크며, 이것은 또한 저항성 재료(210)와 저항기 콘택트(116) 사이에 있는 스페이싱의 기능이다.
전기 저항 R1은 또한 저항성 재료(210)의 필러의 측방향 폭 w2에 따라 스케일링된다. 예시적인 실시예에서, w2는 예를 들어, 저항기 콘택트(115)의 임계 치수(예를 들어, CDC)와 실질적으로 동일하다. 이 최소 측방향 폭 w2에서, 주어진 z-높이 h1에 대한 저항 R1이 달성될 수 있다. 이 z-높이는 최대의 설계된 저항기 값이 되도록 설정될 수 있다. 수직 저항기가 여전히 리소그래피 방식으로 정의할 수 있는 저항값을 갖도록 측방향 폭 w2를 증가시킴으로써 동일한 z-높이 h1로 제조되는 저항기에 대한 더 낮은 저항값이 달성될 수 있다. 따라서, 소정 실시예들에서, 측방향 치수의 범위에 걸치는 수직 저항기들의 어레이는 (예를 들어, 트리밍(trimming) 등을 위해) 저항값들의 범위를 제공한다. 이러한 방식으로, 일부 설계된 값보다 낮은 저항값을 갖는 저항기들은 증가하는 저항기 값과 함께 풋프린트의 규모를 늘린다라기 보다 풋프린트 패널티를 초래할 수 있다.
추가적인 실시예들에서, 도 2d에 도시된 바와 같이, 필러 저항기 시리즈(202)는 각각이 필러 저항기 구조(201)의 속성을 갖는, 복수의 상호접속된 필러 저항기 구조들(201A, 201B, 201N)을 포함한다. 필러 저항기는 예를 들어, 필러 저항기 구조(201)의 설계된 최대 저항을 초과하는 저항값을 제공하기 위해 상부 레벨 상호접속 금속화(290)에 의해 함께 링크된다. 상호접속 금속화(290)를 정의하는 단일 마스크는 수직 저항기의 대규모 어레이를 함께 링크하여 임의 수의 저항기 네트워크를 형성하기 위해 변경될 수 있다. 필러 저항기 링크(201A, 201B, 201N)는 모두가 각각의 상호접속으로 전체 저항값을 점진적으로 증가시키기 위해 동일한 고정된 z-높이(h1)를 가질 수 있다. 각각의 링크된 필러 저항기가 임의로 리소그래피 방식으로 정의된 측방향 폭 w2의 저항기 필러를 가질 수 있기 때문에, 임의의 전체 저항값은 (예를 들어, w2a, w2b, w2n을 독립적으로 변경함으로써) 이산 수의 필러 저항기들에 의해 달성될 수 있다.
도 2a 및 도 2b로 되돌아가면, 저항기 콘택트(115)는 필러(210)와 접촉하여 배치되고 또한 도전성 트레이스(205)로부터 z-높이 h1만큼 분리된다. 제2 저항기 콘택트(116)는 도전성 트레이스(205)의 제2 단부와 접촉하여 배치된다. 저항기 콘택트들(115, 116)은 유리하기로는 저항기 필러(210)에 오믹 콘택트를 제공하는 콘택트(115)와 유리하기로는 도전성 트레이스(205)에 오믹 콘택트를 제공하는 콘택트(116)을 갖는 공지된 재료(들)일 수 있다. 일 실시예에서, 저항기 콘택트들(115, 116)은 동일 재료 조성물을 갖는다. 추가적인 실시예들에서, 저항기 콘택트들(115, 116)은 트랜지스터 콘택트에 적합한 것으로 알려진 임의의 금속 또는 금속 합금과 같은, 그러나 이에 한정되지 않는 동일한 금속 조성물을 갖는다.
도 2c에 도시된 바와 같이, 콘택트들(115, 116) 사이를 통과한 전류와 연관된 전기 저항값은 저항성 재료(210)의 저항(R1), 도전성 트레이스(205)의 저항(R2), 콘택트(115)의 저항(Rc1), 콘택트(116)의 저항(Rc2), 및 저항성 재료(210)와 도전성 트레이스(205) 사이에 있는 콘택트의 저항(Rc3)의 함수이다. 저항성 전압 강하는 저항성 재료 z-높이 h1의 강력한 기능으로서 대부분 z-치수를 따라 발생하는 것이다. 실시예들에서, 저항성 재료(210)의 전기 저항 기여는 도전성 트레이스 저항 R2, 제1 콘택트 저항 Rc1, 제2 컨택트 저항 Rc2, 및 제3 콘택트 저항 Rc3의 합의 2배보다 크다. 추가적인 실시예들에서, 저항기 필러(210)의 전기 저항 기여는 도전성 트레이스 저항 R2; 제1 저항기 콘택트 저항 Rc1; 제2 저항기 콘택트 저항 Rc2; 및 제3 콘택트 저항 Rc3의 합의 3배보다 크다. 저항기 필러(210)와 도전성 트레이스(205) 양측 모두가 폴리실리콘인 특정 실시예들에서(후자가 더 낮은 저항으로 불순물 도핑됨), R1은 적어도 50nm의 z-높이 h1를 갖는 저항기 필러(210)에 대해 적어도 2000Ω을 갖는 반면, R2, Rc1, Rc2, 및 Rc3의 합는 500Ω 이하이다. 이러한 소정 실시예들에서, 도전성 트레이스(205)는 50nm 이하의 재료 z-높이(두께) h2에 대해 100Ω 이하의 전기 저항을 갖는다.
도 3a는 일 실시예에 따른, 트랜지스터(302)와 필러 저항기(303)를 포함하는 집적 회로 구조체(301)의 평면도이다. 도 3b는 일 실시예에 따른, 도 3a에 도시된 b-b' 라인을 따른 집적 회로 구조체(301)의 제1 단면도이다. 도 3c는 일 실시예에 따른, 도 3a에 도시된 c-c' 라인을 따른 집적 회로 구조체(301)의 제2 단면도이다. 필러 저항기(303)는 저항기 콘택트(315)와 도전성 트레이스(205)를 물리적 및 전기적 접촉시키는 저항성 재료(210)의 필러를 포함한다. 도전성 트레이스(205)는 추가적으로 저항기 콘택트(316)와 물리적 및 전기적 접촉된다. 저항성 재료(210)는 도 2a 내지 도 2c와 관련하여 상술한 임의의 또는 모든 속성을 가질 수 있다. 마찬가지로, 저항기 콘택트들(315, 316)은 각각 저항기 콘택트들(215, 216)에 대해 상술한 임의의 또는 모든 속성을 가질 수 있다. 도전성 트레이스(205)도 도 2a 내지 도 2c와 관련하여 상술한 임의의 또는 모든 속성을 가질 수 있다. 따라서, 필러 저항기(303)는 필러 저항기(201)의 추가적인 실시예들을 추가로 특정한다.
도 3b에 도시된 바와 같이, 필러 저항기(303)는 서로 상부 표면 평면을 갖는, 실질적으로 평면 저항기 콘택트들(315, 316)을 포함한다. 이와 같이, 저항기 콘택트(316)는 저항성 재료 z-높이 h1와 제1 저항기 콘택트(315)의 z-치수 z-높이 h4의 합과 실질적으로 동일한, 도전성 트레이스(205)로부터의 z-치수 z-높이 h3를 갖는다. 저항기 콘택트(316)에 대해 낮은 저항성 재료를 사용함으로써, h3를 따르는 저항성 강하는 비교할 만한 수직 치수의 임의의 충전된 비아를 위한 것처럼 무시 가능하다. 도 3a 및 도 3b에 추가로 도시된 바와 같이, 저항기 콘택트(315)는 저항성 재료(210)의 필러의 전체 상부 표면적과 인터페이싱하고 도전성 트레이스(205)와 인터페이싱하는 필러와 실질적으로 동일한 측방향 길이 L2를 갖는다. 콘택트(315)가 필러의 전체 단면상에 랜딩함으로써, 콘택트(315)와 연관된 콘택트 저항은 최소 측방향 치수 L2의 기능인 단면적을 갖는 저항성 재료의 필러에 대해 최소화될 수 있다. 추가적으로 주목할 것은, 콘택트(315)는 콘택트(315)의 풋프린트가 저항성 재료(210)의 풋프린트와 일치하도록 저항성 재료(210)의 필러에 완벽하게 정렬된다는 것이다. 모든 공지된 리소그래피-기반 패터닝 프로세스들이 일부 고유 오버레이 오차를 발생시키기 때문에, 콘택트(315)는 본 기술분야에서 "자기 정렬"로서 지칭되는 구조의 클래스에 속하는 것으로 최상으로 기술된다. 콘택트(315)는 본 명세서의 어딘가에 추가로 기술된 바와 같이, IC 구조체(301)의 유리한 측방향 스케일링을 허용하는 저항성 재료(210)에 "자기 정렬"된다. 소정 실시예들에서, 저항성 재료(210) 및/또는 콘택트(316)는 도전성 트레이스(205)에 대한 포토리소그래피 패턴 정렬에 좌우될 수 있다(즉, "비자기 정렬"). 도 3a, 도 3b 및 도 3c에 도시된 예시적인 실시예에서, 저항성 재료(210)와 콘택트(316) 양측 모두는 낮은 대응하는 콘택트 저항을 보장하기 위해 도전성 트레이스(205) 상에 완전히 랜딩된다. 완벽한 랜딩을 위해, 도전성 트레이스(205)는 저항성 재료(210)(및 콘택(315))의 폭 w2보다 큰 측방향 폭 w1과, 저항성 재료(210)의 측방향 길이 l2, 콘택트(316)의 측방향 길이 l3, 및 개재 스페이스 s1의 합보다 큰 측방향 길이 l1를 가질 수 있다. 도전성 트레이스(205)의 측방향 치수를 초과하는 콘택트 미스레지스트레이션은 콘택트 저항을 증가시킬 것으로 예측될 수 있다.
실시예들에서, 트랜지스터(302)는 채널의 대향측에 배치되는 반도체 소스/드레인 영역을 갖는 게이트 스택 아래 배치되는 반도체 채널을 포함하는 MOSFET이다. 도 3a, 도 3b 및 도 3c에 도시된 예시적인 실시예에서, 트랜지스터(302)는 기판(105)으로부터 연장되는 하나 이상의 비평면 반도체 바디(325)를 포함한다. 따라서, 반도체 바디(325)는 기판(105)과 실질적으로 동일한 단결정 반도체(예를 들어, 실리콘)일 수 있다. finFET가 도 3a, 도 3b 및 도 3c에 예시되어 있지만, 필러 저항기들은 본 명세서에 기술된 실질적으로 동일한 방식으로 평면 트랜지스터들과 통합될 수도 있다. 반도체 바디(325)는 제1 소스/드레인 콘택트(317)와 전기적으로 접촉하는 비평면 반도체 바디(325)의 제1 단부에 제1 소스/드레인 영역을 더 포함한다. 반도체 바디(325)는 제2 소스/드레인 콘택트(318)와 전기적으로 접촉하는 비평면 반도체 바디(325)의 제2 단부에 제2 소스/드레인 영역을 더 포함한다. 반도체 바디(325)는 제2 소스/드레인 영역 간에 채널 영역을 더 포함한다. 실시예들에서, 소스/드레인 콘택트(317, 318)의 쌍은 제1 및 제2 저항기 콘택트(315, 316)와 실질적으로 동일한 조성물을 갖는다. 도시된 예시적인 실시예에서, 소스/드레인 콘택트(317, 318)의 상부 표면은 또한 저항기 콘택트(315, 316)의 상부 표면과 평탄하다.
도 3a 및 도 3b에 추가로 도시된 바와 같이, 게이트 전극(331)은 반도체 바디(325)의 채널 일부 위에 배치된다. 게이트 유전체(도시 생략)가 게이트 전극(331)과 반도체 바디(325) 사이에 배치되어 게이트 스택을 완성하고 게이트 전극(331)에 대한 채널의 용량성 커플링을 가능하게 한다. 필러 저항기(303)가 어떻게 복수의 트랜지스터들 간에 배치될 수 있는지를 예시하기 위해 도 3a, 도 3b에 제2 게이트 전극(332)이 추가로 도시되어 있다. 게이트 전극(331)은 분리 유전체(106)의 상부 표면으로부터 z-높이 h5만큼 연장된다. 실시예들에서, 저항성 재료 필러 z-높이 h1는 게이트 전극 z-높이 h5보다 크지 않다. 추가적인 실시예들에서, 게이트 전극 z-높이 h5는 저항성 재료 필러 z-높이 h1와 도전성 트레이스 z-높이 h2의 합보다 작지 않고, 저항성 재료 필러 z-높이 h1, 도전성 트레이스 z-높이 h2, 및 콘택트 z-높이 h4의 합보다 크지 않다. 저항성 재료(210)가 또한 (예를 들어, 본 명세서에서 추가로 어딘가에 기술되어 있는 게이트 교체 프로세스에서) 희생용 게이트 전극 재료의 역할을 하고 콘택트(315)가 저항성 재료(210)에 자기 정렬되는 유리한 실시예들에서, 게이트 전극 z-높이 h5는 필러 z-높이 h1와 도전성 트레이스 z-높이 h2의 합보다 크다.
도 3b 및 도 3c에 도시된 바와 같이, 저항기 콘택트(315)는 분리 유전체(340)에 의해 둘러싸인다. 저항기 콘택트(315)는 이와는 달리 저항성 재료(210)를 전기적으로 단락시킬 수 있는 저항기 콘택트들(315, 316)을 전기적으로 분리시키기 위해 스페이스 s1(도 3a)를 채우는 분리 유전체(340)에 의해 유사하게 둘러싸인다. 분리 유전체(340)는 필러 저항기(303)로부터 트랜지스터(302)를 전기적으로 절연시키는, 저항성 재료(210)로부터 게이트 전극(331)에 추가로 공간을 형성한다. 분리 유전체(340)는 필러 저항기(303)로부터 게이트 전극(332)을 전기적으로 절연시키는, 저항기 콘택트(316) 및/또는 도전성 트레이스(205)로부터 게이트 전극(332)에 추가로 공간을 형성한다. 예시적인 실시예에서, 게이트 캡핑 유전체(351)는 저항기 콘택트들(315, 316)의 상부 표면과 게이트 스택을 평탄화하는, 게이트 전극(331) 위에 배치된다. 일 실시예에서, 분리 유전체(340)와 게이트 캡핑 유전체(351)는 선택적으로 2개의 재료들 간에 에칭을 허용하는 별개의 재료이다. 분리 유전체(340)와 게이트 캡핑 유전체(351) 중 어느 하나 또는 양측 모두는 선택적으로 재료들 간에 에칭을 허용하는 분리 유전체(106)와 구별되는 조성물일 수 있다. 예시적인 실시예들에서, 분리 유전체(340)와 게이트 캡핑 유전체(351) 중 어느 하나 또는 양측 모두는 SiO, SiON, SiN, SiCN, SiC, 로우-k 유전체(예를 들어, 탄소-도핑 산화물) 또는 이와 유사한 것 중 하나 이상을 포함한다.
필러 저항기들 및 이들을 통합하는 IC는 매우 다양한 기술로 제조될 수 있다. 도 4a는 하나의 예시적인 실시예에 따라, 필러 저항기를 형성하기 위한 방법(401)을 예시하는 흐름도이다. 예를 들어, 도 2a, 도 2b에 예시된 필러 저항기(201) 또는 도 3a, 도 3b에 예시된 필러 저항기(303)를 제조하기 위해 방법(401)이 실시될 수 있다.
방법(401)은 기판 위에 측방향으로 연장되는 도전성 트레이스 또는 상호접속 피처가 예를 들어, 절연성 유전체 재료 위에 또는 그 내부에 형성되는 동작(410)에서 시작한다. 동작(401)에는 임의의 제조 기술이 활용될 수 있다. 예를 들어, 도전성 재료막에는 도전성막 위에 퇴적된 포토레지스트와, 도전성막의 일부를 마스크하기 위해 리소그래피 패터닝되는 포토레지스트가 퇴적될 수 있다. 도전성막의 비마스크(unmasked) 부분은 에칭되어 제거되고 마스크도 제거될 수 있다.
다음으로, 방법(401)은 저항성 재료막이 동작(410)에서 형성된 도전성 트레이스 위에 퇴적되는 동작(420)으로 진행한다. CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 이와 유사한 것과 같은, 그러나 이에 한정되지 않는 임의의 퇴적 프로세스가 저항성 재료를 예를 들어, 적어도 50nm의 막 두께로 퇴적하는 데 이용될 수 있다. 또한, 동작(420)에서, 저항성 재료막은 예를 들어, 하나 이상의 포토리소그래피 마스킹 및 에칭 프로세스에 의해 패터닝된다. 저항기 필러 마스크는 동작(410)에서 형성된 도전성 트레이스에 정렬될 수 있다. 다음으로, 비마스크 저항성 재료는 도전성 트레이스의 일부(예를 들어, 제1 단부) 상에 랜딩된 저항성 재료의 필러를 남겨두고 에칭되어 제거될 수 있다. 선택적으로, 필러를 패터닝하기 전에, 10-50nm의 리세스는 동작(410)에서 형성된 도전성 트레이스와의 정렬시 저항성 재료막내에 에칭될 수 있다. 다음으로, 이 리세스는 유전체 재료로 뒤채워지고, 저항성 재료막으로 패터닝되고나서, 필러가 필러 에칭동안 마스크의 역할을 하는 유전체 재료와 함께 자기 정렬 방식으로 에칭될 수 있다.
동작(430)에서, 콘택트가 저항기 필러에 형성된다. 다른 콘택트는 동작(440)에서 도전성 트레이스의 제2 단부에 추가로 형성된다. 동작들(430 및 440)은 임의 순서로 또는 동시에 형성될 수 있다. 필러 에치가 유전체 마스크에 의해 형성된 일 실시예에서, 분리 유전체는 예를 들어, 임의의 공지된 CVD 또는 스핀-온 프로세스에 의해 유전체-마스크 필러 위에 퇴적된다. 이용되는 분리 유전체 퇴적 프로세스가 자기-평탄화(self-planarizing)가 아니라면, 분리 유전체는 임의의 평탄화 기술(예를 들어, 화학-기계적 연마)을 이용하여 저항기 필러 상에 유전체 마스크에 의해 평탄화될 수 있다. 다음으로, 필러 상의 유전체 마스크를 제거하여 필러를 노출시킬 수 있다. 다음으로, 콘택트 금속은 필러 상에 뒤채워지고 분리 유전체에 의해 평탄화될 수 있다. 다른 실시예에서, 저항기 필러에 대한 자기 정렬 콘택트는 비마스크 저항기 필러 위에 분리 유전체를 첫번째로 피착함으로써 형성될 수 있거나, 다시 임의의 알려진 CVD 또는 스핀 온 프로세스에 의해 형성될 수 있다. 이용되는 분리 유전체 퇴적 프로세스가 자기-평탄화가 아니라면, 분리 유전체는 임의의 평탄화 기술(예를 들어, 화학-기계적 연마)을 이용하여 저항기 필러에 의해 평탄화될 수 있다. 다음으로, 저항기 필러는 필러 z-높이가 50nm 내지 200nm가 되도록 예를 들어, 선택 에칭 프로세스에 의해 분리 유전체에 대해 10-50nm만큼 리세스될 수 있다. 다음으로, 콘택트 금속은 저항기 필러 리세스 내에 뒤채워질 수 있다.
콘택트 금속은 저항기 필러 내에만 콘택트 금속을 채워 넣기 위해 둘러싸고 있는 분리 유전체에 의해 평탄화될 수 있다. 추가적인 실시예에서, 도전성 트레이스에 대한 콘택트는 도전성 트레이스의 제2 단부 상에 배치된 희생용 필러 내에 저항성 재료를 추가적으로 패터닝함으로써(동작(420)에서) 형성될 수 있다. 이 패터닝은 저항기 필러의 패터닝과 동시에 수행될 수 있다. 다음으로, 분리 유전체는 저항기 필러와 동시에 희생용 필러 위에 퇴적될 수 있다. 다음으로, 희생용 필러는 분리 유전체에 대해 추후 선택적으로 제거되어 도전성 트레이스의 제2 단부가 노출될 수 있다. 다음으로, 콘택트 금속은 희생용 필러의 제거에 의해 남겨진 개구부 내에 뒤채워질 수 있다. 다음으로, 분리 유전체에 의한 콘택트 금속의 평탄화는 또한 저항기 필러로부터 전기적으로 분리되는 비아 내에 콘택트 금속을 채워 넣는다. 방법(401)은 MOSFET 게이트 전극, MOSFET 소스/드레인, 또는 다른 저항기들과 같은, 그러나 이에 한정되지 않는, 기판 위에 형성되는 IC의 다른 컴포넌트들에 저항기 콘택트들을 상호접속시키는 것으로 완료된다.
도 4b는 방법(401)의 특정 실시예에 따라, MOSFET 및 저항기 필러를 포함하는 IC 구조체를 형성하기 위한 방법(402)을 예시하는 흐름도이다. 방법(401)과 관련하여 기술되는 소정 동작들은 도 4b에 도시된 예시적인 실시예에 대해 더욱 상세히 기술된다. 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g 및 도 5h는 유리한 실시예들에 따라, 방법(402)에서의 선택된 동작들이 전개적으로 수행되는, FET 및 저항기 필러를 포함하는 IC 구조체의 단면도들이다. 도 2a, 도 2b, 도 3a, 도 3b 및 도 3c에 도입된 참조 번호들은 도 5a-도 5h에 추가적으로 예시된 대응하는 구조체를 위해 유지된다.
도 4b를 참조하면, 방법(402)은 기판 위에 배치된 분리 유전체 내에 트랜지스터 반도체 바디가 형성되는 동작(404)에서 시작한다. 도 5a에 도시되는 예에서, 비평면 반도체 바디, 또는 핀, 325는 기판(105) 내에 에칭된다. 반도체 바디(325)와 기판(105)은 예를 들어, 상술한 것들 중 임의의 것과 같은, 트랜지스터의 형성에 적합한 임의의 다른 반도체 재료 시스템 또는 실질적으로 단결정 실리콘일 수 있다. 추가적으로 예시된 바와 같이, 반도체 바디(325)는 분리 유전체(106)를 통해 연장되는데, 이 분리 유전체는 예를 들어, 반도체 바디(325) 위에 퇴적되고, 반도체 바디(325)의 상부 표면에 의해 평탄화되고나서 종래의 기술들을 이용하여 리세싱됨으로써 원하는 핀 z-높이가 노출된다.
도 4b로 되돌아 가면, 동작(405)에서, 도전성 트레이스는 동작(404)에 형성된 트랜지스터 반도체 바디에 인접하여 형성된다. 도 5b는 PVD, CVD 또는 ALD와 같은, 그러나 이에 한정되지 않는 임의의 종래의 기술을 이용하여 분리 유전체 재료(106) 위에 퇴적되는 예시적인 도전성(낮은 저항) 박막을 예시한다. 하나의 예시적인 실시예에서, 폴리실리콘은 CVD에 의해 퇴적된다. 폴리실리콘은 원하는 낮은 비저항으로 인-시츄(in-situ) 또는 엑스-시츄(ex-situ)로 도핑된다. 다음으로, 도전성 박막은 예를 들어, 기판(105)의 일부 위에 측방향으로 연장되는 도전성 트레이스(205)를 형성하기 위해 종래의 포토리소그래피 및 에칭 기술에 의해 패터닝된다. 도전성 박막에 적합한 임의의 에칭이 활용될 수 있다. 도전성 박막이 도핑된 폴리실리콘이고 반도체 바디(325)가 실리콘을 포함하는 하나의 유리한 실시예에서, 비도핑되거나, 보다 저농도로 도핑되거나, 상보적으로 도핑된 실리콘 위에(이에 대해 선택적으로) 우선적으로 도핑된(예를 들어, 보론-풍부(boron-rich)) 폴리실리콘을 에칭하는 습식 에칭 프로세스를 이용하여 도전성 트레이스(205)를 패터닝한다
도 4b로 되돌아 가면, 방법(402)은 동작(404)에서 형성된 트랜지스터 반도체 바디 위에, 그리고 동작(405)에서 형성된 도전성 트레이스 위에 저항성 재료가 퇴적되는 동작(406)에서 계속해서 이어진다. 도 5b에 도시된 예시적인 실시예에서, 저항성 재료(510)(예를 들어, 타겟 비저항에 도핑된 폴리실리콘)는 예를 들어, 반도체(325) 위에 그리고 도전성 트레이스(205) 위에 적어도 50nm의 두께로 퇴적된다. 아래 추가로 기술된 바와 같이, 게이트 교체 프로세스시 저항성 재료(510)가 추가적으로 희생용 트랜지스터 게이트의 역할을 하는 실시예들의 경우, 저항성 재료(510)는 희생용 게이트에 대한 제약에 의해 허용되는 200nm를 초과하는 두께로 퇴적되어, 필러 저항기가 주어진 측방향 필러 치수에 대해 더 큰 최대 저항을 갖게 할 수 있다. 하나의 예시적인 실시예에서, 폴리실리콘은 CVD에 의해 50nm를 초과하는 두께로 퇴적되고, 유리하게는 75nm를 초과하는 두께로 퇴적된다. 폴리실리콘은 예를 들어, 도전성 트레이스(205)보다 더 높은 원하는 비저항으로 인-시츄 또는 엑스-시츄로 도핑된다. 저항성 재료(510)는 SiON, SiN, SiO, SiC, SiCN, SiOC 또는 이와 유시한 것과 같은 유전체 하드마스크(551)에 의해 평탄화되어 덮혀 있다.
도 4b로 되돌아 가면, 동작(407)에서, 저항성 재료가 패터닝되고 동작(405)에서 형성된 도전성 트레이스 위에(이 도전성 트레이스와 일직선으로) 리세스가 형성된다. 하나의 예시적인 실시예에서, 종래의 포토리소그래피 동작은 도전성 트레이스의 끝에 정렬된 개구부를 갖는 마스크를 패터닝한다. 유전체 하드마스크의 노출된 부분이 에칭되고 저항성 재료 두께의 일부가 제거되어 리세스가 형성된다. 동작(408)에서, 동작(407)에 형성된 저항성 재료 리세스는 희생용 재료에 의해 뒤채워진다. 도 5c에 추가적으로 도시된 예시적인 실시예에서, 희생용 충전 재료(541)는 저항성 재료(510) 내에 에칭된 리세스에 퇴적된다. 희생용 충전 재료(541)는 SiON, SiN, SiO 또는 이와 유사한 것과 같은 임의의 재료일 수 있으며, 이것은 저항성 재료(510) 위에 추후 적절하게 선택적으로 제거될 수 있다. 하나의 그러한 실시예에서, 동작(408)에서 뒤채워진 희생용 재료는 유전체 하드마스크(551)의 것과는 별개의 조성물을 갖는다. CVD, ALD, 또는 자기-평탄화 스핀-온 프로세스와 같은 임의의 종래의 퇴적 프로세스를 활용하여 희생용 충전 재료(541)를 형성할 수 있다. 희생용 재료 퇴적이 자기-평탄화가 아니었다면, 평탄화 동작을 추후 수행하여 저항성 재료(510) 내의 리세스의 물리적 한계에 희생용 충전 재료(541)를 제한할 수 있다.
도 4b에서, 방법(402)은 저항성 재료를 패터닝하여, 희생용 게이트 전극의 역할을 할 수 있는, 트랜지스터 반도체 바디 위에 배치되는 저항성 재료로부터 분리된 도전성 트레이스의 제1 단부 위에 배치되는 저항기 필러를 형성하는 동작(409)을 계속한다. 도 5d를 참조하면, 개구부들(509A, 509B, 및 509C)는 도전성 트레이스(205)에 추후 형성되는 콘택트로부터 필러 저항기(210)를 분리시키는 역할을 하게 될 도전성 트레이스(205)의 적어도 일부를 노출시키는 개구부(509A)에 의해, 저항성 재료(510)의 z-높이(두께)를 통해 패터닝된다. 도 5d에 추가로 도시된 바와 같이, 개구부(509B)는 반도체 바디(325)의 채널 부분 위에 배치된 희생용 게이트(531)로부터 도전성 트레이스(205)와 필러 저항기(210)를 추가적으로 분리시킨다. 마찬가지로, 개구부(509C)는 희생용 게이트(532)로부터 도전성 트레이스(205)를 추가적으로 분리한다. 하나의 유리한 실시예에서, 포토리소그래피 기술로 정의된 마스크는 희생용 게이트(531)를 패터닝하는데 이용되는 한편, 희생용 충전 재료(541)는 자기-정렬 필러 에칭을 위한 하드마스크로서 이용될 수 있으며, 이로써 추가적인 마스크층 및/또는 미스레지스트레이션 오차를 초래하지 않고 기존 게이트-교체 프로세스에 필러 저항기(210)가 통합된다. 예를 들어, 개구부(509A)의 제1 에지는 동작(409)에서 포토리소그래피 없이 저항성 재료(210)를 묘사할 수 있는 한편, 희생용 저항기 필러(512)를 묘사하는 개구부(509A)의 제2 에지는 동작(409)에서 프린트된 포토리소그래피 마스크의 결과물일 수 있다. 마찬가지로, 개구부(509B)는 미리 묘사된 하드마스크(541)와, 동작(409)에서 프린트된 포토리소그래피 마스크의 통합(union)인 에지를 가질 수 있다. 개구부(509C)는 동작(409)에서 포토리소그래피에 의해 완벽하게 묘사될 수 있다. 저항성 재료(510)는 특별한 저항성 재료 조성물로 알려진 임의의 수단에 의해 필러(210), 희생용 필러(512) 및 희생용 게이트(531) 내에 에칭될 수 있다. 일례에서, 플라즈마 에칭은 폴리실리콘의 저항성 재료를 패터닝하는데 이용된다.
도 4b에서, 방법(402)은 동작(409)에서 형성된 수직 저항기 필러(및 희생용 게이트) 주위에 분리 유전체가 퇴적되는 동작(411)을 계속한다. CVD, ALD, 및 스핀-온 프로세스와 같은, 그러나 이에 한정되지 않는 임의의 종래의 유전체 퇴적 기술이 동작(411)에서 이용될 수 있다. 도 5e에 추가적으로 도시된 예시적인 실시예에서, 분리 유전체(340)는 희생용 게이트(531)(및 하드마스크(551))와 저항기 필러(210)(및 희생용 충전 재료(541)) 위에 퇴적된다. 분리 유전체(340)는 로우-k 유전체(예를 들어, SiOC 등)와 같은 임의의 공지된 유전체 재료, 또는 그밖의 다른 것(예를 들어, SiCN, SiN, SiON, SiO)일 수 있다. 분리 유전체(340)가 자기-평탄화 프로세스에 의해 퇴적되지 않으면, 하드마스크(551)와 희생용 충전 재료(541)과 실질적으로 평면인 분리 유전체(340)의 상부 표면을 가져오기 위한 퇴적에 이어서 평탄화 프로세스를 행할 수 있으며, 이로써 하드마스크(551)와 희생용 충전 재료(541) 양측 모두의 상부 표면이 노출되게 된다.
도 4b로 되돌아 가면, 방법(402)은 도전성 트레이스의 제2 단부 위에 남겨진 저항성 재료를 제거하여 콘택트가 랜딩될 도전성 트레이스의 끝을 노출시키는 동작(420)에서 계속해서 이어진다. 도 5e에 도시된 예시적인 실시예에서, 저항기 필러(210) 또는 희생용 게이트(531, 532)를 노출시키지 않고 희생용 필러(512)를 노출시키기 위한, 하드마스크 부분(551)의 패터닝된 에칭이 수행된다. 저항성 재료(512)를 노출시키기 위한 포토리소그래피 동작 및 하드마스크 에칭과 같은 임의의 패터닝 프로세스가 동작(420)에서 이용될 수 있다. 다음으로, 저항성 재료(예를 들어, 폴리실리콘)에 선택적인 에칭을 이용하여, 둘러싸고 있는 분리 유전체(340)로부터 희생용 저항기 필러(512)를 자기-정렬 방식으로 제거할 수 있다. 도 5f에 추가적으로 도시된 바와 같이, 희생용 필러(542)를 형성하기 위해 저항성 재료(512)가 제거된 영역 내에 다른 희생용 재료가 뒤채워진다. 희생용 필러(542)는 SiN, SiON, SiO, 및 이와 유사한 것과 같은 분리 유전체(340)에 선택적으로 적합하게 추후 제거될 수 있는 임의의 공지된 재료일 수 있다. 하나의 유리한 실시예에서, 희생용 필러(542)는 희생용 충전 재료(541)와 동일한 재료 조성물을 갖는다.
도 4b로 되돌아 가면, 방법(402)은 트랜지스터 반도체 바디 위에 배치된 희생용 저항성 재료가 교체 게이트 전극 프로세스의 일부로서 제거되는 동작(425)을 계속한다. 희생용 저항성 재료를 제거함으로써 초래된 개구부를 백필링하는 게이트 교체 프로세스가 계속해서 이어진다. 도 5f 및 도 5g에 도시된 예시적인 실시예에서, 게이트 전극(331)과 반도체 바디(325) 간에 배치된 게이트 유전체(도시 생략)를 추가적으로 포함하는 게이트 스택의 일부인, 희생용 저항성 재료(531)를 게이트 전극(331)으로 교체하기 위한 임의의 공지된 게이트 교체 프로세스가 수행될 수 있다. 일 실시예에서, 하드마스크(551)를 포토리소그래피 패터닝없이 제거하는 자기-정렬 방식으로 (예를 들어, 임의의 공지된 연마 또는 다른 글로벌 에치백 프로세스, 또는 분리(340) 및/또는 희생용 충전 재료(541), 및/또는 희생용 필러(542)에 대해 하드마스크(551)에 선택적인 것으로 알려진 에칭을 통해) 게이트 교체 프로세스가 수행된다. 희생용 저항성 재료(531 및 532)의 노출시, 선택적인 에칭을 이용하여 반도체 바디(325)의 채널 영역을 노출시킨다. 다음으로, 게이트 스택을 형성하기 위해 임의의 공지된 게이트 스택 퇴적 프로세스가 이용될 수 있다. 예를 들어, HfO2, 금속 실리케이트 또는 이와 유사한 것과 같은 하이-k 게이트 재료가 ALD와 같은 임의의 적절한 퇴적 프로세스에 의해 퇴적된다. 하나 이상의 일함수 금속 및 충전 금속과 같은 게이트 전극 재료는, 게이트 유전체 위에 퇴적되고, 둘러싸고 있는 유전체에 의해 패터닝되어 게이트 전극들(331, 332)을 형성한다. 게이트 캡핑 유전체(351, 352)를 형성하기 위해 게이트 리세스 에칭 및 캡핑 프로세스가 이용될 수 있다.
도 4b로 되돌아 가면, 동작(440)에서, 수직 저항기 필러가 노출되고, 도전성 트레이스의 일부는 콘택트 금속화를 대비해서 노출된다. 다음으로, 동작(450)에서 콘택트 금속화가 퇴적된다. 하나의 유리한 실시예에서, 필러 저항기의 콘택트 금속화는 트랜지스터 소스/드레인의 콘택트 금속화와 동시에 수행된다. 추가적인 실시예에서, 필러 저항기의 콘택트 금속화는 저항기 필러의 상부 표면 영역에 완전히 자기-정렬된다. 도 5h에 도시된 예시적인 실시예에서, 저항기 콘택트들(315 및 316)은 분리 유전체(340)에 대해 선택적으로 희생용 충전 재료(541)(도 5g)와 희생용 필러(542)를 제거하고 원하는 콘택트 금속으로 뒤채움으로써 동시에 형성된다. 필러(210)를 다시 불러내어 희생용 충전 재료(541)를 마스크로 사용하여 에칭하였고, 그에 따라 콘택트 금속(315)과 수직 저항기 필러(210) 간에 미스레지스트레이션이 없다. 동일한 콘택트 금속은, (도 5h에 도시된 z-x 평면을 벗어나 있는) 게이트 전극(331) 아래의 반도체 채널의 대향측에 배치되는 반도체 바디(325)의 한 쌍의 반도체 소스/드레인 영역 상에 동시에 퇴적될 수도 있다. 다음으로, 퇴적된 콘택트 금속은 상부 표면들이 서로 평탄한 완전히 금속화된 단자들을 갖는 트랜지스터 및 필러 저항기에 도달하도록 임의의 공지된 프로세스에 의해 평탄화될 수 있다.
도 4b의 토론을 완료하면, 방법(402)은 예를 들어, 트랜지스터의 적어도 하나의 단자를 필러 저항기의 적어도 하나의 단자와 상호 접속시킴으로써 IC의 임의의 종래의 백엔드 프로세싱에 의해 동작(455)에서 종료한다.
도 6은 본 발명의 하나 이상의 실시예에 따라 모바일 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 머신(1006)이 수직 저항기 필러를 포함하는 IC 구조체를 사용하는 시스템(1000)을 예시한다. 서버 머신(1006)은 예를 들어, 예시적인 실시예에서 패키징된 모놀리식 IC(1050)를 포함하는, 전자 데이터 프로세싱에 대해 함께 네트워킹되고 랙(rack) 내에 배치되는 임의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1005)은 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 송신, 또는 이와 유사한 것의 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은 태블릿, 스마트 폰, 랩탑 컴퓨터, 기타 등등 중 임의의 것일 수 있으며, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성, 광학 터치스크린), 칩-레벨 또는 패키지-레벨 통합 시스템(1010), 및 배터리(1015)를 포함할 수 있다.
확대도(1020)에 예시된 통합 시스템(1010)내에 배치되거나, 서버 머신(1006) 내에 단독형 패키징된 칩으로서 배치되든지 간에, 패키징된 모놀리식 IC(1050)는 예를 들어, 본원에서의 어딘가에서 설명되는 바와 같이, 수직 저항기 필러를 사용하는 메모리 칩(예를 들어, RAM), 또는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서, 또는 이와 유사한 것)을 포함한다. 모놀리식 IC(1050)는 전력 관리 집적 회로(PMIC)(1030), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(1025)(예를 들어, 디지털 기저대역을 포함함, 아날로그 프론트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함), 및 그 제어기(1035) 중 하나 이상과 함께, 보드, 기판에 추가로 결합되거나, 또는 시스템 온 칩(SOC)(1060)에 통합될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC-DC 변환, 기타 등등을 수행할 수 있고, 따라서 배터리(1015)에 결합되는 입력, 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 구현에서, RFIC(1025)는 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 국한되지 않는 임의의 복수의 무선 표준들 또는 프로토콜들을 구현하도록 안테나(도시 생략)에 결합되는 출력을 갖는다. 대안적인 구현들에서, 이들 보드-레벨 모듈들 각각은 모놀리식 IC(1050)의 패키지 기판에 결합되는 개별 IC들 상에 또는 모놀리식 IC(1050)의 패키지 기판에 결합되는 단일 IC 내에 통합될 수 있다. 특정 실시예들에서, 프로세서 IC, 메모리 IC, RFIC, 또는 PMIC 중 적어도 하나는 본 명세서의 어딘가에 설명된 구조적 특징들 중 하나 이상을 갖는, 필러 저항기, 및/또는 트랜지스터 및 필러 저항기 구조를 통합시킨 로직 회로를 포함한다.
도 7은 본 개시 내용의 적어도 일부 구현들에 따라 배열되는 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는 예를 들어, 플랫폼(1005) 또는 서버 머신(1006) 내부에서 발견될 수 있다. 디바이스(1100)는 본 발명의 하나 이상의 실시예에 따라, 필러 저항기 구조, 트랜지스터 및 필러 저항기 구조를 추가로 통합시킬 수 있는 프로세서(1104)(예를 들어, 애플리케이션 프로세서)와 같은, 그러나 이에 한정되지 않는 다수의 컴포넌트를 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 프로세서(1104) 내에 패키징되는 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수도 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수도 있다.
다양한 예들에서, 하나 이상의 통신 칩들(1106)은 또한 마더보드(1102)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가적인 구현들에서, 통신 칩들(1106)은 프로세서(1104)의 일부일 수 있다. 그 애플리케이션들에 의존하여, 컴퓨팅 디바이스(1100)는 마더보드(1102)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 솔리드-스테이트 드라이브(SSD), 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스, 또는 이와 유사한 것을 포함하지만 이에 한정되지 않는다.
통신 칩(1106)은 컴퓨팅 디바이스(1100)에의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 그 용어는 관련 디바이스들이 임의의 배선을 포함하지 않음을 내포하지 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩들(1106)은 본 명세서의 어딘가에서 설명된 것들을 포함하지만 이에 국한되지 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 짧은 범위 무선 통신, 예컨대 Wi-Fi와 블루투스에 전용일 수 있고, 제2 통신 칩은 더 긴 범위 무선 통신, 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다.
본 명세서에 제시된 소정 특징들이 다양한 구현들을 참조하여 설명되었지만, 이 설명은 제한적인 의미에서 해석해서는 안된다. 따라서, 본 명세서에 기술되는 구현들뿐만 아니라, 본 개시 내용과 연관되는 기술 분야의 통상의 기술자들에게 명백한 다른 구현들의 다양한 변형들은 본 개시 내용의 사상 및 범위내에 있는 것으로 간주된다.
본 발명은 이와 같이 설명되는 실시예들에 한정되지 않으며, 첨부된 청구항들의 범위로부터 벗어나지 않으면서 수정 및 변형되어 실시될 수 있다는 것이 인식될 것이다. 위의 실시예들은 특징들의 특정 조합을 포함할 수 있다. 예를 들면:
하나 이상의 제1 실시예에서, 집적 회로(IC) 구조체는, 기판 위에 측방향으로 연장되는 도전성 트레이스를 포함한다. IC 구조체는 도전성 트레이스의 제1 단부와 접촉하는 저항성 재료의 필러를 더 포함하고, 필러는 도전성 트레이스와 인터페이싱하는 필러의 측방향 길이보다 더 큰 제1 z-높이로 제1 단부로부터 연장된다. IC 구조체는 필러와 접촉하여 배치되는 제1 저항기 콘택트를 더 포함한다. IC 구조체는 도전성 트레이스의 제2 단부와 접촉하여 배치되는 제2 저항기 콘택트를 더 포함한다.
하나 이상의 제1 실시예의 진척에서, 필러의 전기 저항은 도전성 트레이스 저항, 제1 저항기 콘택트 저항, 및 제2 저항기 콘택트 저항의 누적 합의 2배보다 크다.
하나 이상의 제1 실시예의 진척에서, 도전성 트레이스는 제1 z-높이보다 낮은 제2 z-높이, 그러나 필러의 측방향 길이와 제2 저항기 콘택트의 측방향 길이의 합보다 큰 측방향 길이를 갖는 제1 재료를 포함한다.
바로 위의 실시예의 진척에서, 제2 저항기 콘택트는 제1 저항기 콘택트의 제4 z-높이와 제1 z-높이의 합과 실질적으로 동일한, 도전성 트레이스의 제2 단부로부터의 제3 z-높이를 갖는다.
하나 이상의 제1 실시예의 진척에서, 제1 저항기 콘택트는 필러의 전체 상부 표면과 인터페이싱하며, 도전성 트레이스와 인터페이싱하는 필러의 측방향 길이와 실질적으로 동일한 측방향 길이를 갖는다.
하나 이상의 제1 실시예의 진척에서, 필러와 도전성 트레이스는 폴리실리콘을 포함하고, 도전성 트레이스는 필러보다 더 높은 불순물 농도로 도핑된다.
상술한 실시예들 중 어느 하나의 진척에서, IC 구조체는 기판 위에 배치되고 필러에 인접하는 트랜지스터를 더 포함한다. 트랜지스터는 반도체 채널 위에 배치되는 게이트 스택을 더 포함하고, 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함한다. 트랜지스터는 반도체 채널의 대향측에 배치되는 한 쌍의 반도체 소스/드레인을 더 포함한다. 트랜지스터는 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 더 포함한다. 도전성 트레이스는 제2 z-높이를 갖는 제1 재료를 포함한다. 게이트 전극은 기판 위에 배치되는 분리 유전체의 표면으로부터, 제1 z-높이와 제2 z-높이의 합보다 큰 z-높이로 연장된다.
바로 위의 실시예의 진척에서, 제2 저항기 콘택트는 제1 저항기 콘택트의 제4 z-높이와 제1 z-높이의 합과 대략 동일한, 도전성 트레이스의 제2 단부로부터의 제3 z-높이를 갖는다.
하나 이상의 제1 실시예의 진척에서, IC 구조체는 기판 위에 배치되고 필러에 인접하는 트랜지스터를 더 포함한다. 트랜지스터는 반도체 채널 위에 배치되는 게이트 스택을 더 포함하고, 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함한다. 트랜지스터는 반도체 채널의 대향측에 배치되는 한 쌍의 반도체 소스/드레인을 더 포함한다. 트랜지스터는 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 더 포함하고, 한 쌍의 소스/드레인 콘택트는 제1 및 제2 저항기 콘택트와 실질적으로 동일한 조성을 갖는다.
하나 이상의 제1 실시예의 진척에서, IC 구조체는 기판 위에 배치되고 필러에 인접하는 트랜지스터를 더 포함한다. 트랜지스터는 반도체 채널 위에 배치되는 게이트 스택을 더 포함하고, 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함한다. 트랜지스터는 반도체 채널의 대향측에 배치되는 한 쌍의 반도체 소스/드레인을 더 포함한다. 트랜지스터는 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 더 포함한다. 트랜지스터는 필러와 제1 저항기 콘택트를 둘러싸는 분리 유전체를 더 포함하고, 분리 유전체는 게이트 전극 및 제2 저항기 콘택트로부터 필러를 측방향으로 분리시킨다.
상술한 실시예들 중 임의의 것의 진척에서, 제1 z-높이는 50-200nm이다. 필러의 측방향 길이는 25nm이하이다. 제2 저항기 콘택트의 측방향 길이는 25nm이하이다. 도전성 트레이스는 필러의 측방향 길이와 제2 저항기 콘택트의 측방향 길이의 합과 제1 z-높이 사이에 있는 측방향 길이를 갖는 도핑된 폴리실리콘을 포함한다.
하나 이상의 제2 실시예에서, 시스템 온 칩(SOC)은 프로세서 로직 회로를 포함한다. SOC는 프로세서 로직 회로와 결합되는 메모리 회로를 포함한다. SOC는 프로세서 로직 회로와 결합되고 무선 송신 회로와 무선 수신기 회로를 포함하는 RF 회로를 포함한다. SOC는 DC 전원을 수신하는 입력과 프로세서 로직 회로, 메모리 회로, 및 RF 회로 중 적어도 하나와 결합되는 출력을 포함하는 전력 관리 회로를 포함하고, 프로세서 로직 회로, 메모리 회로, RF 회로, 또는 전력 관리 회로 중 적어도 하나는, 상술한 청구항들 중 어느 한 항의 집적 회로(IC) 구조체를 포함한다.
하나 이상의 제2 실시예의 진척에서, 필러의 전기 저항은 적어도 2000Ω이며, 또한 도전성 트레이스 저항, 제1 저항기 콘택트 저항, 및 제2 저항기 콘택트 저항의 누적 합의 2배보다 크다.
하나 이상의 제3 실시예에서, 집적 회로(IC) 구조체를 제조하는 방법은, 기판 위에 측방향으로 연장되는 도전성 트레이스를 형성하는 단계를 포함한다. 본 방법은 도전성 트레이스의 제1 단부 상에 저항기 필러를 형성하는 단계를 더 포함한다. 본 방법은 필러 상에 배치되는 제1 저항기 콘택트를 형성하는 단계를 더 포함한다. 본 방법은 도전성 트레이스의 제2 단부 상에 배치되는 제2 저항기 콘택트를 형성하는 단계를 더 포함한다.
하나 이상의 제3 실시예의 진척에서, 도전성 트레이스를 형성하는 단계는 기판 위에 도전막을 퇴적하고 도전막을 트레이스로 패터닝하는 단계를 더 포함한다. 도전성 트레이스의 제1 단부 상에 저항기 필러를 형성하는 단계는 트레이스 위에 저항성 재료를 퇴적하는 단계를 더 포함한다. 저항기 필러를 형성하는 단계는 도전성 트레이스의 제1 단부 위의 저항성 재료내에 리세스(recess)를 패터닝하는 단계를 더 포함한다. 저항기 필러를 형성하는 단계는 리세스를 희생용 충전 재료로 백필링하는 단계를 더 포함한다. 저항기 필러를 형성하는 단계는 저항성 재료를 패터닝하여 희생용 충전 재료와 정렬되는 필러를 형성하는 단계를 더 포함한다.
바로 위의 실시예의 진척에서, 제1 저항기 콘택트를 형성하는 단계는 저항기 필러 주위에 분리 유전체를 퇴적하는 단계를 더 포함한다. 제1 저항기 콘택트를 형성하는 단계는 희생용 충전 재료를 분리 유전체에 선택적으로 제거하여 필러를 노출시키는 단계를 더 포함한다. 제1 저항기 콘택트를 형성하는 단계는 노출된 저항기 필러 상에 콘택트 금속을 퇴적하는 단계를 더 포함한다. 제2 저항기 콘택트를 형성하는 단계는 저항기 필러를 패터닝함과 동시에 저항성 재료를 패터닝하여 도전성 트레이스의 제2 단부 위에 배치되는 희생용 필러를 형성하는 단계를 더 포함한다. 제2 저항기 콘택트를 형성하는 단계는 분리 유전체에 대해 선택적으로 희생용 필러를 제거하여 도전성 트레이스의 제2 단부 상에 랜딩되는 비아를 형성하는 단계를 더 포함한다. 제2 저항기 콘택트를 형성하는 단계는 노출된 저항기 필러 상에 콘택트 금속을 퇴적함과 동시에 도전성 트레이스의 노출된 단부 상에 콘택트 금속을 퇴적하는 단계를 더 포함한다.
상술한 실시예의 진척에서, 본 방법은 기판 위에 저항기 필러에 인접하는 트랜지스터를 형성하는 단계를 더 포함한다. 트랜지스터를 형성하는 단계는 반도체 채널 영역을 형성하는 단계를 더 포함한다. 트랜지스터를 형성하는 단계는 반도체 채널 위에 배치되는 게이트 스택을 형성하는 단계를 더 포함하고, 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함한다. 트랜지스터를 형성하는 단계는 반도체 채널의 대향측에 배치되는 한 쌍의 반도체 소스/드레인을 형성하는 단계를 더 포함한다. 트랜지스터를 형성하는 단계는 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 형성하는 단계를 더 포함한다. 한 쌍의 소스/드레인 콘택트를 형성하는 단계는 노출된 저항기 필러 상에 콘택트 금속을 퇴적함과 동시에 반도체 소스/드레인 상에 콘택트 금속을 퇴적하는 단계를 더 포함한다.
바로 위의 실시예의 진척에서, 본 방법은 기판 위에 저항기 필러에 인접하는 트랜지스터를 형성하는 단계를 더 포함한다. 트랜지스터를 형성하는 단계는 반도체 채널 영역을 형성하는 단계를 더 포함한다. 트랜지스터를 형성하는 단계는 반도체 채널 위에 배치되는 게이트 스택을 형성하는 단계를 더 포함하고, 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함한다. 게이트 스택을 형성하는 단계는 반도체 채널 위에 저항성 재료를 퇴적하는 단계를 더 포함한다. 게이트 스택을 형성하는 단계는 반도체 채널 위의 저항성 재료를 희생용 게이트로 패터닝하는 단계를 더 포함한다. 게이트 스택을 형성하는 단계는 저항기 필러 및 희생용 게이트 주위에 분리 산화물을 퇴적한 후에 희생용 게이트를 제거하는 단계를 더 포함한다. 게이트 스택을 형성하는 단계는 반도체 채널의 대향측에 배치되는 한 쌍의 반도체 소스/드레인을 형성하는 단계를 더 포함한다. 게이트 스택을 형성하는 단계는 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 형성하는 단계를 더 포함한다.
상술한 제3 실시예들 중 임의의 것의 진척에서, 기판 위에 도전막을 퇴적하는 단계는 기판 위에 불순물 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함한다. 트레이스 위에 저항성 재료를 퇴적하는 단계는 도핑된 폴리실리콘막 위에 보다 저농도로 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함한다.
상술한 제3 실시예들 중 임의의 것의 진척에서, 기판 위에 도전막을 퇴적하는 단계는 기판 위에 불순물 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함한다. 트레이스 위에 저항성 재료를 퇴적하는 단계는 도핑된 폴리실리콘막 위에 보다 저농도로 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함한다. 필러 상에 배치되는 제1 저항기 콘택트를 형성하는 단계는 필러에 자기 정렬되는 제1 리세스를 콘택트 금속으로 백필링하는 단계를 더 포함한다. 도전성 트레이스의 제2 단부 상에 배치되는 제2 저항기 콘택트를 형성하는 단계는 제1 저항기 콘택트와 필러의 합과 대략 동일한 z-높이의 제2 리세스를 콘택트 금속으로 백필링하는 단계를 더 포함한다.
그러나, 위의 실시예들은 이와 관련하여 한정되지 않고, 다양한 구현들에서, 위의 실시예들은 그러한 특징들의 서브세트만을 행하는 것, 그러한 특징들의 상이한 순서를 행하는 것, 그러한 특징들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 특징들 외에 부가적인 특징들을 행하는 것을 포함할 수 있다. 따라서, 발명의 범위는 첨부된 청구항을 참조하여 이러한 청구항과 같은 범주 전체와 함께 결정되어야 한다.
Claims (23)
- 집적 회로(IC) 구조체로서,
기판 위에 측방향으로 연장되는 도전성 트레이스(conductive trace);
상기 도전성 트레이스의 제1 단부와 접촉하는 저항성 재료의 필러 -상기 필러는 상기 제1 단부로부터, 상기 도전성 트레이스와 인터페이싱하는 상기 필러의 측방향 길이보다 더 큰 제1 z-높이로 연장됨- ;
상기 필러와 접촉하여 배치되는 제1 저항기 콘택트; 및
상기 도전성 트레이스의 제2 단부와 접촉하여 배치되는 제2 저항기 콘택트
를 포함하고,
상기 필러의 전기 저항은 상기 도전성 트레이스의 저항, 제1 저항기 콘택트의 저항, 및 제2 저항기 콘택트의 저항의 누적 합의 2배보다 큰 집적 회로 구조체. - 삭제
- 제1항에 있어서,
상기 도전성 트레이스는, 상기 제1 z-높이보다는 작지만 상기 필러의 측방향 길이와 상기 제2 저항기 콘택트의 측방향 길이의 합보다는 큰 측방향 길이 및 제2 z-높이를 갖는 제1 재료를 포함하는 집적 회로 구조체. - 제3항에 있어서,
상기 제2 저항기 콘택트는 상기 제1 저항기 콘택트의 제4 z-높이와 상기 제1 z-높이의 합과 동일한, 상기 도전성 트레이스의 상기 제2 단부로부터의 제3 z-높이를 갖는 집적 회로 구조체. - 제1항에 있어서,
상기 제1 저항기 콘택트는 상기 필러의 전체 상부 표면과 인터페이싱하며, 상기 도전성 트레이스와 인터페이싱하는 상기 필러의 측방향 길이와 동일한 측방향 길이를 갖는 집적 회로 구조체. - 제1항에 있어서,
상기 필러와 상기 도전성 트레이스는 폴리실리콘을 포함하고, 상기 도전성 트레이스는 상기 필러보다 더 높은 불순물 농도로 도핑되는 집적 회로 구조체. - 제1항에 있어서,
상기 기판 위에 배치되고 상기 필러에 인접하는 트랜지스터를 더 포함하고,
상기 트랜지스터는,
반도체 채널 위에 배치되는 게이트 스택 -상기 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함함- ;
상기 반도체 채널의 대향측들에 배치되는 한 쌍의 반도체 소스/드레인; 및
상기 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 더 포함하고;
상기 도전성 트레이스는 제2 z-높이를 갖는 제1 재료를 포함하고;
상기 게이트 전극은 상기 기판 위에 배치되는 분리 유전체의 표면으로부터, 상기 제1 z-높이와 상기 제2 z-높이의 합보다 큰 z-높이로 연장되는 집적 회로 구조체. - 제7항에 있어서,
상기 제2 저항기 콘택트는 상기 제1 저항기 콘택트의 제4 z-높이와 상기 제1 z-높이의 합과 동일한, 상기 도전성 트레이스의 제2 단부로부터의 제3 z-높이를 갖는 집적 회로 구조체. - 제1항에 있어서,
상기 기판 위에 배치되고 상기 필러에 인접하는 트랜지스터를 더 포함하고,
상기 트랜지스터는,
반도체 채널 위에 배치되는 게이트 스택 -상기 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함함- ;
상기 반도체 채널의 대향측들에 배치되는 한 쌍의 반도체 소스/드레인; 및
상기 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 더 포함하고, 상기 한 쌍의 소스/드레인 콘택트는 상기 제1 및 제2 저항기 콘택트와 동일한 조성을 갖는 집적 회로 구조체. - 제1항에 있어서,
상기 기판 위에 배치되고 상기 필러에 인접하는 트랜지스터 -상기 트랜지스터는,
반도체 채널 위에 배치되는 게이트 스택 -상기 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함함- ;
상기 반도체 채널의 대향측들에 배치되는 한 쌍의 반도체 소스/드레인; 및
상기 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 더 포함함- ; 및
상기 필러와 상기 제1 저항기 콘택트를 둘러싸는 분리 유전체 -상기 분리 유전체는 상기 게이트 전극 및 상기 제2 저항기 콘택트로부터 상기 필러를 측방향으로 분리시킴-
를 더 포함하는 집적 회로 구조체. - 제1항에 있어서,
상기 제1 z-높이는 50-200nm이고;
상기 필러의 측방향 길이는 25nm이하이고;
상기 제2 저항기 콘택트의 측방향 길이는 25nm이하이고;
상기 도전성 트레이스는 상기 필러의 측방향 길이와 상기 제2 저항기 콘택트의 측방향 길이의 합과 상기 제1 z-높이 사이에 있는 측방향 길이를 갖는 도핑된 폴리실리콘을 포함하는 집적 회로 구조체. - 집적 회로(IC) 구조체를 제조하는 방법으로서,
기판 위에 측방향으로 연장되는 도전성 트레이스를 형성하는 단계;
상기 도전성 트레이스의 제1 단부 상에 저항기 필러를 형성하는 단계;
상기 필러 상에 배치되는 제1 저항기 콘택트를 형성하는 단계; 및
상기 도전성 트레이스의 제2 단부 상에 배치되는 제2 저항기 콘택트를 형성하는 단계
를 포함하고,
상기 도전성 트레이스를 형성하는 단계는 상기 기판 위에 도전막을 퇴적하고 상기 도전막을 상기 도전성 트레이스로 패터닝하는 단계를 더 포함하고;
상기 도전성 트레이스의 제1 단부 상에 상기 저항기 필러를 형성하는 단계는,
상기 도전성 트레이스 위에 저항성 재료를 퇴적하는 단계;
상기 도전성 트레이스의 제1 단부 위의 상기 저항성 재료 내에 리세스(recess)를 패터닝하는 단계;
상기 리세스를 희생용 충전 재료로 백필링하는(backfilling) 단계; 및
상기 저항성 재료를 패터닝하여 상기 희생용 충전 재료와 정렬되는 필러를 형성하는 단계
를 더 포함하는 방법. - 삭제
- 제12항에 있어서,
제1 저항기 콘택트를 형성하는 단계는,
상기 저항기 필러 주위에 분리 유전체를 퇴적하는 단계;
상기 희생용 충전 재료를 제거하여 상기 필러를 노출시키는 단계; 및
노출된 상기 저항기 필러 상에 콘택트 금속을 퇴적하는 단계
를 더 포함하고,
상기 제2 저항기 콘택트를 형성하는 단계는,
상기 저항성 재료를 패터닝하여 상기 도전성 트레이스의 제2 단부 위에 배치되는 희생용 필러를 형성하는 단계;
상기 희생용 필러를 상기 분리 유전체에 대해 선택적으로 제거하여 상기 도전성 트레이스의 제2 단부 상에 랜딩되는 비아를 형성하는 단계; 및
상기 노출된 저항기 필러 상에 상기 콘택트 금속을 퇴적함과 동시에 상기 도전성 트레이스의 노출된 단부 상에 상기 콘택트 금속을 퇴적하는 단계
를 더 포함하는 방법. - 제12항에 있어서,
상기 기판 위에, 상기 저항기 필러에 인접하는 트랜지스터를 형성하는 단계를 더 포함하고, 상기 트랜지스터를 형성하는 단계는,
반도체 채널 영역을 형성하는 단계;
상기 반도체 채널 위에 배치되는 게이트 스택을 형성하는 단계 -상기 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함함- ;
상기 반도체 채널의 대향측들에 배치되는 한 쌍의 반도체 소스/드레인을 형성하는 단계; 및
상기 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 형성하는 단계
를 더 포함하고,
상기 한 쌍의 소스/드레인 콘택트를 형성하는 단계는,
노출된 상기 저항기 필러 상에 콘택트 금속을 퇴적함과 동시에 상기 반도체 소스/드레인 상에 상기 콘택트 금속을 퇴적하는 단계를 더 포함하는 방법. - 제14항에 있어서,
상기 기판 위에, 상기 저항기 필러에 인접하는 트랜지스터를 형성하는 단계를 더 포함하고, 상기 트랜지스터를 형성하는 단계는,
반도체 채널 영역을 형성하는 단계; 및
상기 반도체 채널 위에 배치되는 게이트 스택을 형성하는 단계 -상기 게이트 스택은 게이트 유전체 위에 배치되는 게이트 전극을 포함함-
를 더 포함하고,
상기 게이트 스택을 형성하는 단계는,
상기 반도체 채널 위에 상기 저항성 재료를 퇴적하는 단계;
상기 반도체 채널 위의 상기 저항성 재료를 희생용 게이트로 패터닝하는 단계;
상기 저항기 필러의 주위에 그리고 상기 희생용 게이트 주위에 분리 산화물을 퇴적한 후에 상기 희생용 게이트를 제거하는 단계;
상기 반도체 채널의 대향측들에 배치되는 한 쌍의 반도체 소스/드레인을 형성하는 단계; 및
상기 한 쌍의 반도체 소스/드레인 상에 배치되는 한 쌍의 소스/드레인 콘택트를 형성하는 단계
를 더 포함하는 방법. - 제12항에 있어서,
상기 기판 위에 도전막을 퇴적하는 단계는 상기 기판 위에 불순물 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함하고;
상기 트레이스 위에 저항성 재료를 퇴적하는 단계는 상기 도핑된 폴리실리콘막 위에 보다 저농도로 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함하는 방법. - 제12항에 있어서,
상기 기판 위에 도전막을 퇴적하는 단계는 상기 기판 위에 불순물 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함하고;
상기 트레이스 위에 저항성 재료를 퇴적하는 단계는 상기 도핑된 폴리실리콘막 위에 보다 저농도로 도핑된 폴리실리콘막을 퇴적하는 단계를 더 포함하고;
상기 필러 상에 배치되는 제1 저항기 콘택트를 형성하는 단계는 상기 필러에 자기 정렬(self-aligned)되는 제1 리세스를 콘택트 금속으로 백필링하는 단계를 더 포함하고;
상기 도전성 트레이스의 제2 단부 상에 배치되는 제2 저항기 콘택트를 형성하는 단계는 상기 제1 저항기 콘택트와 필러의 합과 동일한 z-높이로 제2 리세스를 상기 콘택트 금속으로 백필링하는 단계를 더 포함하는 방법. - 시스템 온 칩(SOC)으로서,
프로세서 로직 회로;
상기 프로세서 로직 회로와 결합되는 메모리 회로;
상기 프로세서 로직 회로와 결합되고 무선 송신 회로와 무선 수신기 회로를 포함하는 RF 회로; 및
DC 전원을 수신하는 입력과 상기 프로세서 로직 회로, 상기 메모리 회로, 및 상기 RF 회로 중 적어도 하나와 결합되는 출력을 포함하는 전력 관리 회로
를 포함하고,
상기 프로세서 로직 회로, 상기 메모리 회로, 상기 RF 회로, 또는 상기 전력 관리 회로 중 적어도 하나는,
기판 위에 측방향으로 연장되는 도전성 트레이스;
상기 도전성 트레이스의 제1 단부와 접촉하는 저항성 재료의 필러 -상기 필러는 상기 제1 단부로부터, 상기 도전성 트레이스와 인터페이싱하는 상기 필러의 측방향 길이보다 더 큰 제1 z-높이로 연장됨- ;
상기 필러와 접촉하여 배치되고 상기 도전성 트레이스로부터 제1 두께만큼 분리되는 제1 저항기 콘택트; 및
상기 도전성 트레이스의 제2 단부와 접촉하여 배치되는 제2 저항기 콘택트
를 포함하는 집적 회로(IC) 구조체를 포함하고,
상기 필러의 전기 저항은 적어도 2000Ω이며, 또한 상기 도전성 트레이스의 저항, 제1 저항기 콘택트의 저항, 및 제2 저항기 콘택트의 저항의 누적 합의 2배보다 큰 시스템 온 칩. - 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2014/042865 WO2015195109A1 (en) | 2014-06-18 | 2014-06-18 | Pillar resistor structures for integrated circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170016324A KR20170016324A (ko) | 2017-02-13 |
| KR102226609B1 true KR102226609B1 (ko) | 2021-03-12 |
Family
ID=54935922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167031082A KR102226609B1 (ko) | 2014-06-18 | 2014-06-18 | 집적 회로를 위한 필러 저항기 구조 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9748327B2 (ko) |
| EP (1) | EP3158585A4 (ko) |
| JP (1) | JP6399463B2 (ko) |
| KR (1) | KR102226609B1 (ko) |
| CN (1) | CN106463531B (ko) |
| TW (1) | TWI575717B (ko) |
| WO (1) | WO2015195109A1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102226609B1 (ko) * | 2014-06-18 | 2021-03-12 | 인텔 코포레이션 | 집적 회로를 위한 필러 저항기 구조 |
| US9917082B1 (en) | 2017-01-17 | 2018-03-13 | International Business Machines Corporation | Approach to fabrication of an on-chip resistor with a field effect transistor |
| US10269426B2 (en) * | 2017-06-15 | 2019-04-23 | Intel Corporation | Integrated circuits with complementary non-volatile resistive memory elements |
| US10090840B1 (en) * | 2017-06-29 | 2018-10-02 | Intel Corporation | Integrated circuits with programmable non-volatile resistive switch elements |
| US10651170B2 (en) * | 2017-07-11 | 2020-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Isolated wells for resistor devices |
| US10643887B2 (en) * | 2017-10-06 | 2020-05-05 | Microchip Technology Incorporated | Method of manufacturing damascene thin-film resistor (TFR) in poly-metal dielectric |
| US10410966B2 (en) * | 2017-12-19 | 2019-09-10 | International Business Machines Corporation | BEOL embedded high density vertical resistor structure |
| JP7185149B2 (ja) * | 2018-08-31 | 2022-12-07 | 株式会社ソシオネクスト | 半導体装置 |
| US11562999B2 (en) * | 2018-09-29 | 2023-01-24 | Intel Corporation | Cost effective precision resistor using blocked DEPOP method in self-aligned gate endcap (SAGE) architecture |
| GB2610886B (en) * | 2019-08-21 | 2023-09-13 | Pragmatic Printing Ltd | Resistor geometry |
| KR20210064593A (ko) | 2019-11-26 | 2021-06-03 | 삼성전자주식회사 | 반도체 장치 |
| CN113093482B (zh) * | 2021-03-29 | 2022-07-22 | 长鑫存储技术有限公司 | 对准误差的测试方法、调整方法、测试系统和存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090154227A1 (en) * | 2007-12-17 | 2009-06-18 | Qimonda North America Corp. | Integrated circuit including diode memory cells |
| JP2013187325A (ja) * | 2012-03-07 | 2013-09-19 | Seiko Instruments Inc | 半導体装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113464A (ja) * | 1985-11-12 | 1987-05-25 | Nec Corp | 溝型電界効果トランジスタ |
| GB2186116B (en) * | 1986-02-03 | 1989-11-22 | Intel Corp | Plasma enhanced chemical vapor deposited vertical resistor |
| JPS63229735A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 半導体装置 |
| US5254493A (en) * | 1990-10-30 | 1993-10-19 | Microelectronics And Computer Technology Corporation | Method of fabricating integrated resistors in high density substrates |
| JPH04361566A (ja) * | 1991-06-10 | 1992-12-15 | Nec Corp | 半導体集積回路 |
| JP3338178B2 (ja) | 1994-05-30 | 2002-10-28 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6130137A (en) | 1997-10-20 | 2000-10-10 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
| US6245627B1 (en) | 1999-02-16 | 2001-06-12 | United Microelectronics Corp. | Method of fabricating a load resistor for an SRAM |
| US6376909B1 (en) | 1999-09-02 | 2002-04-23 | Micron Technology, Inc. | Mixed-mode stacked integrated circuit with power supply circuit part of the stack |
| JP2007250652A (ja) * | 2006-03-14 | 2007-09-27 | Sharp Corp | 半導体装置 |
| US8058683B2 (en) * | 2007-01-18 | 2011-11-15 | Samsung Electronics Co., Ltd. | Access device having vertical channel and related semiconductor device and a method of fabricating the access device |
| KR101652826B1 (ko) * | 2010-01-08 | 2016-08-31 | 삼성전자주식회사 | 반도체 소자 및 그 구동 방법 |
| TW201207852A (en) * | 2010-04-05 | 2012-02-16 | Mosaid Technologies Inc | Semiconductor memory device having a three-dimensional structure |
| KR101753256B1 (ko) * | 2010-10-14 | 2017-07-05 | 삼성전자주식회사 | 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법 |
| US8710481B2 (en) | 2012-01-23 | 2014-04-29 | Sandisk 3D Llc | Non-volatile memory cell containing a nano-rail electrode |
| KR101894221B1 (ko) * | 2012-03-21 | 2018-10-04 | 삼성전자주식회사 | 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치 |
| US9087719B2 (en) * | 2012-09-28 | 2015-07-21 | Intel Corporation | Extended drain non-planar MOSFETs for electrostatic discharge (ESD) protection |
| WO2014084818A1 (en) * | 2012-11-28 | 2014-06-05 | Intel Corporation | Hinge configuration for an electronic device |
| KR102226609B1 (ko) * | 2014-06-18 | 2021-03-12 | 인텔 코포레이션 | 집적 회로를 위한 필러 저항기 구조 |
-
2014
- 2014-06-18 KR KR1020167031082A patent/KR102226609B1/ko active IP Right Grant
- 2014-06-18 JP JP2016566645A patent/JP6399463B2/ja active Active
- 2014-06-18 US US15/129,794 patent/US9748327B2/en active Active
- 2014-06-18 EP EP14895268.2A patent/EP3158585A4/en not_active Withdrawn
- 2014-06-18 CN CN201480078954.2A patent/CN106463531B/zh active Active
- 2014-06-18 WO PCT/US2014/042865 patent/WO2015195109A1/en active Application Filing
-
2015
- 2015-05-11 TW TW104114889A patent/TWI575717B/zh active
-
2017
- 2017-08-02 US US15/667,333 patent/US10243034B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090154227A1 (en) * | 2007-12-17 | 2009-06-18 | Qimonda North America Corp. | Integrated circuit including diode memory cells |
| JP2013187325A (ja) * | 2012-03-07 | 2013-09-19 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017522715A (ja) | 2017-08-10 |
| TW201606995A (zh) | 2016-02-16 |
| CN106463531A (zh) | 2017-02-22 |
| TWI575717B (zh) | 2017-03-21 |
| KR20170016324A (ko) | 2017-02-13 |
| WO2015195109A1 (en) | 2015-12-23 |
| US20170162646A1 (en) | 2017-06-08 |
| US20180108727A1 (en) | 2018-04-19 |
| CN106463531B (zh) | 2021-08-17 |
| US9748327B2 (en) | 2017-08-29 |
| US10243034B2 (en) | 2019-03-26 |
| EP3158585A4 (en) | 2018-05-16 |
| JP6399463B2 (ja) | 2018-10-03 |
| EP3158585A1 (en) | 2017-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102226609B1 (ko) | 집적 회로를 위한 필러 저항기 구조 | |
| US10886217B2 (en) | Integrated circuit device with back-side interconnection to deep source/drain semiconductor | |
| US11824107B2 (en) | Wrap-around contact structures for semiconductor nanowires and nanoribbons | |
| US9679845B2 (en) | Necked interconnect fuse structure for integrated circuits | |
| US20200286891A1 (en) | Self-aligned gate endcap (sage) architecture having local interconnects | |
| US11329162B2 (en) | Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures | |
| US11227799B2 (en) | Wrap-around contact structures for semiconductor fins | |
| CN111755441A (zh) | 具有垂直沟槽的源极或漏极结构 | |
| US12199101B2 (en) | Self-aligned gate endcap (SAGE) architecture having gate contacts | |
| KR102207042B1 (ko) | 임베드된 퓨즈, 집적 회로, 임베드된 퓨즈를 제조하는 방법 및 집적 회로를 형성하는 방법 | |
| US11776898B2 (en) | Sidewall interconnect metallization structures for integrated circuit devices | |
| US10340220B2 (en) | Compound lateral resistor structures for integrated circuitry | |
| TW202301479A (zh) | 穿過金屬閘極切口的鰭對鰭溝槽接點 | |
| US20200411665A1 (en) | Self-aligned gate endcap (sage) architecture having vertical transistor with sage gate structure | |
| US20240178273A1 (en) | Integrated circuit structures with source or drain contacts having enhanced contact area | |
| TW202341415A (zh) | 具有介電錨及侷限磊晶源極或汲極結構的積體電路結構 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
Patent event date: 20161107 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PG1501 | Laying open of application | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20190618 Comment text: Request for Examination of Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20200720 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20201221 |
|
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20210305 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20210308 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20231205 Start annual number: 4 End annual number: 4 |