CN111755441A - 具有垂直沟槽的源极或漏极结构 - Google Patents

具有垂直沟槽的源极或漏极结构 Download PDF

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integrated circuit
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R.基奇
N.米努蒂洛
A.墨菲
A.布德列维奇
P.威尔斯
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Abstract

描述了具有带有垂直沟槽的源极或漏极结构的集成电路结构。在示例中，集成电路结构包括鳍，所述鳍具有下鳍部分和上鳍部分。栅极堆叠处于所述鳍的所述上鳍部分之上，所述栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构。第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构。所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽。所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。

Description

具有垂直沟槽的源极或漏极结构
技术领域
本公开的实施例属于高级集成电路结构制造的领域，并且特别是具有带有垂直沟槽的源极或漏极结构的集成电路结构。
背景技术
在过去的几十年中，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放至越来越小的特征使得能够在半导体芯片的有限基板面上实现增大的功能单元密度。例如，收缩的晶体管大小允许在芯片上并入增大数量的存储器或逻辑装置，从而导致制造具有增大容量的产品。然而，对于不断变大的容量的驱使并不是没有问题的。优化每个装置的性能的必要性变得愈加显著。
在常规且当前已知的制造过程中的可变性可能会限制将它们进一步延伸到10纳米节点或亚10纳米节点的范围中的可能性。因此，对于未来技术节点而言所需的功能组件的制造可能要求在当前的制造过程中引入新方法或整合新技术，或者用它们来替代当前的制造过程。
附图说明
图1A-1F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。
图2A-2F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。
图3A示出了根据本公开的另一实施例的在一对半导体鳍之上的多个栅极线的平面视图。
图3B示出了根据本公开的实施例的沿着图3A的a-a'轴截取的横截面视图。
图4示出了根据本公开的另一实施例的具有用于NMOS装置的沟槽接触部的集成电路结构的横截面视图。
图5示出了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触部的集成电路结构的横截面视图。
图6A和6B示出了根据本公开的实施例的各种集成电路结构的横截面视图，所述集成电路结构各自具有包括叠加的绝缘盖层的沟槽接触部并且具有包括叠加的绝缘盖层的栅极堆叠。
图7示出了根据本公开的一个实施方式的计算装置。
图8示出了包括本公开的一个或多个实施例的中介层。
图9示出了根据本公开的实施例的采用根据本文中描述的一种或多种过程制造的IC或包括本文中描述的一个或多个特征的移动计算平台的等距视图。
图10示出了根据本公开的实施例的以倒装芯片方式安装的管芯的横截面视图。
具体实施方式
描述了具有带有垂直沟槽的源极或漏极结构的集成电路结构以及制造带有垂直沟槽的源极或漏极结构的方法。在以下描述中，阐述诸如具体的集成和材料组织方法（regime）之类的众多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开的实施例晦涩难懂。此外，要领会的是，附图中示出的各种实施例是示出性表示，并且不一定按比例绘制。
以下详细描述在本质上仅是示出性的并且不意图限制本主题的实施例或此类实施例的应用和使用。如本文中使用的，词语“示例性”意指“用作示例、实例或示出”。本文中被描述为示例性的任何实现方式不一定被解释为相比其他实现方式是优选的或有利的。此外，不意图受到前面的技术领域、背景技术、发明内容或以下的具体实施方式中呈现的任何明示或暗示的理论的约束。
本说明书包括对“一个实施例”或“实施例”的参考。短语“在一个实施例中”或“在实施例中”的出现不一定指代同一实施例。可以按照本公开以任何合适的方式组合特定的特征、结构或特性。
术语。以下段落提供了针对本公开（包括随附的权利要求）中出现的术语的定义或语境。
“包括”：该术语是开放式的。如随附的权利要求中使用的，该术语不排除附加结构或操作。
“被配置成”：各种单元或组件可以被描述或要求保护为“被配置成”执行一个或多个任务。在这样的语境中，“被配置成”用于通过指示所述单元或组件包括在操作期间执行那一个或多个任务的结构来暗示结构。照此，即使在所述单元或组件当前不操作（例如，没有开启或不活动）时，所指定的单元或组件也可以被说成是被配置成执行所述任务。阐述单元或电路或组件“被配置成”执行一个或多个任务明确地意图不针对该单元或组件援引35U.S.C.§112的第六款。
“第一”、“第二”等：如本文中使用的，这些术语用作用于在它们之后的名词的标签，并且并不暗示任何类型的排序（例如，空间上的、时间上的、逻辑上的等等）。
“耦合”——以下描述指的是元件或节点或特征被“耦合”在一起。如本文中使用的，除非明确地另外声明，否则“耦合”意指一个元件或节点或特征直接或间接联接到另一元件或节点或特征（或者直接或间接与之相连），而不一定以机械方式。
另外，也可能仅为了参考的目的在以下描述中使用某些术语，并且所述术语因此不意图是限制性的。例如，诸如“上”、“下”、“上方”以及“下方”之类的术语是指所参考的附图中的方向。诸如“前方”、“后方”、“后面”、“侧面”、“外侧”、“内侧”之类的术语描述组件的各部分在一致但任意的参考系内的取向或位置或二者，通过参考描述讨论中的组件的文本和相关联的附图来阐明所述参考系。这样的术语可以包括上文具体提及的词语、其派生词以及类似含义的词语。
“抑制”——如本文中使用的，抑制用于描述使效果降低或最小化。当组件或特征被描述为抑制动作、运动或条件时，其可以完全防止该结果或后果或未来状态。附加地，“抑制”还可以是指降低或减轻本来可能发生的后果、性能或效果。因此，当组件、元件或特征被称为抑制结果或状态时，其不需要完全防止或消除该结果或状态。
本文中描述的实施例可以涉及前段制程（FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中在半导体基板或层中对各个装置（例如，晶体管、电容器、电阻器等）进行图案化。FEOL一般涵盖直到（但不包括）金属互连层的沉积的任何过程。在最后的FEOL操作之后，结果通常是具有隔离的晶体管的晶圆（例如，不具有任何导线）。
本文中描述的实施例可以涉及后段制程（BEOL）半导体处理和结构。BOEL是IC制造的第二部分，其中利用晶圆上的布线（例如，一个或多个金属化层）来使各个装置（例如，晶体管、电容器、电阻器等）互连。BEOL包括接触部、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成接触部（焊盘）、互连导线、通孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加多于10个金属层。
下文描述的实施例可以可适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构二者。特别地，尽管可以使用FEOL处理场景来示出示例性处理方案，但是这样的方法也可以可适用于BEOL处理。同样，尽管可以使用BEOL处理场景来示出示例性处理方案，但是这样的方法也可以可适用于FEOL处理。
根据本公开的一个或多个实施例，描述了共形源极漏极生长形态被平衡以提供源极或漏极接触部面积的急剧增加。一个或多个实施例针对制造具有超低接触电阻率的N沟道晶体管。
为了提供上下文，外部电阻的源极通常是高缩放晶体管性能和效率的主要限制因素。降低接触电阻可改进驱动特性并且能够实现装置的改进控制。使接触电阻最小化的先前工作已包括在沟槽接触部（TCN）位置包含额外掺杂剂、为了增加活化而对nMOS源极或漏极极进行高温退火、和/或制造过生长/合并外延（epi）区域以增加接触面积。nMOS装置中的高磷（P）掺杂因施体原子和自由电子的高浓度而能够实现低电阻率。但是，这种方式可能与失去用于掺杂剂激活和吞吐量装置制造的短沟道控制相关联，所述短沟道控制来自到具有各种热偏移的沟道中的掺杂剂扩散。所产生的漏极感应势垒降低和高泄漏电流处于短沟道效应之中，所述短沟道效应已经成为伴随现代装置缩放的越来越重要的问题。
根据本公开的实施例，外延生长硅源极或漏极（S/D）区域的体积内的掺杂剂浓度是同质的。但是，观察到掺杂剂以比同质体积内高例如2-10倍的浓度而压过（ride）生长表面。例如，如最好地理解，通过共形外延S/D膜，来自外延底切（EUC）沟槽或凹陷的每侧的表面共同生长。这种定向合并能够在具有更高掺杂剂浓度（在特性上）的S/D的中心中产生接缝。在实施例中，选择性蚀刻接缝提供到S/D区中的沟槽，该沟槽最终可被填充有接触金属，以显著增加接触面积并降低外部电阻（Rext）。要领会，改进的Rext随着装置节点持续缩减装置尺寸而变得越来越重要。通过利用如本文所述的共形外延S/D的方面，特别是针对低功率应用，可实现改进的装置性能和对切换的控制。
作为适合于制造本文所述的源极或漏极结构的生长过程的示例，图1A-1F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。
参考图1A，起始结构100包括半导体衬底或半导体层102，其中具有沟槽或凹陷104。共形n型掺杂硅材料106A的外延生长因掺杂剂表面压过现象而具有富掺杂剂杂质外区域108A。由于该层的共形生长，所维持的沟槽的高纵横比110A位于硅材料106和富掺杂剂杂质外区域108A的中心之内。在实施例中，硅材料106A与磷和/或砷在原位掺杂，其中更高浓度的富掺杂剂杂质外区域108A在生长期间形成。
参考图1B和图1C，外延生长继续进行具有富掺杂剂杂质外区域108B的硅材料106B的生长。沟槽110B位于硅材料106B和富掺杂剂杂质外区域108B的中心之内。外延生长进一步继续进行具有富掺杂剂杂质外区域108C的硅材料106C的生长。沟槽110C位于硅材料106C和富掺杂剂杂质外区域108C的中心之内。在实施例中，随着生长继续进行，掺杂剂被结合到硅材料的晶格中，其中在生长前沿上具有掺杂剂隔离。
参考图1D，外延生长继续形成共形生长前沿，所述共形生长前沿在硅材料106D的中心110D中相遇，从而产生富掺杂剂接缝108D。在实施例中，富掺杂剂接缝108D因从源极/漏极的体积到（在来自原始沟槽的任一侧的生长前沿相遇处形成的）高掺杂沟槽110E的蚀刻速率方面的差异而例如通过蚀刻选择性地被去除，如图1E中所描绘的。沟槽110E最终被填充有金属接触部，从而显著增加接触面积并且降低接触电阻率，并且联系图1F来描述其示例。
参考图1F，导电接触部112在图1E的结构上形成，每个导电接触部112包括硅材料106E中的垂直沟槽110E的一部分112A以及覆盖硅材料106E的一部分112B。导电接触部112可包括垂直沟槽110E之上的沉陷112C。在备选实施例中，导电接触部112可在图1B中所描绘的外延生长阶段形成。
作为示例性过程流程，图2A-2F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。
参考图2A，可选地，沟道材料204在衬底202（例如硅衬底或掺杂硅衬底）上生长。在实施例中，沟道材料204包括硅，例如沟道材料204是硅层或掺杂硅层。在实施例中，沟道材料204包括锗，例如沟道材料204是锗层或掺杂锗层。在实施例中，沟道材料204包括硅和锗，例如沟道材料204是硅锗层或掺杂硅锗层。在实施例中，沟道材料204是III-V族材料，例如沟道材料204是III-V族材料层或掺杂III-V族材料层。在其他实施例中，没有形成不同沟道材料204，以及在衬底202的表面上执行以下所述过程操作。
如通篇所使用，除非特定称作掺杂硅层或衬底，否则例如硅衬底中或者硅鳍部分中使用的术语“硅”可用来描述由可观数量（否则是全部）的硅所组成的硅材料。但是要理解，特别是，100%纯Si可能难以形成，并且因此可能包括小百分比的杂质掺杂剂（例如硼、磷或砷），和/或可能包括小百分比的碳或锗。这类杂质可作为Si的沉积期间的不可避免杂质或成分而被包含，或者在后沉积处理期间的扩散时可能“污染”Si。
如通篇所使用，除非特定称作掺杂锗层，否则例如在锗成核层或锗装置层或锗沟道结构中使用的术语“锗”可用来描述由可观数量（否则是全部）的锗所组成的锗材料。但是要理解，特别是，100%纯Ge可能难以形成，并且因此可能包括小百分比的杂质掺杂剂（例如硼、磷或砷），和/或可能包括小百分比的硅或碳。这类杂质可作为Ge的沉积期间的不可避免杂质或成分而被包含，或者在后沉积处理期间的扩散时可能“污染”Ge。因此，本文针对锗成核层或锗装置层或锗沟道结构所述的实施例可包括包含相对少量（例如“杂质”级）的非Ge原子或种类（例如Si）的锗成核层或锗装置层或锗沟道结构。
如通篇所使用，除非特定称作掺杂硅锗层，否则例如在硅锗装置层或硅锗沟道结构中使用的术语“硅锗”可用来描述由硅和锗两者的相当一部分（例如至少5%的两者）所组成的硅锗材料。在一些实施例中，锗量大于硅量。在其他实施例中，硅量大于锗量。要理解，特别是，100%纯硅锗（一般称作SiGe）可能难以形成，并且因此可能包括小百分比的杂质掺杂剂（例如硼、磷或砷），和/或可能包括小百分比的碳。这类杂质可作为SiGe的沉积期间的不可避免杂质或成分而被包含，或者在后沉积处理期间的扩散时可能“污染”SiGe。因此，本文针对硅锗装置层或硅锗沟道结构所述的实施例可包括包含相对少量（例如“杂质”级）的非Ge原子或种类的硅锗装置层或硅锗沟道结构。
参考图2B，沟道材料204被图案化为鳍206。图案化可形成到衬底202中的凹陷208，如所描绘的。
参考图2C，鳍206之间的沟槽被填充有浅沟槽隔离材料，该浅沟槽隔离材料然后被抛光和凹陷，以形成隔离结构210。该过程 可进一步涉及电介质隔离势垒的沉积、图案化和凹陷。该过程继续进行（可以是伪栅极氧化物材料和伪栅电极材料的）栅极氧化物材料和栅电极材料的沉积和图案化以及栅极间隔部的形成，以形成栅极堆叠212和栅极间隔部214。
参考图2D，在位置218处与栅极堆叠212的侧面相邻地蚀刻鳍206。蚀刻在栅极堆叠212下面留下沟道区域216。蚀刻可被称作鳍的源极或漏极位置的凹陷，其用于形成鳍的源极或漏极位置中的凹陷。
参考图2E，具有外延结构（左220/222A/222B）的第一源极或漏极结构在栅极堆叠212的第一侧（例如在位置218）被嵌入鳍中。包括外延结构（右220/222A/222B）的第二源极或漏极结构在栅极堆叠212的第二侧被嵌入鳍中。形成第一和第二源极或漏极结构的每个包括在凹陷中外延生长硅材料220，硅材料包括V族掺杂剂杂质。外延生长还包括形成V族富掺杂剂杂质区域222A/222B。富掺杂剂杂质区域222A/222B的一部分222B在硅材料220中居中。
在实施例中，V族富掺杂剂杂质区域222A/222B具有比硅材料220的其余部分大至少两倍的V族掺杂剂杂质浓度。在一个这种实施例中，V族富掺杂剂杂质区域222A/222B具有比硅材料220的其余部分大2-10倍范围的V族掺杂剂杂质浓度。
在实施例中，第一和第二源极或漏极结构220/222A/222B的V族掺杂剂杂质为磷。在实施例中，第一和第二源极或漏极结构220/222A/222B的V族掺杂剂杂质为砷。在实施例中，第一和第二源极或漏极结构220/222A/222B的V族掺杂剂杂质为磷和砷的组合。
参考图2F，V族富掺杂剂杂质区域222A/222B被去除，以形成在硅材料220A中居中的垂直沟槽。在实施例中，如最好地理解，在化学气相沉积膜期间压过表面的掺杂剂的热力学能够实现高掺杂接缝222B（图2E）的平衡（例如大约10原子百分比），以改进Rext。备选地，与传统EPI生长剖面相比，共形生长可及早停止，以类似地产生具有高epi接触面积的深沟槽。在后一种情况下，没有形成蚀刻表面。在任一种情况下，根据本公开的实施例，为接触表面提供具有用于降低电阻率的增加掺杂剂的高结晶表面。
再次参考图2F，第一导电接触部（左230A/230B）在第一源极或漏极结构的外延结构（左220A）上形成，以及第二导电接触部（右230A/230B）在第二源极或漏极结构的外延结构（右220A）上形成。在一个这种实施例中，分别在第一和第二源极或漏极结构的外延结构220A的每个的垂直沟槽（例如部分230B）中形成第一和第二导电接触部230A/230B。要领会，虽然未描绘，但是然后可对图2F的结构执行后端处理。
再次参考图2F，根据本公开的实施例，集成电路结构包括鳍（216和衬底202的图案化部分），该鳍具有下鳍部分（216的一部分和隔离结构210的顶表面下方的202的图案化部分）和上鳍部分（隔离结构210的顶表面上方的216的一部分）。栅极堆叠212处于鳍的上鳍部分之上，栅极堆叠212具有与第二侧相对的第一侧。第一源极或漏极结构包括在栅极堆叠212的第一侧被嵌入鳍中的外延结构（左边220A）。第二源极或漏极结构包括在栅极堆叠212的第二侧被嵌入鳍中的外延结构（右边220A）。第一和第二源极或漏极结构的外延结构220A具有在其中居中的垂直沟槽。第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。
在实施例中，第一导电接触部（左230A/230B）处于第一源极或漏极结构的外延结构（左220A）上，以及第二导电接触部（右230A/230B）处于第二源极或漏极结构的外延结构（右220A）上。在特定实施例中，第一和第二导电接触部230A/230B分别处于第一和第二源极或漏极结构的外延结构220A的每个的垂直沟槽（例如，如部分230B）中。
在实施例中，第一和第二源极或漏极结构的外延结构220A的每个的垂直沟槽具有包括单晶平面的侧壁。例如，在一个实施例中，生长平面最终被暴露以用于接触部形成。
在实施例中，第一和第二源极或漏极结构的V族掺杂剂杂质为磷。在实施例中，第一和第二源极或漏极结构的V族掺杂剂杂质为砷。在实施例中，第一和第二源极或漏极结构的V族掺杂剂杂质为磷和砷的组合。
在实施例中，下鳍部分包括下层体单晶硅衬底的一部分。在实施例中，第一和第二电介质栅极侧壁间隔部214分别沿栅极堆叠212的第一和第二侧。
在另一方面，图3A示出了根据本公开的另一实施例的一对半导体鳍之上的多个栅极线的平面视图。
参考图3A，在多个半导体鳍300之上形成多个有效栅极线304。虚设栅极线306在多个半导体鳍300的末端处。栅极线304/306之间的间隔308是沟槽接触部可以位于其处以提供到源极或漏极区域的导电接触部的位置，所述源极或漏极区域诸如源极或漏极区域351、352、353和354。在实施例中，多个栅极线304/306的图案和/或多个半导体鳍300的图案被描述为格栅结构。在一个实施例中，格栅状图案包括以恒定节距间隔开并具有恒定宽度的多个半导体鳍300的图案或者多个栅极线304/306，或者二者。
图3B示出了根据本公开的实施例的沿着图3A的a-a'轴截取的横截面视图。
参考图3B，在半导体鳍362之上形成多个有效栅极线364，所述半导体鳍362被形成在基板360上方。虚设栅极线366在半导体鳍362的末端处。电介质层370在虚设栅极线366外部。沟槽接触部材料397处于有效栅极线364之间并且处于虚设栅极线366与有效栅极线364之间。嵌入式源极或漏极结构368处于半导体鳍362中、在有效栅极线364之间并且在虚设栅极线366与有效栅极线364之间。嵌入式源极或漏极结构368包括在其中居中的垂直沟槽369。沟槽接触部材料397处于源极或漏极结构368的垂直沟槽369中。嵌入式源极或漏极结构368可如联系图1F或图2F的源极或漏极结构所描述的那样。
有源栅极线364包括栅极电介质结构398/399、功函数栅电极部分374和填充栅电极部分376以及栅电极封盖层378。电介质间隔部380内衬于有源栅极线364和虚设栅极线366的侧壁。
在另一方面，描述了例如源极或漏极区域的沟槽接触部结构。在示例中，图4示出了根据本公开的另一实施例的具有用于NMOS装置的沟槽接触部的集成电路结构的横截面视图。
参考图4，集成电路结构450包括鳍452，诸如硅锗鳍。栅极电介质层454在鳍452之上。栅电极456在栅极电介质层454之上。在实施例中，栅电极456包括共形导电层458和导电填充460。在实施例中，电介质盖462在栅电极456之上并且在栅极电介质层454之上。栅电极具有第一侧456A和与第一侧456A相对的第二侧456B。电介质间隔部沿着栅电极456的侧壁。在一个实施例中，栅极电介质层454进一步处于电介质间隔部463中的第一个与栅电极456的第一侧456A之间，并且处于电介质间隔部463中的第二个与栅电极456的第二侧456B之间，如所描绘的那样。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层之类的薄氧化物层在鳍452与栅极电介质层454之间。
第一和第二半导体源极或漏极区域464和466分别邻接栅电极456的第一侧456A和第二侧456B。在一个实施例中，如所描绘的那样，第一和第二半导体源极或漏极区域464和466包括鳍452的、分别在凹陷465和467中形成的嵌入式外延区域。第一和第二源极或漏极结构的外延结构的每个具有在其中居中的垂直沟槽。接触部结构可分别包括垂直沟槽内的一部分495B或497B、以及第一和第二源极或漏极结构的外延结构之上的一部分495A或497A。嵌入式源极或漏极结构可如联系图1F或图2F的源极或漏极结构所描述的那样。
第一和第二沟槽接触结构468和470分别在第一和第二半导体源极或漏极区域464和466之上、邻接栅电极456的第一侧456A和第二侧456B。第一和第二沟槽接触结构468和470二者都包括U形金属层472和在整个U形金属层472之上和上方的T形金属层474。在一个实施例中，U形金属层472和T形金属层474在构成上有所不同。在一个这样的实施例中，U形金属层472包括钛，并且T形金属层474包括钴。在一个实施例中，第一和第二沟槽接触结构468和470二者都进一步包括在T形金属层474上的第三金属层476。在一个这样的实施例中，第三金属层476和U形金属层472具有相同的构成。在特定实施例中，第三金属层476和U形金属层472包括钛，并且T形金属层474包括钴。
第一沟槽接触通孔478电连接到第一沟槽接触部468。在特定的实施例中，第一沟槽接触通孔478在第一沟槽接触部468的第三金属层476上并且耦合到该第三金属层476。第一沟槽接触通孔478进一步在电介质间隔部463中的一个的一部分之上并与之接触，并且在电介质盖462的一部分之上并与之接触。第二沟槽接触通孔480电连接到第二沟槽接触部470。在特定的实施例中，第二沟槽接触通孔480在第二沟槽接触部470的第三金属层476上并且耦合到该第三金属层476。第二沟槽接触通孔480进一步在电介质间隔部463中的另一个的一部分之上并与之接触，并且在电介质盖462的另一部分之上并与之接触。
在实施例中，金属硅化物层482分别直接在第一和第二沟槽接触结构468和470与第一和第二半导体源极或漏极区域464和466之间。在一个实施例中，金属硅化物层482包括钛和硅。在特定的这样的实施例中，第一和第二半导体源极或漏极区域464和466是第一和第二N型半导体源极或漏极区域。在一个实施例中，金属硅化物层482进一步包括磷或砷、或者磷和砷两者。
本文中描述的一个或多个实施例涉及使用金属化学气相沉积用于环绕式（wrap-around）半导体接触部。实施例可以可应用于或者包括以下中的一个或多个：化学气相沉积（CVD）、等离子增强化学气相沉积（PECVD）、原子层沉积（ALD）、导电接触部制造或薄膜。特定的实施例可以包括使用接触部金属的低温（例如，低于500摄氏度，或在400-500摄氏度的范围中）化学气相沉积来制造钛或类似的含金属层以提供共形源极或漏极接触部。实现这样的共形源极或漏极接触部可以改进三维（3D）晶体管互补金属氧化物半导体（CMOS）性能。
为了提供上下文，可以使用溅射来将金属沉积到半导体接触层。溅射是一种视线（line of sight）过程，并且可能不太适合于3D晶体管制造。已知的溅射解决方案在相对于沉积的入射具有角度的装置接触部表面上具有较差或不完整的金属-半导体结。根据本公开的一个或多个实施例，实现低温化学气相沉积过程用于制造接触部金属，以提供三个维度中的共形性并最大化金属半导体结接触面积。所得到的较大的接触面积可以减小该结的电阻。实施例可以包括在具有不平坦的形貌的半导体表面上的沉积，其中区域的形貌是指表面形状和特征本身，并且不平坦的形貌包括不平坦的表面形状和特征或者表面形状和特征的部分，即并非完全平坦的表面形状和特征。在实施例中，沉积是在具有相对高锗含量的源极或漏极结构的半导体表面上进行。
本文中描述的实施例可以包括制造环绕式接触结构。在一个这样的实施例中，描述了通过化学气相沉积、等离子增强化学气相沉积、原子层沉积或等离子增强型原子层沉积而共形地沉积到晶体管源极-漏极接触部上的纯金属的使用。可以使用这样的共形沉积来增大金属半导体接触部的可用面积并减小电阻，从而改进晶体管装置的性能。在实施例中，沉积的相对较低的温度导致结的每单位面积最小化电阻。
要领会的是，可以使用涉及到如本文中描述的含金属层沉积过程的集成方案来制造各种各样的集成电路结构。根据本公开的实施例，一种制造集成电路结构的方法包括在具有RF源的化学气相沉积（CVD）室中提供基板，所述基板具有在其上的特征。该方法还包括使四氯化钛（TiCl4）和氢气（H2）反应以在该基板的特征上形成钛（Ti）层。在实施例中，该钛层具有包括98%或更多的钛和0.5-2%的氯的总原子构成。在替换实施例中，使用类似过程来制造锌（Zr）、铪（Hf）、钽（Ta）、铌（Nb）或钒（V）的高纯度含金属层。
根据本公开的实施例，所述基板的特征是暴露半导体源极或漏极结构的源极或漏极接触沟槽。钛层（或其他高纯度含金属层）是用于该半导体源极或漏极结构的导电接触层。下面联系图5来描述这样的实施方式的示例性实施例。
图5示出了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触部的集成电路结构的横截面视图。
参考图5，半导体结构550在基板554上方包括栅极结构552。栅极结构552包括栅极电介质层552A、功函数层552B和栅极填充552C。源极区域558和漏极区域560在栅极结构552的相对侧上。源极或漏极接触部562电连接到源极区域558和漏极区域560，并且通过层间电介质层564或栅极电介质间隔部566中的一个或二者而与栅极结构552间隔开。源极区域558和漏极区域560包括外延或嵌入式下材料区域，所述区域在衬底554的蚀刻掉的区域中形成。源极区域558和漏极区域560各自包括在其中居中的垂直沟槽。沟槽接触部材料502A/502B包括源极区域558和漏极区域560的垂直沟槽中的一部分502B。源极区域558和漏极区域560可如联系图1F或图2F的源极或漏极结构所描述那样。
在实施例中，源极或漏极接触部562包括诸如上文描述的那样的高纯度含金属层562A和导电沟槽填充材料562B。在一个实施例中，高纯度含金属层562A具有包括98%或更多的钛的总原子构成。在一个这样的实施例中，高纯度含金属层562A的总原子构成进一步包括0.5-2%的氯。在实施例中，高纯度含金属层562A具有30%或更小的厚度变化。在实施例中，导电沟槽填充材料562B由导电金属构成，导电金属诸如但不限于Cu、Al、W、Co或其合金。
在另一方面中，描述了有源栅极上的接触部（COAG）结构和过程。本公开的一个或多个实施例涉及具有部署在半导体结构或装置的栅电极的有源部分之上的一个或多个栅极接触结构（例如，作为栅极接触通孔）的半导体结构或装置。本公开的一个或多个实施例涉及制造具有在半导体结构或装置的栅电极的有源部分之上形成的一个或多个栅极接触结构的半导体结构或装置的方法。可以使用本文中描述的方法通过使得能够在有源栅极区域之上实现栅极接触部形成来减小标准单元面积。在一个或多个实施例中，被制造用于接触栅电极的栅极接触结构是自对准通孔结构。
在实施例中，集成电路结构、半导体结构或装置是非平面装置，诸如但不限于鳍FET或三栅极装置。在这样的实施例中，对应的半导体沟道区域由三维主体构成并且被形成在该三维主体中。在一个这样的实施例中，栅极线的栅电极堆叠围绕该三维主体的至少顶表面和一对侧壁。在另一实施例中，至少沟道区域被制成是分立的三维主体，诸如在栅极全绕式装置中。在一个这样的实施例中，多个栅极线的各个栅电极堆叠完全围绕沟道区域。
更一般而言，一个或多个实施例涉及用于直接在有源晶体管栅极上使栅极接触通孔着陆的方法以及由直接在有源晶体管栅极上使栅极接触通孔着陆而形成的结构。这样的方法可以消除对在隔离上延伸栅极线以用于接触目的的需要。这样的方法还可以消除对用于从栅极线或结构引导信号的分离的栅极接触（GCN）层的需要。在实施例中，消除上述特征通过以下方式来实现：在沟槽接触部（TCN）中使接触金属凹陷以及在该过程流程中引入附加的电介质材料（例如，TILA）。该附加电介质材料被包括作为沟槽接触电介质盖层，其具有与已经在栅极对准接触过程（GAP）处理方案中用于沟槽接触对准的栅极电介质材料盖层（例如，GILA）不同的蚀刻特性。
在实施例中，提供集成电路结构涉及到形成基本上与现有栅极图案完美对准的接触图案而同时消除具有极端紧密的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用本质上高度选择性的湿法蚀刻（例如，对比干法蚀刻或等离子蚀刻）来生成接触开口。在实施例中，通过利用现有栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的原本用以生成接触图案的关键的光刻操作的需要。在实施例中，不分离地图案化沟槽接触栅格，而是在聚合（栅极）线之间形成沟槽接触栅格。例如，在一个这样的实施例中，在栅极格栅图案化之后但是在栅极格栅切割之前形成沟槽接触栅格。
此外，可以通过替代栅极过程来制造栅极堆叠结构。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料之类的虚设栅极材料，并用永久性栅电极材料来替代它们。在一个这样的实施例中，还在该过程中形成永久性栅极电介质层，如与来自较早的处理所贯彻的相反。在实施例中，通过干法蚀刻或湿法蚀刻过程去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或无定形硅构成，并且是利用包括SF6的干法蚀刻过程去除的。在另一实施例中，虚设栅极由多晶硅或无定形硅构成，并且是利用包括含水NH4OH或氢氧化四甲铵的湿法蚀刻过程去除的。在一个实施例中，虚设栅极由氮化硅构成，并且是利用包括含水磷酸的湿法蚀刻去除的。
在实施例中，本文中描述的一个或多个方法基本上设想了虚设栅极和替代栅极过程结合虚接触部和替代接触部过程来实现集成电路结构。在一个这样的实施例中，在替代栅极过程之后执行替代接触部过程以允许对永久性栅极堆叠的至少一部分进行高温退火。例如，在特定的这样的实施例中，例如在形成栅极电介质层之后在大于约600摄氏度的温度下对永久性栅极结构的至少一部分执行退火。在形成永久性接触部之前执行退火。
要领会的是，可以制造绝缘栅极盖层和绝缘沟槽接触部盖层之间的相异的结构关系。作为示例，图6A-6B示出了根据本公开的实施例的各种集成电路结构的横截面视图，所述集成电路结构各自具有包括叠加的绝缘盖层的沟槽接触部并且具有包括叠加的绝缘盖层的栅极堆叠。
参考图6A和6B，集成电路结构600A和600B分别包括鳍602，诸如硅锗鳍。尽管被描绘为横截面视图，但是要领会的是，鳍602具有顶部602A和侧壁（进入所示视角的页面之中和离开所示视角的页面之外）。第一和第二栅极电介质层604和606在鳍602的顶部602A之上并且侧向邻接鳍602的侧壁。第一和第二栅电极608和610分别在第一和第二栅极电介质层604和606之上，第一和第二栅极电介质层604和606在鳍602的顶部602A之上并且侧向邻接鳍602的侧壁。第一和第二栅电极608和610各自包括诸如功函数设定层之类的共形导电层609A以及在共形导电层609A上方的导电填充材料609B。第一和第二栅电极608和610二者都具有第一侧612和与第一侧612相对的第二侧614。第一和第二栅电极608和610还都具有绝缘盖616，该绝缘盖616具有顶表面618。
参考图6A和6B，第一电介质间隔部620邻接第一栅电极608的第一侧612。第二电介质间隔部622邻接第二栅电极610的第二侧614。半导体源极或漏极区域624邻接第一和第二电介质间隔部620和622。在实施例中，半导体源极或漏极区域624具有在其中居中的垂直沟槽。在实施例中，半导体源极或漏极区域624具有例如以上联系图1F或图2F所描述的以及联系本文所述的其他实施例所描述的结构。
参照图6A和图6B，沟槽接触结构626在半导体源极或漏极区域624之上、邻接第一和第二电介质间隔部620和622。沟槽接触结构626包括在导电结构630上的绝缘盖628。沟槽接触结构626的绝缘盖628具有基本上与第一和第二栅电极608和610的绝缘盖616的顶表面618共面的顶表面629。在实施例中，沟槽接触结构626的绝缘盖628侧向延伸到第一和第二电介质间隔部620和622中的凹陷632中。在这样的实施例中，沟槽接触结构626的绝缘盖628悬于沟槽接触结构626的导电结构630之上。然而在其他实施例中，沟槽接触结构626的绝缘盖628不侧向延伸至第一和第二电介质间隔部620和622中的凹陷632中，并且因此不悬于沟槽接触结构626的导电结构630之上。
要领会的是，沟槽接触结构626的导电结构630可以不是矩形的，如图6A-6B中描绘的那样。例如，沟槽接触结构626的导电结构630可以具有类似于针对在图6A的投影中示出的导电结构630A所示的横截面几何形状或与该几何形状相同的横截面几何形状。
在实施例中，沟槽接触结构626的绝缘盖628具有与第一和第二栅电极608和610的绝缘盖616的构成不同的构成。在一个这样的实施例中，沟槽接触结构626的绝缘盖628包括碳化物材料，诸如碳化硅材料。第一和第二栅电极608和610的绝缘盖616包括氮化物材料，诸如氮化硅材料。
在实施例中，第一和第二栅电极608和610的绝缘盖616二者都具有在沟槽接触结构626的绝缘盖628的底表面628A下方的底表面617A，如图6A中描绘的那样。在另一实施例中，第一和第二栅电极608和610的绝缘盖616二者都具有基本上与沟槽接触结构626的绝缘盖628的底表面628B共面的底表面617B，如图6B中描绘的那样。在另一实施例中，尽管未描绘，但第一和第二栅电极608和610的绝缘盖616二者都具有在沟槽接触结构626的绝缘盖628的底表面上方的底表面。
在实施例中，沟槽接触结构626的导电结构630包括U形金属层634、在整个U形金属层634之上和上方的T形金属层636以及在T形金属层636上的第三金属层638。在实施例中，U形金属层634进一步包括半导体源极或漏极区域624的垂直沟槽中的延伸634A，如所描绘的。沟槽接触结构626的绝缘盖628处于第三金属层638上。在一个这样的实施例中，第三金属层638和U形金属层634包括钛，并且T形金属层636包括钴。在特定的这样的实施例中，T形金属层636进一步包括碳。
在实施例中，金属硅化物层640直接在沟槽接触结构626的导电结构630与半导体源极或漏极区域624之间。在一个这样的实施例中，金属硅化物层640包括钛和硅。在特定的这样的实施例中，半导体源极或漏极区域624是N型半导体源极或漏极区域。
如遍及本申请描述的，基板可以由能够承受制造过程并且电荷可以在其中迁移的半导体材料构成。在实施例中，本文中描述的基板是由掺杂有载流子以形成有源区域的晶体硅、硅/锗或锗层构成的块状基板，所述载流子诸如但不限于磷、砷、硼或其组合。在一个实施例中，在这样的块状基板中的硅原子的浓度大于97%。在另一实施例中，块状基板由在不同的晶体基板顶上生长的外延层构成，例如，在掺硼的块状硅单晶基板顶上生长的硅外延层。块状基板可以替换地由一组III-V材料构成。在实施例中，块状基板由III-V材料构成，所述III-V材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，块状基板由III-V材料构成，并且载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
如遍及本申请描述的，诸如浅沟槽隔离区域或子鳍隔离区域之类的隔离区域可以由适于使永久性栅极结构的部分与下面的块状基板最终电隔离或有助于其隔离或者适于隔离在下面的块状基板内形成的有源区域（诸如隔离鳍有源区域）的材料构成。例如，在一个实施例中，隔离区域由一个或多个电介质材料层构成，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅、掺碳氮化硅或其组合。
如遍及本申请描述的，栅极线或栅极结构可以由包括栅极电介质层和栅电极层的栅电极堆叠构成。在实施例中，栅电极堆叠中的栅电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由以下材料构成，诸如但不限于氧化铪、氮氧化铪、硅化铪、氧化镧、氧化锆、硅化锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合。此外，栅极电介质层的一部分可以包括由顶部的几层半导体基板形成的自然氧化物层。在实施例中，栅极电介质层由顶部的高k部分以及下部构成，下部由半导体材料的氧化物构成。在一个实施例中，栅极电介质层由顶部部分的氧化铪和底部部分的二氧化硅或氮氧化硅构成。在一些实施方式中，栅极电介质的一部分是“U形”结构，其包括基本上平行于基板表面的底部部分和基本上垂直于基板的顶表面的两个侧壁部分。
在一个实施例中，栅电极由金属层构成，所述金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定的实施例中，栅电极由在金属功函数设定层上方形成的非功函数设定的填充材料构成。栅电极层可以包括P型功函数金属或N型功函数金属，这取决于该晶体管应为PMOS还是NMOS晶体管。在一些实施方式中，栅电极层可以包括两个或更多个金属层的堆叠，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如钌氧化物。P型金属层将使得能够形成具有在约4.9 eV与约5.2 eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽以及碳化铝。N型金属层将使得能够形成具有在约3.9 eV与约4.2 eV之间的功函数的NMOS栅电极。在一些实施方式中，栅电极可以包括“U形”结构，其包括基本上平行于基板表面的底部部分和基本上垂直于基板的顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以简单地是平面层，其基本上平行于基板的顶表面并且不包括基本上垂直于基板的顶表面的侧壁部分。在本公开的另外的实施方式中，栅电极可以包括U形结构和平面的非U形结构的组合。例如，栅电极可以包括形成在一个或多个平面的非U形的层的顶上的一个或多个U形金属层。
如遍及本申请描述的，与栅极线或栅电极堆叠相关联的间隔部可以由适于最终使永久性栅极结构与相邻的导电接触部（诸如自对准的接触部）电隔离或有助于其隔离的材料构成。例如，在一个实施例中，间隔部由电介质材料构成，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
在实施例中，本文中描述的方法可以涉及到形成与现有栅极图案非常良好地对准的接触图案而同时消除具有极端紧密的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用本质上高度选择性的湿法蚀刻（例如，相比于干法蚀刻或等离子蚀刻）来生成接触开口。在实施例中，通过利用现有栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的原本用以生成接触图案的关键的光刻操作的需要。在实施例中，不分离地图案化沟槽接触栅格，而是在聚合（栅极）线之间形成沟槽接触栅格。例如，在一个这样的实施例中，在栅极格栅图案化之后但是在栅极格栅切割之前形成沟槽接触栅格。
可以实现节距分割处理和图案化方案以使得能够实现本文中描述的实施例，或者可以包括节距分割处理和图案化方案作为本文中描述的实施例的一部分。节距分割图案化通常是指节距二等分、节距四等分等。节距分割方案可以可适用于FEOL处理、BEOL处理、或者FEOL（装置）和BEOL（金属化）处理二者。根据本文中描述的一个或多个实施例，首先实现光学光刻以在预定义的节距中印刷单向线（例如，严格单向或主要单向）。然后实现节距分割处理作为用于增大线密度的技术。
在实施例中，用于鳍、栅极线、金属线、ILD线或硬掩模线的术语“格栅结构”在本文中用于指代紧密节距的格栅结构。在一个这样的实施例中，紧密节距不可直接通过所选光刻来实现。例如，可以首先形成基于所选光刻的图案，但是可以通过使用间隔部掩模图案化来二等分节距，如本领域中已知的那样。更进一步地，可以通过第二轮间隔部掩模图案化来四等分原始节距。因此，本文中描述的格栅状图案可以具有以大体上一致的节距间隔开并且具有大体上一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，节距变化将会在10%以内并且宽度变化将会在10%以内，并且在一些实施例中，节距变化将会在5%以内并且宽度变化将会在5%以内。可以通过节距二等分法或节距四等分法、或其他节距分割法来制造图案。在实施例中，格栅不一定是单节距的。
在实施例中，如遍及本说明书使用的，层间电介质（ILD）材料由电介质或绝缘材料层构成或者包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物（例如，二氧化硅（SiO2））、掺杂的硅的氧化物、氟化的硅的氧化物、掺碳的硅的氧化物、本领域中已知的各种低k电介质材料以及其组合。层间电介质材料可以通过以下技术形成，诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）或通过其他沉积方法。
在实施例中，也如遍及本说明书使用的，金属线或互连线材料（以及通孔材料）由一种或多种金属或其他导电结构构成。常见示例是使用铜线和结构，其可以或者可以不包括在铜和围绕的ILD材料之间的阻挡层。如本文中使用的，术语金属包括合金、多种金属的堆叠以及其他组合。例如，金属互连线可以包括阻挡层（例如，包括Ta、TaN、Ti或TiN中的一种或多种的层）、不同金属或合金的堆叠等等。因此，互连线可以是单种材料层，或者可以由包括导电衬垫层和填充层的若干层形成。可以使用任何适当的沉积过程来形成互连线，任何适当的沉积过程诸如电镀、化学气相沉积或物理气相沉积。在实施例中，互连线由导电材料构成，导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也称为迹线、引线、线、金属或简称为互连。
在实施例中，也如遍及本说明书使用的，硬掩模材料由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同的区域中使用不同的硬掩模材料，从而提供彼此不同且与下面的电介质和金属层不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物的层（例如，氮化硅）或者硅的氧化物的层，或二者，或其组合。其他合适的材料可以包括基于碳的材料。在另一实施例中，硬掩模材料包括金属种类。例如，硬掩模或其他叠加材料可以包括钛或另一种金属的氮化物（例如，氮化钛）的层。可以在这些层中的一个或多个层中包括潜在地较少量的其他材料，诸如氧。替代地，可以取决于特定实现而使用本领域中已知的其他硬掩模层。可以通过CVD、PVD或通过其他沉积方法来形成硬掩模层。
在实施例中，也如遍及本说明书使用的，使用193nm沉浸式光刻（i193）、极紫外（EUV）光刻或电子束直写式（EBDW）光刻或诸如此类来执行光刻操作。可以使用正性抗蚀剂（positive tone resist）或负性抗蚀剂（negative tone resist）。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂覆（ARC）层和光致抗蚀剂材料层构成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分是碳硬掩模（CHM）层，并且抗反射涂覆层是硅ARC层。
要领会的是，并非需要实践上文描述的过程的所有方面才能落入本公开的实施例的精神和范围。例如，在一个实施例中，完全不需要在于栅极堆叠的有源部分之上制造栅极接触部之前形成虚设栅极。上文描述的栅极堆叠实际上可以在初始形成时即为永久性栅极堆叠。另外，可以使用本文中描述的过程来制造一个或多个半导体装置。所述半导体装置可以是晶体管或类似装置。例如，在实施例中，所述半导体装置是用于逻辑或存储器的金属-氧化物半导体（MOS）晶体管，或者是双极晶体管。另外，在实施例中，所述半导体装置具有三维架构，诸如三栅极装置、独立接入式双栅极装置、FIN-FET、纳米线装置、或纳米带装置。一个或多个实施例可以对于在10纳米（10 nm）技术节点、亚10纳米（10 nm）技术节点下制造半导体装置特别有用。
用于FEOL层或结构制造的附加或中间操作可以包括标准微电子制造过程，诸如光刻、蚀刻、薄膜沉积、平整化（诸如化学机械抛光（CMP））、扩散、计量、使用牺牲层、使用蚀刻停止层、使用平整化停止层、或与微电子组件制造相关联的任何其他动作。另外要领会的是，针对前述过程流程描述的过程操作可以以替换的顺序来实践，并不需要执行每一个操作，或者可以执行附加的过程操作，或者二者都执行。
要领会的是，在上面的示例性FEOL实施例中，在实施例中，直接将10纳米或亚10纳米节点的处理实现到制造方案中，并且所得到的结构作为技术驱动力。在其他实施例中，可以通过BEOL 10纳米或亚10纳米的处理需求来驱动FEOL考虑。例如，用于FEOL层和装置的材料选择和布局可能需要适应于BEOL处理。在一个这样的实施例中，材料选择和栅极堆叠架构被选择成适应于BEOL层的高密度金属化，例如以降低FEOL层中形成的、但是通过BEOL层的高密度金属化而耦合到一起的晶体管结构中的边缘电容。
本文公开的实施例可以用于制造各种不同类型的集成电路或微电子装置。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器以及诸如此类。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子装置可以用在本领域已知的各种电子装置中。例如，在计算机系统（例如，台式计算机、膝上型计算机、服务器）、蜂窝电话、个人电子装置等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个都可以潜在地使用本文公开的方法来制造。
图7示出了根据本公开的一个实施方式的计算装置700。计算装置700容纳板702。板702可以包括多个部件，包括但不限于处理器704和至少一个通信芯片706。处理器704被物理耦合且电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理耦合且电耦合到板702。在另外的实施方式中，通信芯片706是处理器704的一部分。
取决于其应用，计算装置700可以包括其他部件，它们可以或者可以不物理耦合且电耦合到板702。这些其他部件包括但不限于，易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储装置（诸如硬盘驱动器、紧凑盘（CD）、数字万用盘（DVD）以及诸如此类）。
通信芯片706使能用于向和从计算装置700传输数据的无线通信。术语“无线”和其派生词可以用于描述电路、装置、系统、方法、技术、通信信道等，它们可以通过使用调制的电磁辐射通过非固体介质来传送数据。该术语不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片706可以实现多种无线标准或协议中的任何标准或协议，多种无线标准或协议中的任何标准或协议包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G及以上的任何其他无线协议。计算装置700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于较短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片706可以专用于较长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他。
计算装置700的处理器704包括被封装在处理器704内的集成电路管芯。在本公开的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，诸如根据本公开的实施方式构建的集成电路结构。术语“处理器”可以指代处理来自寄存器或存储器或二者的电子数据以将该电子数据变换成可以存储在寄存器或存储器或二者中的其他电子数据的任何装置或装置的部分。
通信芯片706也包括被封装在通信芯片706内的集成电路管芯。根据本公开的另一实施方式，根据本公开的实施方式构建通信芯片的集成电路管芯。
在另外的实施方式中，容纳在计算装置700内的另一部件可以包含根据本公开的实施例的实施方式而构建的集成电路管芯。
在各种实施例中，计算装置700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字录像机。在另外的实施方式中，计算装置700可以是处理数据的任何其他电子装置。
图8示出了包括本公开的一个或多个实施例的中介层（interposer）800。中介层800是用于将第一基板802桥接到第二基板804的居间基板。第一基板802可以是例如集成电路管芯。第二基板804可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层800的目的是将连接扩展到更宽的节距或将连接重新路由到不同的连接。例如，中介层800可以将集成电路管芯耦合到球栅阵列（BGA）806，其随后可以耦合到第二基板804。在一些实施例中，第一和第二基板802/804附接到中介层800的相对侧。在其他实施例中，第一和第二基板802/804附接到中介层800的相同侧。并且在另外的实施例中，三个或更多个基板通过中介层800而互连。
中介层800可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实施方式中，中介层800可以由交替的刚性或柔性材料形成，所述刚性或柔性材料形成可以包括供在半导体基板中使用的上述相同材料，例如硅、锗和其他III-V族和IV族材料。
中介层800可以包括金属互连808和通孔810，包括但不限于通过硅通孔（TSV）812。中介层800还可以包括嵌入式装置814，包括无源和有源装置二者。此类装置包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）装置。诸如射频（RF）装置、功率放大器、电源管理装置、天线、阵列、传感器和MEMS装置之类的更复杂的装置也可以被形成在中介层800上。根据本公开的实施例，本文中公开的设备或过程可以在制造中介层800或在制造被包括在中介层800中的部件中使用。
图9是根据本公开的实施例的采用根据本文中描述的一个或多个过程制造的集成电路（IC）或包括本文中描述的一个或多个特征的移动计算平台900的等距视图（isometricview）。
移动计算平台900可以是被配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式装置。例如，移动计算平台900可以是平板计算机、智能电话、膝上型计算机等中的任何装置，并且包括在示例性实施例中是触摸屏（电容式、电感式、电阻式等）的显示屏905、芯片级（SoC）或封装级集成系统910和电池913。如图所示，由更高的晶体管包装密度使能的系统910中的集成水平越大，则移动计算平台900可以被电池913或诸如固态驱动器之类的非易失性存储设备占据的部分就越大，或者用于改进的平台功能性的晶体管门计数就越大。类似地，系统910中的每个晶体管的载流子迁移率越大，则功能性就越大。照此，本文众描述的技术可以使能移动计算平台900中的性能和形状因子改进。
在放大视图920中进一步示出了集成系统910。在示例性实施例中，封装装置977包括根据本文描述的一个或多个过程制造的或包括本文描述的一个或多个特征的至少一个存储器芯片（例如，RAM）或至少一个处理器芯片（例如，多核微处理器和/或图形处理器）。封装装置977还连同功率管理集成电路（PMIC）915、RF（无线）集成电路（RFIC）925中以及其控制器911的一个或多个耦合到板960，RF（无线）集成电路（RFIC）925包括宽带RF（无线）发射器和/或接收器（例如，包括数字基带，并且模拟前端模块还包括在发射路径上的功率放大器和在接收路径上的低噪声放大器）。在功能上，PMIC 915执行电池功率调节，DC到DC转换等，并且因此具有耦合到电池913的输入，并且具有向所有其他功能模块提供电流供应的输出。如进一步示出的，在示例性实施例中，RFIC 925具有耦合到天线的输出，以提供来实现多种无线标准或协议中的任何标准或协议，所述多种无线标准或协议包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G及以上的任何其他无线协议。在替代实施方式中，这些板级模块中的每一个都可以被集成到被耦合到封装的装置977的封装基板的单独的IC上，或者被集成在被耦合到封装的装置977的封装基板的单个IC（SoC）内。
在另一方面中，半导体封装用于保护集成电路（IC）芯片或管芯，并且还用于为管芯提供到外部电路的电接口。随着对更小电子装置的越来越多的需求，半导体封装被设计得甚至更加紧凑并且必须支持更大的电路密度。此外，对更高性能装置的需求导致对改进的半导体封装的需要，改进的半导体封装使能与后续的组装处理兼容的薄的封装轮廓和低的整体翘曲（warpage）。
在实施例中，使用到陶瓷或有机封装基板的引线接合（wire bonding）。在另一实施例中，使用C4过程来将管芯安装到陶瓷或有机封装基板。特别地，可以实现C4焊球（solder ball）连接以在半导体装置和基板之间提供倒装芯片（flip chip）互连。倒装芯片或受控塌陷芯片连接（C4）是用于诸如集成电路（IC）芯片、MEMS或部件之类的半导体装置的安装类型，其利用焊接凸点（solder bump）而不是引线接合。焊接凸点被沉积在C4焊盘上，位于基板封装的顶侧上。为了将半导体装置安装到基板，使其翻转以致有源侧向下面向安装区域。使用焊接凸点来将半导体装置直接连接到基板。
图10示出了根据本公开的实施例的倒装芯片安装的管芯的横截面视图。
参考图10，根据本公开的实施例，设备1000包括管芯1002，诸如根据本文描述的一个或多个过程制造的或者包括本文描述的一个或多个特征的集成电路（IC）。管芯1002包括在其上的金属化焊盘1004。诸如陶瓷或有机基板之类的封装基板1006包括在其上的连接1008。通过耦合到金属化焊盘1004和连接1008的焊球1010电连接管芯1002和封装基板1006。底部填充（underfill）材料1012围绕焊球1010。
处理倒装芯片可能类似于常规的IC制造，具有几个附加操作。在接近制造过程的结束时，对附着焊盘进行金属化以使它们更容易接受焊接。这通常包括若干处理。然后在每个金属化焊盘上沉积小焊点。然后如常地从晶圆切去芯片。为了将倒装芯片附接到电路中，将芯片倒置以使焊点朝下到下面的电子装置或电路板上的连接器上。然后通常使用超声或替代地回流焊接过程来重新熔化焊料以产生电连接。这也在芯片的电路和下面的安装之间留下了小空间。在大多数情况下，然后“底部填充”电绝缘的粘合剂以提供更强的机械连接，提供热桥，并确保焊料接合不会由于芯片和系统的其余部分的不同加热而受到应力。
在其他实施例中，根据本公开的实施例，实现更新的封装和管芯到管芯互连方法，诸如通过硅通孔（TSV）和硅中介层，以制造合并了根据本文描述的一个或多个过程制造的集成电路（IC）或者包括本文中描述的一个或多个特征的高性能多芯片模块（MCM）和系统级封装（SiP）。
因此，本公开的实施例包括具有带有垂直沟槽的源极或漏极结构的集成电路结构，并描述了制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法。
虽然上文已经描述了具体实施例，但是这些实施例并不意图限制本公开的范围，即使在关于特定特征描述了仅单个实施例情况下。本公开中提供的特征的示例意图是示出性的而非限制性的，除非另有声明。上文的描述意图覆盖如对受益于本公开的本领域技术人员来说将清楚的这样的替换、修改和等同物。
本公开的范围包括本文中（明确地或者隐含地）公开的任何特征或特征的组合，或者其任何的普遍化，无论其是否缓解了本文中提出的问题中的任何问题或全部问题。因此，可以在本申请（或要求其优先权的申请）的起诉（prosecution）期间将新的权利要求规划为特征的任何此类组合。特别地，参考随附的权利要求书，可以将来自从属权利要求的特征与独立权利要求的那些特征进行组合，并且可以以任何适当的方式并且不仅以随附的权利要求书中所列举的具体组合来组合来自各个独立权利要求的特征。
以下示例涉及另外的实施例。可以将不同实施例的各种特征与包括的一些特征和被排除的其他特征进行各种组合以适应各种各样的不同应用。
示例实施例1：一种集成电路结构包括鳍，所述鳍具有下鳍部分和上鳍部分。栅极堆叠处于所述鳍的所述上鳍部分之上，所述栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构。第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构。所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽。所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。
示例实施例2：如示例实施例1所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽具有包括单晶平面的侧壁。
示例实施例3：如示例实施例1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷。
示例实施例4：如示例实施例1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为砷。
示例实施例5：如示例实施例1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷和砷的组合。
示例实施例6：如示例实施例1、2、3、4或5所述的集成电路结构，其中所述下鳍部分包括下层体单晶硅衬底的一部分。
示例实施例7：如示例实施例1、2、3、4、5或6所述的集成电路结构，进一步包括分别沿所述栅极堆叠的所述第一和第二侧的第一和第二电介质栅极侧壁间隔部。
示例实施例8：如示例实施例1、2、3、4、5、6或7所述的集成电路结构，进一步包括所述第一源极或漏极结构的所述外延结构上的第一导电接触部，以及所述第二源极或漏极结构的所述外延结构上的第二导电接触部。
示例实施例9：如示例实施例8所述的集成电路结构，其中所述第一和第二导电接触部分别处于所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽中。
示例实施例10：一种制造集成电路结构的方法包括形成鳍，所述鳍具有下鳍部分和上鳍部分。所述方法还包括形成所述鳍的所述上鳍部分之上的栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧。所述方法还包括形成第一源极或漏极结构，所述第一源极或漏极结构具有在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构，以及形成第二源极或漏极结构，所述第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构。形成所述第一和第二源极或漏极结构的每个包括：在所述鳍中形成凹陷；以及在所述凹陷中外延生长硅材料，所述硅材料包括V族掺杂剂杂质。所述外延生长包括形成在所述硅材料中居中的V族富掺杂剂杂质区域。然后去除所述V族富掺杂剂杂质区域，以形成在所述硅材料中居中的垂直沟槽。
示例实施例11：如示例实施例10所述的方法，其中所述V族富掺杂剂杂质区域具有比所述硅材料的其余部分大至少两倍的所述V族掺杂剂杂质的浓度。
示例实施例12：如示例实施例10或11所述的方法，进一步包括在所述第一源极或漏极结构的所述外延结构上形成第一导电接触部，以及在所述第二源极或漏极结构的所述外延结构上形成第二导电接触部。
示例实施例13：如示例实施例12所述的方法，其中所述第一和第二导电接触部分别在所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽中形成。
示例实施例14：如示例实施例10、11、12或13所述的方法，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷。
示例实施例15：如示例实施例10、11、12或13所述的方法，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为砷。
示例实施例16：如示例实施例10、11、12或13所述的方法，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷和砷的组合。
示例实施例17：一种计算装置包括板以及耦合到所述板的组件，所述组件包括集成电路结构。所述集成电路结构包括鳍，所述鳍具有下鳍部分和上鳍部分。栅极堆叠处于所述鳍的所述上鳍部分之上，所述栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构。第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构。所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽。所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。
示例实施例18：如示例实施例17所述的计算装置，进一步包括耦合到所述板的存储器。
示例实施例19：如示例实施例17或18所述的计算装置，进一步包括耦合到所述板的通信芯片。
示例实施例20：如示例实施例17、18或19所述的计算装置，进一步包括耦合到所述板的照相机。
示例实施例21：如示例实施例17、18、19或20所述的计算装置，进一步包括耦合到所述板的电池。
示例实施例22：如示例实施例17、18、19、20或21所述的计算装置，进一步包括耦合到所述板的天线。
示例实施例23：如示例实施例17、18、19、20、21或22所述的计算装置，其中所述组件是封装集成电路管芯。
示例实施例24：如示例实施例17、18、19、20、21、22或23所述的计算装置，其中所述组件从由处理器、通信芯片和数字信号处理器所组成的组中选取。
示例实施例25：如示例实施例17、18、19、20、21、22、23或24所述的计算装置，其中所述计算装置从由移动电话、膝上型计算机、桌上型计算机、服务器和机顶盒所组成的组中选取。

Claims (25)

1.一种集成电路结构，包括：
鳍，所述鳍具有下鳍部分和上鳍部分；
所述鳍的所述上鳍部分之上的栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧；
第一源极或漏极结构，所述第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构；以及
第二源极或漏极结构，所述第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构，所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽，并且所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。
2.如权利要求1所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽具有包括单晶平面的侧壁。
3.如权利要求1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷。
4.如权利要求1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为砷。
5.如权利要求1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷和砷的组合。
6.如权利要求1或2所述的集成电路结构，其中所述下鳍部分包括下层体单晶硅衬底的一部分。
7.如权利要求1或2所述的集成电路结构，进一步包括：
分别沿所述栅极堆叠的所述第一和第二侧的第一和第二电介质栅极侧壁间隔部。
8. 如权利要求1或2所述的集成电路结构，进一步包括：
所述第一源极或漏极结构的所述外延结构上的第一导电接触部；以及
所述第二源极或漏极结构的所述外延结构上的第二导电接触部。
9.如权利要求8所述的集成电路结构，其中所述第一和第二导电接触部分别处于所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽中。
10.一种制造集成电路结构的方法，所述方法包括：
形成鳍，所述鳍具有下鳍部分和上鳍部分；
形成所述鳍的所述上鳍部分之上的栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧；以及
形成第一源极或漏极结构，所述第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构，并形成第二源极或漏极结构，所述第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构，其中形成所述第一和第二源极或漏极结构的每个包括：
在所述鳍中形成凹陷；
在所述凹陷中外延生长硅材料，所述硅材料包括V族掺杂剂杂质，并且所述外延生长包括形成在所述硅材料中居中的V族富掺杂剂杂质区域；以及
去除所述V族富掺杂剂杂质区域，以形成在所述硅材料中居中的垂直沟槽。
11.如权利要求10所述的方法，其中所述V族富掺杂剂杂质区域具有比所述硅材料的其余部分大至少两倍的所述V族掺杂剂杂质的浓度。
12. 如权利要求10或11所述的方法，进一步包括：
在所述第一源极或漏极结构的所述外延结构上形成第一导电接触部；以及
在所述第二源极或漏极结构的所述外延结构上形成第二导电接触部。
13.如权利要求12所述的方法，其中所述第一和第二导电接触部分别在所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽中形成。
14.如权利要求10或11所述的方法，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷。
15.如权利要求10或11所述的方法，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为砷。
16.如权利要求10或11所述的方法，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷和砷的组合。
17. 一种计算装置，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
鳍，所述鳍具有下鳍部分和上鳍部分；
所述鳍的所述上鳍部分之上的栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧；
第一源极或漏极结构，所述第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构；以及
第二源极或漏极结构，所述第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构，所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽，并且所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。
18.如权利要求17所述的计算装置，进一步包括：
耦合到所述板的存储器。
19.如权利要求17或18所述的计算装置，进一步包括：
耦合到所述板的通信芯片。
20.如权利要求17或18所述的计算装置，进一步包括：
耦合到所述板的照相机。
21.如权利要求17或18所述的计算装置，进一步包括：
耦合到所述板的电池。
22.如权利要求17或18所述的计算装置，进一步包括：
耦合到所述板的天线。
23.如权利要求17或18所述的计算装置，其中所述组件是封装集成电路管芯。
24.如权利要求17或18所述的计算装置，其中所述组件从由处理器、通信芯片和数字信号处理器所组成的组中选取。
25.如权利要求17或18所述的计算装置，其中所述计算装置从由移动电话、膝上型计算机、桌上型计算机、服务器和机顶盒所组成的组中选取。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11195923B2 (en) * 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
US11908911B2 (en) * 2019-05-16 2024-02-20 Intel Corporation Thin film transistors with raised source and drain contacts and process for forming such
US11955482B2 (en) * 2020-05-18 2024-04-09 Intel Corporation Source or drain structures with high phosphorous dopant concentration
US20230197716A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Transistors with epitaxial source/drain liner for improved contact resistance

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742503B2 (en) * 2011-10-31 2014-06-03 International Business Machines Corporation Recessed single crystalline source and drain for semiconductor-on-insulator devices
US9647122B2 (en) 2015-09-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US10217707B2 (en) * 2016-09-16 2019-02-26 International Business Machines Corporation Trench contact resistance reduction
US10867861B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
JP7303828B2 (ja) * 2018-12-21 2023-07-05 株式会社半導体エネルギー研究所 半導体装置、並びに電子機器及び人工衛星

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