TW202105736A - 具有垂直溝槽之源極或汲極結構 - Google Patents

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安拿 莫希
亞倫 布德里維奇
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item

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Abstract

描述包括具有垂直溝槽之源極或汲極結構的積體電路結構。於一範例中，一種積體電路結構包括一鰭片，其具有一下鰭片部分及一上鰭片部分。一閘極堆疊是在該鰭片之該上鰭片部分上方，該閘極堆疊具有與一第二側相反的一第一側。一第一源極或汲極結構包括一在該閘極堆疊之該第一側處被嵌入該鰭片中的外延結構。一第二源極或汲極結構包括一在該閘極堆疊之該第二側處被嵌入該鰭片中的外延結構。該等第一和第二源極或汲極結構之該等外延結構具有在其中央的一垂直溝槽。第一和第二源極或汲極結構包括矽及V族摻雜物雜質。

Description

具有垂直溝槽之源極或汲極結構
本發明之實施例屬於先進積體電路結構製造之領域，而特別是，包括具有垂直溝槽之源極或汲極結構的積體電路結構。
於過去數十年，積體電路中之特徵的擴縮(scaling)已是不斷成長的半導體工業背後之驅動力。擴縮至越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加容量之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。
傳統及目前已知的製造程序中之變化性可能限制將其進一步延伸入10奈米節點或次10奈米節點範圍之可能性。因此，針對未來科技節點所需之功能組件的製造可能需要引入新的方法學或者將新的科技集成於目前製造程序中或取代目前製造程序。
及
描述包括具有垂直溝槽之源極或汲極結構的積體電路結構、及製造具有垂直溝槽之源極或汲極結構的方法。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實行而無這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
以下詳細說明僅為本質上說明性的且不欲限制請求標的之實施例或此等實施例之應用和使用。如文中所使用，文字「範例」指的是「作用為範圍、例子、或圖示」。文中所描述為範例之任何實施方式不一定被解讀為超越其他實施方式之較佳的或有利的。再者，並無意圖由先前技術領域、背景、簡單摘要或以下詳細說明中所提出之任何明確表達的或暗示性的理論所約束。
本說明書包括對於「一實施例」或「實施例」之參考。術語「於一個實施例中」或「於實施例中」之出現不一定指稱相同的實施例。特定特徵、結構、或特性可被結合以任何符合本發明之適當的方式。
術語。以下段落係提供針對本發明(包括後附申請專利範圍)中所發現之術語的定義或背景：
「包含。」此術語為開放式結尾的。如後附申請專利範圍中所使用，此術語不排除額外的結構或操作。
「組態成。」各個單元或組件可被描述或請求為「組態成」履行一工作或多數工作。於此等背景下，「組態成」被用以暗示結構，藉由指示其單元或組件係包括其於操作期間履行那些工作之結構。如此一來，單元或組件可被說是組態成履行該工作，即使當指明的單元或組件目前並未操作(例如，不是開啟或現用)時。闡述其單元或電路或組件被「組態成」履行一或更多工作是明確地表示不要引用35 U.S.C. §112(第六段)於該單元或組件。
「第一、」「第二、」等等。如文中所使用，這些術語被使用為在其後方之名詞的標示，且並未暗示任何類型的排序(例如，空間、時間、邏輯，等等)。
「耦合。」以下說明係指稱其被「耦合」在一起的元件或節點或特徵。如文中所使用，除非另有明確地聲明，「耦合」指的是其一元件或節點或特徵被直接地或間接地結合至(或者直接地或間接地通訊與)另一元件或節點或特徵，而不一定是機械地。
此外，某些術語亦可被用於以下描述中以僅供參考之目的，而因此不意欲為限制性的。例如，諸如「較高」、「較低」、「上方」、及「下方」係指稱該參考所應用之圖形中的方向。諸如「前」、「後」、「後方」、「側面」、「外側」、及「內側」等術語係描述參考之恆定(但任意)框內的組件之部分的定向或位置或兩者，其係藉由參考描述討論中組件之文字及相關圖形而變得清楚明白。此術語可包括以上所明確地提及之字語、其衍生詞、及類似含義的字語。
「禁止。」如文中所使用，禁止被用以描述減少或縮小效果。當組件或特徵被描述為禁止行動、動作、或狀況時，其可完全地防止結果或後果或未來狀態。此外，「禁止」亦可指稱其可能另外地發生之後果、性能、或效果的減少或減輕。因此，當組件、元件、或特徵被指稱為禁止結果或狀態時，其無須完全地防止或去除該結果或狀態。
文中所述之實施例可針對前段製程(FEOL)半導體處理及結構。FEOL是積體電路(IC)製造之第一部分，其中個別裝置(例如，電晶體、電容、電阻，等等)被圖案化於半導體基材或層中。FEOL通常涵蓋直到(但不包括)金屬互連層之沈積的所有步驟。接續於最後FEOL操作後，其結果通常為具有隔離電晶體(例如，無任何佈線)之晶圓。
文中所述之實施例可針對後段製程(BEOL)半導體處理及結構。BEOL為IC製造之第二部分，其中個別裝置(例如，電晶體、電容、電阻，等等)係與晶圓上之佈線(例如，金屬化層或多層)互連。BEOL包括接點、絕緣層(電介質)、金屬階、及用於晶片至封裝連接之接合部位。於製造階段之BEOL中，接點(墊)、互連佈線、通孔及電介質結構被形成。針對現代IC製程，於BEOL中可加入多於10個金屬層。
以下所述之實施例可應用於FEOL處理及結構、BEOL處理及結構、或FEOL和BEOL處理及結構兩者。特別地，雖然範例處理方案可使用一種FEOL處理情境來闡述，但此等方式亦可應用於BEOL處理。同樣地，雖然範例處理方案可使用一種BEOL處理情境來闡述，但此等方式亦可應用於FEOL處理。
依據本發明之一或更多實施例，描述：共形源極汲極生長形態被平衡以提供源極或汲極接點面積之顯著增加。一或更多實施例係有關於製造具有超低接觸電阻率的N通道電晶體。
為了提供背景，外部電阻之來源通常是高度微縮電晶體性能及效率的主要限制者。降低接觸電阻可增進驅動特性並致能裝置之增進的控制。用以縮小接觸電阻之先前努力已包括：在溝槽接點(TCN)位置處之額外摻雜物的含入、用於增加活化之nMOS源極或汲極的高溫退火、及/或用以增加接觸面積之過度生長/合併外延(epi)區的製造。nMOS裝置中之高磷(P)摻雜可致能低電阻率，其係由於施體原子及自由電子的高濃度。然而，此一方式可與來自摻雜物擴散入通道之短通道控制的喪失相關，利用其用於摻雜物活化且遍及裝置製造之各種熱歷程。所得之汲極感應的障壁降低及高洩漏電流是屬於短通道效應，其已變成隨著當代裝置擴縮之越來越重要的考量。
依據本發明之實施例，一外延生長矽源極或汲極(S/D)區之大塊內的摻雜物濃度是同質的。然而，摻雜物被觀察到以(例如)高於同質大塊內達2-10倍的濃度跨騎生長表面。例如，如最佳地理解，利用共形外延S/D膜，來自外延下切(EUC)溝槽或凹陷之各側的表面係一起生長。此方向性合併可產生接縫在具有特性上較高的摻雜物濃度之S/D的中心處。於一實施例中，選擇性地蝕刻該接縫提供一進入S/D區之溝槽，其可最終地以接觸金屬填充來顯著地增加接觸面積並減少外部電阻(Rext)。應理解：增進的Rext正變得越來越重要，隨著裝置節點持續縮小裝置尺寸。藉由利用共形外延S/D之形態(如文中所述者)，可達成增進的裝置性能及切換的控制，特別是針對低功率應用。
當作適於製造文中所述之源極或汲極結構的生長製程之範例，圖1A-1F闡明一種製造包括具有垂直溝槽之源極或汲極結構的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。
參考圖1A，開始結構100包括半導體基材或半導體層102，其具有溝槽或凹陷104在其中。共形的、n型摻雜的矽材料106A之外延生長係由於摻雜物表面跨騎現象而具有富含摻雜物雜質的外區108A。由於該層的共形生長，溝槽110A之高的高寬比被維持，該溝槽係位於矽材料106A及富含摻雜物雜質的外區108A之中心內。於一實施例中，矽材料106A被原處摻雜以磷及/或砷，其中較高濃度之富含摻雜物雜質的外區108A在生長期間形成。
參考圖1B及1C，外延生長繼續具有富含摻雜物雜質的外區108B之矽材料106B的生長。溝槽110B係位於矽材料106B及富含摻雜物雜質的外區108B之中心內。外延生長進一步繼續具有富含摻雜物雜質的外區108C之矽材料106C的生長。溝槽110C係位於矽材料106C及富含摻雜物雜質的外區108C之中心內。於一實施例中，隨著生長繼續，摻雜物被結合入矽材料之晶格，具有摻雜物分離在生長前端上。
參考圖1D，外延生長繼續以形成共形生長前端，其在矽材料106D之中心110D中遭遇，產生了富含摻雜物的接縫108D。於一實施例中，富含摻雜物的接縫108D被選擇性地移除(例如，藉由蝕刻)，由於從源極/汲極之大塊至其中來自原始溝槽之任一側的生長前端遭遇處所形成之高度摻雜溝槽110E的蝕刻率之差異，如圖1E中所繪示。溝槽110E被最終地填充以金屬接點，顯著地增加接觸面積並減少接觸電阻率，而其範例係與圖1F關聯來描述。
參考圖1F，導電接點112被形成在圖1E之結構上，各導電接點112包括在矽材料106E中之垂直溝槽110E中的一部分112A以及上覆矽材料106E的一部分112B。導電接點112可包括凹陷112C在垂直溝槽110E上方。於一替代實施例中，導電接點112可被形成在圖1B中所繪示之外延生長的階段。
當作範例製程流，圖2A-2F闡明一種製造包括具有垂直溝槽之源極或汲極結構的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。
參考圖2A，選擇性地，通道材料204被生長在基材202(諸如矽基材或已摻雜矽基材)上。於一實施例中，通道材料204包括矽，例如，通道材料204為矽層或已摻雜矽層。於一實施例中，通道材料204包括鍺，例如，通道材料204為鍺層或已摻雜鍺層。於一實施例中，通道材料204包括矽和鍺，例如，通道材料204為矽鍺層或已摻雜矽鍺層。於一實施例中，通道材料204為III-V族材料，例如，通道材料204為III-V族材料層或已摻雜III-V族材料層。於其他實施例中，相異的通道材料204不被形成，且下述製程操作被執行在基材202之表面上。
如全文所使用，除非明確地稱為已摻雜矽層或基材，術語矽(例如，如矽基材中或矽鰭片部分中所使用者)可被用以描述由極大量(假如非全部)的矽所組成之矽材料。然而，應理解其(實際上)100%純Si可能難以形成，而因此可能包括微量百分比的雜質摻雜物(諸如硼、磷或砷)及/或可能包括微量百分比的碳或鍺。此等雜質可被包括為在Si的沈積期間之無法避免的雜質或成分或者可在後沈積處理期間之擴散時「污染」Si。
如全文所使用，除非明確地稱為已摻雜鍺層，術語鍺(例如，如鍺成核層或鍺裝置層或鍺通道結構中所使用者)可被用以描述由極大量(假如非全部)的鍺所組成之鍺材料。然而，應理解其(實際上)100%純Ge可能難以形成，而因此可能包括微量百分比的雜質摻雜物(諸如硼、磷或砷)及/或可能包括微量百分比的矽或碳。此等雜質可被包括為在Ge的沈積期間之無法避免的雜質或成分或者可在後沈積處理期間之擴散時「污染」Ge。如此一來，相關於鍺成核層或鍺裝置層或鍺通道結構的文中所述之實施例可包括其含有相對少量的(例如)「雜質」位準、非Ge原子或物種(諸如Si)之鍺成核層或鍺裝置層或鍺通道結構。
如全文所使用，除非明確地稱為已摻雜矽鍺層，術語矽鍺(例如，如矽鍺裝置層或矽鍺通道結構中所使用者)可被用以描述由矽和鍺兩者之實質部分(諸如兩者之至少5%)所組成的矽鍺材料。於一些實施例中，鍺之量大於矽之量。於其他實施例中，矽之量大於鍺之量。應理解其(實際上)100%純矽鍺(一般稱為SiGe)可能難以形成，而因此可能包括微量百分比的雜質摻雜物(諸如硼、磷或砷)及/或可能包括微量百分比的碳。此等雜質可被包括為在SiGe的沈積期間之無法避免的雜質或成分或者可在後沈積處理期間之擴散時「污染」SiGe。如此一來，相關於矽鍺裝置層或矽鍺通道結構的文中所述之實施例可包括其含有相對少量的(例如)「雜質」位準、非Ge原子或物種之矽鍺裝置層或矽鍺通道結構。
參考圖2B，通道材料204被圖案化成鰭片206。該圖案化可形成凹陷208入基材202中，如所繪示者。
參考圖2C，介於鰭片206之間的溝槽被填充以淺溝槽隔離材料，其被接著拋光並凹陷以形成隔離結構210。該製程可進一步涉及電介質隔離障壁之沈積、圖案化和凹陷。該製程繼續閘極氧化物材料和閘極電極材料(其可為虛擬閘極氧化物材料和虛擬閘極電極材料)之沈積和圖案化、及閘極間隔物之形成，以形成閘極堆疊212和閘極間隔物214。
參考圖2D，鰭片206被蝕刻於閘極堆疊212之相鄰側，在位置218處。該蝕刻留下閘極堆疊212底下之通道區216。該蝕刻可被稱為鰭片之源極或汲極位置的凹陷，用以形成凹陷在鰭片之源極或汲極位置中。
參考圖2E，具有外延結構(左220/222A/222B)之第一源極或汲極結構被嵌入鰭片中，在閘極堆疊212之第一側處(例如，在位置218處)。包括外延結構(右220/ 222A/222B)之第二源極或汲極結構被嵌入鰭片中，在閘極堆疊212之第二側處。形成第一和第二源極或汲極結構之各者包括外延地生長矽材料220於該凹陷中，該矽材料包括V族摻雜物雜質。該外延地生長亦包括形成富含V族摻雜物雜質的區222A/222B。富含摻雜物雜質的區222A/222B之部分222B係在矽材料220中央。
於一實施例中，富含V族摻雜物雜質的區222A/222B具有V族摻雜物雜質之濃度為大於矽材料220之剩餘者的至少兩倍。於一實施例中，富含V族摻雜物雜質的區222A/222B具有V族摻雜物雜質之濃度為大於矽材料220之剩餘者的2-10倍之範圍內。
於一實施例中，第一和第二源極或汲極結構220/220A/220B之V族摻雜物雜質為磷。於一實施例中，第一和第二源極或汲極結構220/220A/220B之V族摻雜物雜質為砷。於一實施例中，第一和第二源極或汲極結構220/ 220A/220B之V族摻雜物雜質為磷與砷之組合。
參考圖2F，富含V族摻雜物雜質的區222A/222B被移除以形成垂直溝槽在矽材料220A中央。於一實施例中，如最佳地瞭解者，在化學氣相沈積膜期間跨騎表面之摻雜物的熱力學係致能高度摻雜接縫222B(圖2E)之平衡(例如，約10原子百分比)以增進Rext。替代地，共形生長可被早期地停止(如相較於傳統的EPI生長輪廓)，以類似地產生具有高epi接觸面積的深溝槽。於後者情況下，不會形成已蝕刻表面。於任一情況下，依據本發明之實施例，具有用於減少電阻率之增加摻雜物的高度結晶表面被提供給接觸表面。
再次參考圖2F，第一導電接點(左230A/ 230B)被形成在第一源極或汲極結構之外延結構(左220A)上，而第二導電接點(右230A/230B)被形成在第二源極或汲極結構之外延結構(右220A)上。於一此類實施例中，第一和第二導電接點230A/230B被個別地形成在第一和第二源極或汲極結構之外延結構220A的各者之垂直溝槽(例如，部分230B)中。應理解：雖未繪示，後段處理可接著被履行在圖2F之結構上。
再次參考圖2F，依據本發明之實施例，積體電路結構包括鰭片(基材202之216及已圖案化部分)，其具有下鰭片部分(在隔離結構210之頂部表面底下的202之216及已圖案化部分的部分)以及上鰭片部分(在隔離結構210之頂部表面上面的216之部分)。閘極堆疊212是在鰭片之上鰭片部分上方，閘極堆疊212具有與第二側相反的第一側。第一源極或汲極結構包括一在閘極堆疊212之第一側處被嵌入鰭片中的外延結構(左手邊220A)。第二源極或汲極結構包括一在閘極堆疊212之第二側處被嵌入鰭片中的外延結構(右手邊220A)。第一和第二源極或汲極結構之外延結構220A具有在其中央的垂直溝槽。第一和第二源極或汲極結構包括矽及V族摻雜物雜質。
於一實施例中，第一導電接點(左230A/ 230B)是在第一源極或汲極結構之外延結構(左220A)上，而第二導電接點(右230A/230B)是在第二源極或汲極結構之外延結構(右220A)上。於特定實施例中，第一和第二導電接點230A/230B個別地在第一和第二源極或汲極結構之外延結構220A的各者之垂直溝槽(例如，部分230B)中。
於一實施例中，第一和第二源極或汲極結構之外延結構220A的各者之垂直溝槽具有包括單晶平面的側壁。例如，於一實施例中，生長平面被最終地暴露以供接點形成。
於一實施例中，第一和第二源極或汲極結構之V族摻雜物雜質為磷。於一實施例中，第一和第二源極或汲極結構之V族摻雜物雜質為砷。於一實施例中，第一和第二源極或汲極結構之V族摻雜物雜質為磷與砷之組合。
於一實施例中，下鰭片部分包括下方大塊單晶矽基材之部分。於一實施例中，第一和第二電介質閘極側壁間隔物214係個別地沿著閘極堆疊212之第一和第二側。
於另一形態中，圖3A闡明一對半導體鰭片上方之複數閘極線的平面視圖，依據本發明之另一實施例。
參考圖3A，複數主動閘極線304被形成於複數半導體鰭片300上方。虛擬閘極線306是在複數半導體鰭片300之末端上。介於閘極線304/306之間的間隔308為其中溝槽接點可被設置以提供通至源極或汲極區(諸如源極或汲極區351、352、353、及354)之導電接點的位置。於一實施例中，複數閘極線304/306之圖案或半導體鰭片300之圖案被描述為光柵結構。於一實施例中，光柵狀圖案包括複數閘極線304/306及/或以恆定節距分隔並具有恆定寬度(或兩者)之複數半導體鰭片300的圖案。
圖3B闡明沿著圖3A之a-a’軸所取的橫斷面視圖，依據本發明之實施例。
參考圖3B，複數主動閘極線364被形成於複數半導體鰭片362(其被形成在基材360之上)上方。虛擬閘極線366是在半導體鰭片362之末端上。電介質層370是在虛擬閘極線366之外。溝槽接點材料397係介於主動閘極線364之間，並介於虛擬閘極線366與主動閘極線364之間。嵌入式源極或汲極結構368係位於主動閘極線364之間以及於虛擬閘極線366與主動閘極線364之間的半導體鰭片362中。嵌入式源極或汲極結構368包括在其中央的垂直溝槽369。溝槽接點材料397是在源極或汲極結構368之垂直溝槽369中。嵌入式源極或汲極結構368可為如配合圖1F或2F之源極或汲極結構所述者。
主動閘極線364包括閘極電介質結構398/399、工作函數閘極電極部分374和填充閘極電極部分376、及電介質蓋層378。電介質間隔物380係填補主動閘極線364及虛擬閘極線366之側壁。
於另一形態中，溝槽接點結構(例如，針對源極或汲極區)被描述。於一範例中，圖4闡明一種用於NMOS裝置之具有溝槽接點的積體電路結構之橫斷面視圖，依據本發明之另一實施例。
參考圖4，一種積體電路結構450包括鰭片452，諸如矽鍺鰭片。閘極電介質層454係位於鰭片452上方。閘極電極456係位於閘極電介質層454上方。於一實施例中，閘極電極456包括共形導電層458及導電填充460。於一實施例中，電介質封蓋462係位於閘極電極456上方以及於閘極電介質層454上方。閘極電極具有第一側456A及與第一側456A相反的第二側456B。電介質間隔物係沿著閘極電極456之側壁。於一實施例中，閘極電介質層454係進一步介於電介質間隔物463的第一者與閘極電極456的第一側456A之間，以及介於電介質間隔物463的第二者與閘極電極456的第二側456B之間，如圖所示。於一實施例中，雖未顯示，薄氧化物層(諸如熱或化學氧化矽或二氧化矽層)係介於鰭片452與閘極電介質層454之間。
第一464及第二466半導體源極或汲極區係個別地鄰接閘極電極456之第一456A及第二456B側。於一實施例中，第一464及第二466半導體源極或汲極區包括鰭片452之(個別地)凹陷465及467中所形成的嵌入式外延區，如所繪示者。第一和第二源極或汲極結構之外延結構的各者具有在其中央的垂直溝槽。接點結構可個別地包括在垂直溝槽內之部分495B或497B、以及在第一和第二源極或汲極結構之外延結構上方的部分495A或497A。嵌入式源極或汲極結構可為如配合圖1F或2F之源極或汲極結構所述者。
第一468及第二470溝槽接點結構係位於其個別地鄰接閘極電極456之第一456A及第二456B側的第一464及第二466半導體源極或汲極區上方。第一468及第二470溝槽接點結構均包括U形金屬層472以及於U形金屬層472之整體上和上方的T形金屬層474。於一實施例中，U形金屬層472與T形金屬層474具有不同的組成。於一此類實施例中，U形金屬層472包括鈦，而T形金屬層474包括鈷。於一實施例中，第一468及第二470溝槽接點結構均進一步包括T形金屬層474上之第三金屬層476。於一此類實施例中，第三金屬層476與U形金屬層472具有相同組成。於特定實施例中，第三金屬層476及U形金屬層472包括鈦，而T形金屬層474包括鈷。
第一溝槽接點通孔478係電連接至第一溝槽接點468。於特定實施例中，第一溝槽接點通孔478係位於(並耦合至)第一溝槽接點468之第三金屬層476上。第一溝槽接點通孔478係進一步位於(並接觸與)電介質間隔物463之一的一部分上方，且位於(並接觸與)電介質封蓋462的一部分上方。第二溝槽接點通孔480係電連接至第二溝槽接點470。於特定實施例中，第二溝槽接點通孔480係位於(並耦合至)第二溝槽接點470之第三金屬層476上。第二溝槽接點通孔480係進一步位於(並接觸與)電介質間隔物463之另一的一部分上方，且位於(並接觸與)電介質封蓋462的另一部分上方。
於一實施例中，金屬矽化物層482係直接地介於第一468與第二470溝槽接點結構及第一464與第二466半導體源極或汲極區之間，個別地。於一實施例中，金屬矽化物層482包括鈦及矽。於一特定此類實施例中，第一464和第二466半導體源極或汲極區為第一和第二N型半導體源極或汲極區。於一實施例中，金屬矽化物層482進一步包括磷或砷、或者磷及砷兩者。
文中所述之一或更多實施例係有關於針對環繞式半導體接點之金屬化學氣相沈積的使用。實施例可應用於或者包括化學氣相沈積(CVD)、電漿加強化學氣相沈積(PECVD)、原子層沈積(ALD)、導電接點製造、或薄膜之一或更多者。特定實施例可包括使用接點金屬之低溫(例如，少於攝氏500度、或者於攝氏400-500度之範圍中)化學氣相沈積以製造鈦等類金屬層來提供共形源極或汲極接點。此一共形源極或汲極接點之實施方式可增進三維(3D)電晶體互補金氧半導體(CMOS)性能。
為了提供背景，金屬至半導體接觸層可使用濺射而被沈積。濺射為一種視線製程且可能不非常適於3D電晶體製造。已知的濺射溶液在與沈積的入射成一角度的接觸表面上具有不良或不完整的金屬-半導體接面。依據本發明之一或更多實施例，低溫化學氣相沈積製程被實施於接點金屬之製造以提供三維之共形並使金屬半導體接面接觸面積最大化。所得的較大接觸面積可減少接面之電阻值。實施例可包括具有非平坦形貌之半導體表面上的沈積，其中一區域之形貌係指稱其本身的表面形狀及特徵，而非平坦形貌包括其為非平坦的表面形狀及特徵或表面形狀及特徵之部分，亦即，其並非完全平坦的表面形狀及特徵。於一實施例中，沈積是在具有相對高鍺含量之源極或汲極結構的半導體表面上。
文中所述之實施例可包括環繞式接點結構之製造。於一此類實施例中，描述了藉由化學氣相沈積、電漿加強化學氣相沈積、原子層沈積、或電漿加強原子層沈積而共形地沈積於電晶體源極-汲極接點上的純金屬之使用。此共形沈積可被用以增加金屬半導體接點之可用面積並減少電阻值，其增進了電晶體裝置之性能。於一實施例中，該沈積之相對低的溫度係導致每單位面積之接面的最小化電阻值。
應理解：多種積體電路結構可使用涉及如文中所述之金屬層沈積製程的集成方案來製造。依據本發明之實施例，一種製造積體電路結構之方法包括提供基材於具有RF來源之化學氣相沈積(CVD)室中，該基材具有特徵於其上。該方法亦包括反應四氯化鈦(TiCl4 )與氫(H2 )以形成鈦(Ti)層於該基材之該特徵上。於一實施例中，鈦層具有包括98%或更多的鈦及0.5-2%的氯之總原子組成。於替代實施例中，類似製程被用以製造鋯(Zr)、鉿(Hf)、鉭(Ta)、鈮(Nb)、或釩(V)之高純度金屬層。
依據本發明之實施例，該基材之該特徵為源極或汲極接觸溝槽，其係暴露半導體源極或汲極結構。鈦層(或其他高純度金屬層)為用於半導體源極或汲極結構之導電接觸層。此一實施方式之範例實施例係與圖5相關聯而被描述於下。
圖5闡明一種具有導電接點在升高源極或汲極區上的積體電路結構之橫斷面視圖，依據本發明之實施例。
參考圖5，一種半導體結構550包括閘極結構552於基材554之上。閘極結構552包括閘極電介質層552A、工作函數層552B、及閘極填充552C。源極區558和汲極區560係位於閘極結構552之相反側上。源極或汲極接點562被電連接至源極區558和汲極區560，並藉由層間電介質層564或閘極電介質間隔物566之一或二者而被隔離自閘極結構552。源極區558和汲極區560包括形成在基材554之蝕刻掉區中的外延或嵌入式下材料區。源極區558和汲極區560各包括在其中央的垂直溝槽。溝槽接點材料502A/502B包括在源極區558和汲極區560之垂直溝槽中的部分502B。源極區558和汲極區560可為如配合圖1F或2F之源極或汲極結構所述者。
於一實施例中，源極或汲極接點562包括高純度金屬層562A(諸如上述者)、及導電溝槽填充材料562B。於一實施例中，高純度金屬層562A具有包括98%或更多鈦的總原子組成。於一此類實施例中，高純度金屬層562A之總原子組成進一步包括0.5-2%的氯。於一實施例中，高純度金屬層562A具有30%或更少的厚度變化。於一實施例中，導電溝槽填充材料562B係由導電材料所組成，諸如(但不限定於)Cu、Al、W、Co或其合金。
於另一形態中，描述主動閘極上方的接點(COAG)結構以及製程。本發明之一或更多實施例係有關於半導體結構或裝置，其具有一或更多閘極接點結構(例如，當作閘極接點通孔)配置於該些半導體結構或裝置之閘極電極的主動部分上方。本發明之一或更多實施例係有關於半導體結構或裝置之製造方法，該些半導體結構或裝置具有一或更多閘極接點結構形成於該些半導體結構或裝置之閘極電極的主動部分上方。文中所述之方式可被用以藉由致能主動閘極區上方之閘極接點形成來減少標準單元面積。於一或更多實施例中，其被製造以接觸閘極電極之閘極接點結構為自對準通孔結構。
於一實施例中，積體電路結構、半導體結構或裝置為非平面裝置，諸如(但不限定於)fin-FET或三閘極裝置。於此一實施例中，相應的半導體通道區係由三維主體所組成或者被形成為三維主體。於一此類實施例中，閘極線之閘極電極堆疊係圍繞三維主體之至少頂部表面及一對側壁。於另一實施例中，至少該通道區被形成為離散的三維主體，諸如於環繞式閘極裝置中。於一此類實施例中，複數閘極線之各閘極電極堆疊完全地圍繞該通道區。
更一般地，一或更多實施例係有關於用以將閘極接點通孔直接地放置於主動電晶體閘極上之方式(以及由此所形成的結構)。此等方式可消除為了接觸之目的而延伸隔離上之閘極線的需求。此等方式亦可消除需要分離的閘極接點(GCN)層以引導來自閘極線或結構之信號的需求。於一實施例中，消除上述特徵係藉由凹陷接點金屬於溝槽接點(TCN)中以及引入額外電介質材料於製程流(例如，TILA)中來達成。額外電介質材料被包括為溝槽接點電介質蓋層，具有不同於其已用於閘極對準的接點製程(GAP)處理方案(例如，GILA)中之溝槽接點對準的閘極電介質材料蓋層之蝕刻特性。
於一實施例中，提供積體電路結構涉及形成一接點圖案，其係基本上完美地對準一現存的閘極圖案而同時免除使用一種具有極度嚴格的重合預算之微影操作。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之關鍵微影操作(如其他方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。
再者，閘極堆疊結構可藉由一種取代閘極程序來製造。於此一方案中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF6 之乾式蝕刻製程來移除。於另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH4 OH或氫氧化四甲銨之濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻來移除。
於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程，以獲得積體電路結構。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。退火被履行在永久接點之形成以前。
應理解：介於絕緣閘極蓋層與絕緣溝槽接點蓋層之間的不同結構上關係可被製造。當作範例，圖6A及6B闡明各種積體電路結構之橫斷面視圖，其各具有包括上覆絕緣蓋層之溝槽接點並具有包括上覆絕緣蓋層之閘極堆疊，依據本發明之實施例。
參考圖6A及6B，積體電路結構600A和600B個別地包括鰭片602，諸如矽鍺鰭片。雖然顯示為橫斷面視圖，但應理解：鰭片602具有頂部602A及側壁(進入及離開所示之透視圖的頁面)。第一604及第二606閘極電介質層係位於鰭片602之頂部602A上方且側面地鄰接鰭片602之側壁。第一608及第二610閘極電極係個別地位於第一604及第二606閘極電介質層上方、位於鰭片602之頂部602A上方且側面地鄰接鰭片602之側壁。第一608及第二610閘極電極各包括共形導電層609A(諸如工作函數設定層)及該共形導電層609A之上的導電填充材料609B。第一608及第二610閘極電極兩者均具有第一側612及與第一側612相反的第二側614。第一608及第二610閘極電極兩者亦均具有絕緣封蓋616，其具有頂部表面618。
參考圖6A及6B，第一電介質間隔物620係鄰接第一閘極電極608之第一側612。第二電介質間隔物622係鄰接第二閘極電極610之第二側614。半導體源極或汲極區624係鄰接第一620及第二622電介質間隔物。於一實施例中，半導體源極或汲極區624具有在其中央的垂直溝槽。於一實施例中，半導體源極或汲極區624具有一種結構，諸如配合圖1F或2F、以及文中所述之其他實施例的上述者。
參考圖6A及6B，溝槽接點結構626係位於其鄰接第一620及第二622電介質間隔物之半導體源極或汲極區624上方。溝槽接點結構626包括導電結構630上之絕緣封蓋628。溝槽接點結構626之絕緣封蓋628具有頂部表面629，其係實質上與第一608及第二610閘極電極之絕緣封蓋616的頂部表面618共面。於一實施例中，溝槽接點結構626之絕緣封蓋628側面地延伸入第一620及第二622電介質間隔物中之凹陷632。於此一實施例中，溝槽接點結構626之絕緣封蓋628係突出溝槽接點結構626之導電結構630。然而，於其他實施例中，溝槽接點結構626之絕緣封蓋628並未側面地延伸入第一620及第二622電介質間隔物中之凹陷632，而因此不會突出溝槽接點結構626之導電結構630。
應理解：溝槽接點結構626之導電結構630可能不是矩形，如圖6A及6B中所繪示。例如，溝槽接點結構626之導電結構630可具有一橫斷面幾何，其類似於或相同於針對圖6A之投影中所示的導電結構630A所顯示的幾何。
於一實施例中，溝槽接點結構626之絕緣封蓋628具有不同於第一608及第二610閘極電極之絕緣封蓋616的組成之組成。於一此類實施例中，溝槽接點結構626之絕緣封蓋628包括碳化物材料，諸如碳化矽材料。第一608及第二610閘極電極之絕緣封蓋616包括氮化物材料，諸如氮化矽材料。
於一實施例中，第一608及第二610閘極電極兩者之絕緣封蓋616均具有低於溝槽接點結構626之絕緣封蓋628的底部表面628A之底部表面617A，如圖6A中所示。於另一實施例中，第一608及第二610閘極電極兩者之絕緣封蓋616均具有底部表面617B，其係實質上與溝槽接點結構626之絕緣封蓋628的底部表面628B共面，如圖6B中所示。於另一實施例中，雖未繪示，第一608及第二610閘極電極兩者之絕緣封蓋616均具有高於溝槽接點結構626之絕緣封蓋628的底部表面之底部表面。
於一實施例中，溝槽接點結構626之導電結構630包括U形金屬層634、於該U形金屬層634之整體上和上方的T形金屬層636、及於該T形金屬層636上之第三金屬層638。於一實施例中，U形金屬層634進一步包括延伸634A在半導體源極或汲極區624之垂直溝槽中，如所繪示者。溝槽接點結構626之絕緣封蓋628係位於第三金屬層638上。於一此類實施例中，第三金屬層638及U形金屬層634包括鈦，而T形金屬層636包括鈷。於特定此類實施例中，T形金屬層636進一步包括碳。
於一實施例中，金屬矽化物層640係直接地介於溝槽接點結構626的導電結構630與半導體源極或汲極區624之間。於一此類實施例中，金屬矽化物層640包括鈦及矽。於一特定此類實施例中，半導體源極或汲極區624為N型半導體源極或汲極區。
如遍及本申請案所述，基材可由一種可承受製造程序且其中電荷可能遷移之半導體材料所組成。於一實施例中，基材於文中被描述為大塊基材，其係由摻雜有電荷載子(諸如，但不限定於，磷、砷、硼或其組合)之結晶矽、矽/鍺或鍺層所組成，以形成主動區。於一實施例中，此一大塊基材中之矽原子的濃度大於97％。於另一實施例中，大塊基材係由生長在分離結晶基材頂部上的外延層所組成，例如，生長在硼摻雜的大塊矽單晶基材頂部上的矽外延層。大塊基材可替代地由III-V族材料所組成。於一實施例中，大塊基材係由III-V族材料所組成，諸如(但不限定於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。於一實施例中，大塊基材係由III-V族材料所組成，而電荷載子摻雜物雜質原子為諸如(但不限定於)碳、矽、鍺、氧、硫、硒或碲等各者。
如遍及本申請案所述，隔離區(諸如淺溝槽隔離區或子鰭片隔離區)可由一種材料所組成，該種材料適於最終地將永久閘極結構之部分電隔離(或有助於隔離)自下方大塊基材或者隔離其形成於下方大塊基材內之主動區，諸如隔離鰭片主動區。例如，於一實施例中，隔離區係由一種電介質材料之一或更多層所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、碳摻雜的氮化矽、或其組合。
如遍及本申請案所述，閘極線或閘極結構可由一種包括閘極電介質層及閘極電極層之閘極電極堆疊所組成。於一實施例中，閘極電極堆疊之閘極電極係由金屬閘極所組成，而閘極電介質層係由高K材料所組成。例如，於一實施例中，閘極電介質層係由一種材料所組成，諸如(但不限定於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。再者，閘極電介質層之一部分可包括從半導體基材之頂部數層所形成的原生氧化物之層。於一實施例中，閘極電介質層係由頂部高k部分及下部分(由半導體材料之氧化物所組成)所組成。於一實施例中，閘極電介質層係由氧化鉿之頂部部分及二氧化矽或氧氮化矽之底部部分所組成。於某些實施方式中，閘極電介質之部分為「U」形結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。
於一實施例中，閘極電極係由一種金屬層所組成，諸如(但不限定於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於一特定實施例中，閘極電極係由一種形成在金屬工作函數設定層之上的非工作函數設定填充材料所組成。閘極電極層可由P型工作函數金屬或N型工作函數金屬所組成，根據電晶體將是PMOS或NMOS電晶體。於某些實施方式中，閘極電極層可包括二或更多金屬層之堆疊，其中一或更多金屬層為工作函數金屬層且至少一金屬層為導電填充層。針對PMOS電晶體，其可用於閘極電極之金屬包括(但不限定於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層將致能一種具有介於約4.9 eV與約5.2 eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體，可用於閘極電極之金屬包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能一種具有介於約3.9 eV與約4.2 eV間之工作函數的NMOS閘極電極之形成。於某些實施方式中，閘極電極可包括「U」形結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。於另一實施方式中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基材之頂部表面而不包括實質上垂直於基材之頂部表面的側壁部分。於本發明之進一步實施方式中，閘極電極可包括U形結構及平面、非U形結構之組合。例如，閘極電極可包括一或更多U形金屬層，其係形成於一或更多平面、非U形層之頂部上。
如遍及本申請案所述，與閘極線或電極堆疊關聯之間隔物可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自相鄰的導電接點，諸如自對準接點。例如，於一實施例中，間隔物係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
於一實施例中，文中所述之方式可涉及形成一接點圖案，其係極佳地對準一現存的閘極圖案而同時免除使用一種具有極度嚴格的重合預算之微影操作。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之關鍵微影操作(如其他方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。
節距分割處理及圖案化方案可被實施以致能文中所述之實施例或可被包括為文中所述之實施例的部分。節距分割圖案化通常係指稱節距減半、節距減為四分之一，等等。節距分割方案可被應用於FEOL處理、BEOL處理、或FEOL(裝置)和BEOL(金屬化)處理兩者。依據文中所述之一或更多實施例，光學微影被首先實施來以預定義的節距列印單向線(例如，嚴格地單向或主要地單向)。節距分割處理被接著實施為一種用以增加線密度之技術。
於一實施例中，針對鰭片、閘極線、金屬線、ILD線或硬遮罩線之術語「光柵結構」被用以於文中指稱緊密節距光柵結構。於此一實施例中，緊密節距無法直接透過選定的微影來獲得。例如，根據選定微影之圖案可首先被形成，但該節距可藉由使用間隔物遮罩圖案化而被減半，如本技術中所已知者。甚至，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，文中所述之光柵狀圖案可具有以實質上恆定節距來分隔並具有實質上恆定寬度之金屬線、ILD線或硬遮罩線。例如，於某些實施例中，節距變化可於百分之十以內而寬度變化可於百分之十以內，以及於某些實施例中，節距變化可於百分之五以內而寬度變化可於百分之五以內。圖案可藉由節距減半或節距減為四分之一(或其他節距分割)方式來製造。於一實施例中，光柵不一定是單一節距。
於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO2 ))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的各種低k電介質材料、以及其組合。該層間電介質材料可由技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。
於一實施例中，如亦遍及本說明書所使用者，金屬線或互連線材料(及通孔材料)係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或更多者的層)、不同金屬或合金之堆疊，等等。因此，互連線可為單一材料層、或可被形成自數個層，包括導電襯裡層及填充層。任何適當的沈積製程(諸如電鍍、化學氣相沈積或物理氣相沈積)可被用以形成互連線。於一實施例中，互連線係由導電材料所組成，諸如(但不限定於)Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au或其合金。互連線有時亦(於本技術中)被稱為軌線、佈線、線、金屬、或僅為互連。
於一實施例中，如亦遍及本說明書所使用者，硬遮罩材料係由不同於層間電介質材料的電介質材料所組成。於一實施例中，不同的硬遮罩材料可被使用於不同的區以提供彼此不同且不同於下方電介質及金屬層的生長或蝕刻選擇性。於某些實施例中，硬遮罩層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料。於另一實施例中，硬遮罩材料包括金屬類。例如硬遮罩或其他上方材料可包括鈦或其他金屬之氮化物(例如，氮化鈦)的層。潛在地較少量之其他材料(諸如氧)可被包括於這些層之一或更多者中。替代地，本技術中所已知的其他硬遮罩層可根據特定實施方式而被使用。硬遮罩層可藉由CVD、PVD、或藉由其他沈積方法而被形成。
於一實施例中，如亦遍及本說明書所使用，微影操作係使用193nm浸入式微影(i193)、極紫外線(EUV)微影或電子束直接寫入(EBDW)微影等等來履行。正色調或負色調抗蝕劑可被使用。於一實施例中，微影遮罩是一種由地形遮蔽部分、抗反射塗層(ARC)、及光抗蝕劑層所組成的三層遮罩。於一特定此類實施例中，地形遮蔽部分為碳硬遮罩(CHM)層而抗反射塗層為矽ARC層。
應理解：並非上述製程之所有形態均需被實行以落入本發明之實施例的精神及範圍內。例如，於一實施例中，虛擬閘極無須曾被形成在製造閘極接點於閘極堆疊的主動部分之上以前。上述閘極堆疊可實際上為永久閘極堆疊，如一開始所形成者。同時，文中所述之製程可被用以製造一或複數半導體裝置。半導體裝置可為電晶體等類裝置。例如，於一實施例中，半導體裝置為用於邏輯或記憶體之金氧半導體(MOS)電晶體，或者為雙極電晶體。同時，於一實施例中，半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、FIN-FET、奈米線裝置、或奈米帶裝置。一或更多實施例可特別有用於製造半導體裝置，在10奈米(10 nm)科技節點或次10奈米(10 nm)科技節點上。
用於FEOL層或結構製造之額外或中間操作可包括標準微電子製造程序，諸如微影、蝕刻、薄膜沈積、平坦化(諸如化學機械拋光(CMP))、擴散、度量衡、犧牲層之使用、蝕刻停止層之使用、平坦化停止層之使用、或與微電子組件製造相關之任何其他動作。同時，應理解：針對之前製程流所述的製程操作可被施行以替代的順序，不是每一操作均需被執行或者額外的製程操作可被執行、或兩者。
應理解：於上述範例FEOL實施例中，於一實施例中，10奈米或次10奈米節點處理被直接地實施於製造方案以及所得結構中以當作科技驅動者。於其他實施例中，FEOL考量可由BEOL10奈米或次10奈米處理需求所驅動。例如，針對FEOL層及裝置之材料選擇和佈局可能需要適應BEOL處理。於一此類實施例中，材料選擇性及閘極堆疊架構被選擇以適應BEOL層之高密度金屬化，例如，用以減少電晶體結構中之邊緣電容，其係形成於FEOL層中但藉由BEOL層之高密度金屬化而被耦合在一起。
文中所揭露之實施例可被用以製造多種不同類型的積體電路或微電子裝置。此等積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排或其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。
圖7闡明一計算裝置700，依據本發明之一實施方式。計算裝置700含有電路板702。電路板702可包括數個組件，包括(但不限定於)處理器704及至少一通訊晶片706。處理器704被實體地及電氣地耦合至電路板702。於某些實施方式中，至少一通訊晶片706亦被實體地及電氣地耦合至電路板702。於進一步實施方式中，通訊晶片706為處理器704之部分。
根據其應用，計算裝置700可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板702。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片706致能無線通訊，以供資料之轉移至及自計算裝置700。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可經由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片706可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置700可包括複數通訊晶片706。例如，第一通訊晶片706可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片706可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置700之處理器704包括封裝於處理器704內之積體電路晶粒。於本發明之實施例的一些實施方式中，處理器之積體電路晶粒包括一或更多結構，諸如依據本發明之實施方式而建造的積體電路結構。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器或記憶體(或兩者)之電子資料以將該電子資料轉變為其可被儲存於暫存器或記憶體中之其他電子資料(或兩者)。
通訊晶片706亦包括封裝於通訊晶片706內之積體電路晶粒。依據本發明之另一實施方式，通訊晶片之積體電路晶粒係依據本發明之實施方式而被建造。
於進一步實施例中，計算裝置700內所包括之另一組件可含有依據本發明之實施例的實施方式所建造的積體電路晶粒。
於各種實施方式中，計算裝置700可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置700可為處理資料之任何其他電子裝置。
圖8闡明其包括本發明之一或更多實施例的插入器800。插入器800為中間基材，用以橋接第一基材802至第二基材804。第一基材802可為(例如)積體電路晶粒。第二基材804可為(例如)記憶體模組、電腦主機板、或其他積體電路晶粒。通常，插入器800之目的係為了將連接延伸至較寬的節距或者將連接重新路由至不同連接。例如，插入器800可將積體電路晶粒耦合至球柵陣列(BGA)806，其可後續地被耦合至第二基材804。於某些實施例中，第一和第二基材802/804被安裝至插入器800之相反側。於其他實施例中，第一和第二基材802/804被安裝至插入器800之相同側。以及於進一步實施例中，三或更多基材係經由插入器800而被互連。
插入器800可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，插入器800可被形成以替代的堅硬或彈性材料，其可包括用於半導體基材之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。
插入器800可包括金屬互連808及通孔810，包括(但不限定於)穿越矽通孔(TSV)812。中介層800可進一步包括嵌入式裝置814，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於插入器800上。依據本發明之實施例，文中所揭露之設備或製程可被用於插入器800之製造或用於插入器800中所包括的組件之製造。
圖9為一種行動計算平台900之等角視圖，該行動計算平台係利用依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本發明之實施例。
行動計算平台900可為任何可攜式裝置，其係針對電子資料顯示、電子資料處理、及無線電子資料傳輸之各者而被組態。例如，行動計算平台900可為：平板電腦、智慧型手機、膝上型電腦等等之任一者；並包括顯示螢幕905，其於範例實施例中為觸控螢幕(電容式、電感式、電阻式，等等)、晶片級(SoC)或封裝級集成系統 910、及電池913。如圖所示，由較高電晶體封裝密度所致能之系統910中的集成等級越大，則其可由電池913或非揮發性儲存(諸如固態硬碟)所佔據之行動計算平台900的部分越大，或者用於改良的平台功能之電晶體閘極數越大。類似地，系統910中之各電晶體的載子移動率越大，則功能性越大。如此一來，文中所述之技術可致能行動計算平台900中之性能及形狀因數增進。
集成系統910被進一步闡明於延伸視圖920中。於範例實施例中，封裝裝置977包括至少一記憶體晶片(例如，RAM)、或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)，依據文中所述之一或更多製程所製造或包括文中所述之一或更多特徵。封裝裝置977進一步耦合至電路板960，連同一或更多電力管理積體電路(PMIC) 915、RF(無線)積體電路(RFIC) 925，包括寬頻RF(無線)傳輸器及/或接收器(例如，包括數位寬頻及類比前端模組進一步包括於傳輸路徑上之功率放大器以及於接收路徑上之低雜訊放大器)、及其控制器911。功能上，PMIC 915執行電池電力調節、DC至DC轉換等等，而因此具有一耦合至電池913之輸入並具有一提供電流供應至所有其他功能性模組之輸出。如進一步闡明者，於範例實施例中，RFIC 925具有一耦合至天線之輸出以提供實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。於替代實施方式中，這些板階模組可被集成至其被耦合至封裝裝置977之封裝基材的分離IC上、或者於其被耦合至封裝裝置977之封裝基材的單一IC(SoC)內。
於另一形態中，半導體封裝被用以保護積體電路(IC)晶片或晶粒，且亦用以提供具有通至外部電路之電介面的晶粒。隨著針對更小電子裝置之漸增的需求，半導體封裝被設計成甚至更為簡潔且必須支援更大的電路密度。再者，針對更高性能裝置之需求導致對於一種致能薄封裝輪廓及與後續組裝處理相容之低總翹曲的改良的半導體封裝之需求。
於一實施例中，通至陶瓷或有機封裝基材之佈線接合被使用。於另一實施例中，C4製程被使用以將晶粒安裝至陶瓷或有機封裝基材。特別地，C4焊球連接可被實施以提供介於半導體裝置與基材之間的倒裝晶片互連。倒裝晶片或受控制的崩潰晶片連接(C4)為一種用於半導體裝置之安裝類型，諸如積體電路(IC)晶片、MEMS或組件，其係利用焊料凸塊以取代佈線接合。焊料凸塊被沈積於C4墊上，其被置於基材封裝之頂部側上。為了將半導體裝置安裝至基材，其被翻轉以主動側面向下於安裝區域上。焊料凸塊被用以將半導體裝置直接地連接至基材。
圖10闡明一種倒裝晶片安裝的晶粒之橫斷面視圖，依據本發明之實施例。
參考圖10，一種設備1000包括晶粒1002，諸如依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本發明之實施例。晶粒1002包括金屬化墊1004於其上。封裝基材1006(諸如陶瓷或有機基材)包括連接1008於其上。晶粒1002及封裝基材1006係藉由其被耦合至金屬化墊1004及連接1008之焊球1010而被電連接。下填材料1012係圍繞焊球1010。
處理倒裝晶片可類似於傳統IC製造，具有一些額外操作。接近製造程序之末端，裝附墊被金屬化以使其更易被焊料接受。此通常由數個處置所組成。焊料之小點被接著沈積於各金屬化墊上。晶片被接著切除自晶圓如常。為了將倒裝晶片安裝入電路，該晶片被反轉以將焊料點向下帶至下方電子裝置或電路板上之連接器上。該焊料被接著再融化以產生電連接，通常係使用超音波或替代地回填焊料製程。此亦留下小空間於晶片的電路與下方安裝之間。在大部分情況下，電絕緣黏著劑被接著「下填」以提供更強的機械連接、提供熱橋、及確保焊料接點不會由於晶片與系統之剩餘者的差分加熱而受應力。
於其他實施例中，更新的封裝及晶粒至晶粒互連方式(諸如通過矽通孔(TSV)及矽插入器)被實施以製造高性能多晶片模組(MCM)及系統級封裝(SiP)，其係結合依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本發明之實施例。
因此，本發明之實施例包括具有垂直溝槽之源極或汲極結構的積體電路結構、及製造包括具有垂直溝槽之源極或汲極結構的積體電路結構之方法，如所述者。
雖然特定實施例已被描述於上，但這些實施例不是想要限制本發明之範圍，即使其中僅有單一實施例係針對特定特徵而被描述。本發明中所提供之特徵的範例是想成為說明性而非限制性的，除非另有聲明。以上描述是想要涵蓋此等替代方式、修改、及同等物，如熟悉本技術人士將理解其具有本發明之優點。
本發明之範圍包括文中所揭露之任何特徵或特徵的組合(無論是明確地或暗示地)、或任何其一般化，無論其是否減輕文中所處理之任何或所有問題。因此，新的申請專利範圍可於本申請案(或請求其優先權之申請案)之執行期間被構想至任何此等特徵組合。特別地，參考後附申請專利範圍，來自附屬項申請專利範圍之特徵可與獨立項申請專利範圍之那些特徵結合，且來自個別獨立項申請專利範圍之特徵可以任何適當方式被結合而非僅以後附申請專利範圍中所列舉的特定組合。
下列範例係有關進一步的實施例。不同實施例之各種特徵可與所包括的某些特徵多樣地結合而將其他特徵排除以適合多種不同應用。
範例實施例1：一種積體電路結構包括一鰭片，其具有一下鰭片部分及一上鰭片部分。一閘極堆疊是在該鰭片之該上鰭片部分上方，該閘極堆疊具有與一第二側相反的一第一側。一第一源極或汲極結構包括一在該閘極堆疊之該第一側處被嵌入該鰭片中的外延結構。一第二源極或汲極結構包括一在該閘極堆疊之該第二側處被嵌入該鰭片中的外延結構。該等第一和第二源極或汲極結構之該等外延結構具有在其中央的一垂直溝槽。第一和第二源極或汲極結構包括矽及V族摻雜物雜質。
範例實施例2：範例實施例1之積體電路結構，其中該等第一和第二源極或汲極結構之該等外延結構的各者之該垂直溝槽具有包括一單晶平面的側壁。
範例實施例3：範例實施例1或2之積體電路結構，其中該等第一和第二源極或汲極結構之V族摻雜物雜質為磷。
範例實施例4：範例實施例1或2之積體電路結構，其中該等第一和第二源極或汲極結構之V族摻雜物雜質為砷。
範例實施例5：範例實施例1或2之積體電路結構，其中該等第一和第二源極或汲極結構之V族摻雜物雜質為磷與砷之組合。
範例實施例6：範例實施例1、2、3、4或5之積體電路結構，其中該下鰭片部分包括一下方大塊單晶矽基材之一部分。
範例實施例7：範例實施例1、2、3、4、5或6之積體電路結構，進一步包括第一和第二電介質閘極側壁間隔物，其係個別地沿著該閘極堆疊之該等第一和第二側。
範例實施例8：範例實施例1、2、3、4、5、6或7之積體電路結構，進一步包括在該第一源極或汲極結構之該外延結構上的一第一導電接點、及在該第二源極或汲極結構之該外延結構上的一第二導電接點。
範例實施例9：範例實施例8之積體電路結構，其中該等第一和第二導電接點是個別地在該等第一和第二源極或汲極結構之該等外延結構的各者之該垂直溝槽中。
範例實施例10：一種製造一積體電路結構之方法包括形成一鰭片，其具有一下鰭片部分及一上鰭片部分。該方法亦包括形成一閘極堆疊在該鰭片之該上鰭片部分上方，該閘極堆疊具有與一第二側相反的一第一側。該方法亦包括形成一第一源極或汲極結構，其具有一在該閘極堆疊之該第一側處被嵌入該鰭片中的外延結構；及形成一第二源極或汲極結構，其包括一在該閘極堆疊之該第二側處被嵌入該鰭片中的外延結構。形成該等第一和第二源極或汲極結構之各者包括形成一凹陷在該鰭片中、及外延地生長一矽材料在該凹陷中，該矽材料包括一V族摻雜物雜質。該外延地生長包括形成富含V族摻雜物雜質的區在該矽材料中央。該富含V族摻雜物雜質的區被接著移除以形成一垂直溝槽在該矽材料中央。
範例實施例11：範例實施例10之方法，其中該富含V族摻雜物雜質的區具有該V族摻雜物雜質之濃度為大於該矽材料之剩餘者的至少兩倍。
範例實施例12：範例實施例10或11之方法，進一步包括形成一第一導電接點在該第一源極或汲極結構之該外延結構上、及形成一第二導電接點在該第二源極或汲極結構之該外延結構上。
範例實施例13：範例實施例12之方法，其中該等第一和第二導電接點被個別地形成在該等第一和第二源極或汲極結構之該等外延結構的各者之該垂直溝槽中。
範例實施例14：範例實施例10、11、12或13之方法，其中該等第一和第二源極或汲極結構之V族摻雜物雜質為磷。
範例實施例15：範例實施例10、11、12或13之方法，其中該等第一和第二源極或汲極結構之V族摻雜物雜質為砷。
範例實施例16：範例實施例10、11、12或13之方法，其中該等第一和第二源極或汲極結構之V族摻雜物雜質為磷與砷之組合。
範例實施例17：一種計算裝置包括一電路板和一耦合至該電路板之組件，該組件包括一積體電路結構。該積體電路結構包括一鰭片，其具有一下鰭片部分及一上鰭片部分。一閘極堆疊是在該鰭片之該上鰭片部分上方，該閘極堆疊具有與一第二側相反的一第一側。一第一源極或汲極結構包括一在該閘極堆疊之該第一側處被嵌入該鰭片中的外延結構。一第二源極或汲極結構包括一在該閘極堆疊之該第二側處被嵌入該鰭片中的外延結構。該等第一和第二源極或汲極結構之該等外延結構具有在其中央的一垂直溝槽。第一和第二源極或汲極結構包括矽及V族摻雜物雜質。
範例實施例18：範例實施例17之計算裝置，進一步包括一耦合至該電路板之記憶體。
範例實施例19：範例實施例17或18之計算裝置，進一步包括一耦合至該電路板之通訊晶片。
範例實施例20：範例實施例17、18或19之計算裝置，進一步包括一耦合至該電路板之相機。
範例實施例21：範例實施例17、18、19或20之計算裝置，進一步包括一耦合至該電路板之電池。
範例實施例22：範例實施例17、18、19、20或21之計算裝置，一耦合至該電路板之天線。
範例實施例23：範例實施例17、18、19、20、21或22之計算裝置，其中該組件係一封裝積體電路晶粒。
範例實施例24：範例實施例17、18、19、20、21、22或23之計算裝置，其中該組件係選自由一處理器、一通訊晶片、及一數位信號處理器所組成的群組。
範例實施例25：範例實施例17、18、19、20、21、22、23或24之計算裝置，其中該計算裝置係選自由一行動電話、一膝上型電腦、一桌上型電腦、一伺服器、及一機上盒所組成的群組。
100:開始結構 102:半導體基材或半導體層 104:溝槽或凹陷 106A,106B,106C,106D,106E:矽材料 108A,108B,108C:外區 108D:接縫 110A,110B,110C,110E:溝槽 110D:中心 112:導電接點 112A:部分 112B:部分 112C:凹陷 202:基材 204:通道材料 206:鰭片 208:凹陷 210:隔離結構 212:閘極堆疊 214:閘極間隔物 216:通道區 218:位置 220,220A:矽材料 222A,222B:區 230A,230B:導電接點 300:半導體鰭片 304:主動閘極線 306:虛擬閘極線 308:間隔 351,352,353,354:源極或汲極區 360:基材 362:半導體鰭片 364:主動閘極線 366:虛擬閘極線 368:源極或汲極結構 369:垂直溝槽 370:電介質層 374:工作函數閘極電極部分 376:填充閘極電極部分 378:電介質蓋層 380:電介質間隔物 397:溝槽接點材料 398,399:閘極電介質結構 450:積體電路結構 452:鰭片 454:閘極電介質層 456:閘極電極 456A:第一側 456B:第二側 458:共形導電層 460:導電填充 462:電介質封蓋 463:電介質間隔物 464:第一半導體源極或汲極區 465,467:凹陷 466:第二半導體源極或汲極區 468:第一溝槽接點結構 470:第二溝槽接點結構 472:U形金屬層 474:T形金屬層 476:第三金屬層 478:第一溝槽接點通孔 480:第二溝槽接點通孔 482:金屬矽化物層 495A:部分 495B:部分 497A:部分 497B:部分 502A,502B:溝槽接點材料 550:半導體結構 552:閘極結構 552A:極電介質層 552B:工作函數層 552C:閘極填充 554:基材 558:源極區 560:汲極區 562:源極或汲極接點 562A:高純度金屬層 562B:導電溝槽填充材料 564:層間電介質層 566:閘極電介質間隔物 600A,600B:積體電路結構 602:鰭片 602A:頂部 604:第一閘極電介質層 606:第二閘極電介質層 608:第一閘極電極 609A:共形導電層 609B:導電填充材料 610:第二閘極電極 612:第一側 614:第二側 616:絕緣封蓋 617A,617B:底部表面 618:頂部表面 620:第一電介質間隔物 622:第二電介質間隔物 624:半導體源極或汲極區 626:溝槽接點結構 628:絕緣封蓋 628A,628B:底部表面 629:頂部表面 630:導電結構 630A:導電結構 632:凹陷 634:U形金屬層 634A:延伸 636:T形金屬層 638:第三金屬層 640:金屬矽化物層 700:計算裝置 702:電路板 704:處理器 706:通訊晶片 800:插入器 802:第一基材 804:第二基材 806:球柵陣列(BGA) 808:金屬互連 810:通孔 812:穿越矽通孔(TSV) 814:嵌入式裝置 900:行動計算平台 905:顯示螢幕 910:封裝級集成系統 911:控制器 913:電池 915:電力管理積體電路(PMIC) 920:延伸視圖 925:RF(無線)積體電路(RFIC) 960:電路板 977:封裝裝置 1000:設備 1002:晶粒 1004:金屬化墊 1006:封裝基材 1008:連接 1010:焊球 1012:下填材料
[圖1A-1F]闡明一種製造包括具有垂直溝槽之源極或汲極結構的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。
[圖2A-2F]闡明一種製造包括具有垂直溝槽之源極或汲極結構的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。
[圖3A]闡明一對半導體鰭片上方之複數閘極線的平面視圖，依據本發明之另一實施例。
[圖3B]闡明沿著圖3A之a-a’軸所取的橫斷面視圖，依據本發明之實施例。
[圖4]闡明一種用於NMOS裝置之具有溝槽接點的積體電路結構之橫斷面視圖，依據本發明之另一實施例。
[圖5]闡明一種具有導電接點在升高源極或汲極區上的積體電路結構之橫斷面視圖，依據本發明之實施例。
[圖6A及6B]闡明各種積體電路結構之橫斷面視圖，其各具有包括上覆絕緣蓋層之溝槽接點並具有包括上覆絕緣蓋層之閘極堆疊，依據本發明之實施例。
[圖7]闡明一計算裝置，依據本發明之一實施方式。
[圖8]闡明其包括本發明之一或更多實施例的插入器。
[圖9]為一種行動計算平台之等角視圖，該行動計算平台係利用依據文中所述之一或更多製程所製造的IC或者包括文中所述之一或更多特徵，依據本發明之實施例。
[圖10]闡明一種倒裝晶片安裝的晶粒之橫斷面視圖，依據本發明之實施例。
202:基材
210:隔離結構
212:閘極堆疊
214:閘極間隔物
216:通道區
218:位置
220A:矽材料
230A,230B:導電接點

Claims (25)

  1. 一種積體電路結構，包含： 一鰭片，其具有一下鰭片部分及一上鰭片部分； 一閘極堆疊，在該鰭片之該上鰭片部分上方，該閘極堆疊具有與一第二側相反的一第一側； 一第一源極或汲極結構，其包含一在該閘極堆疊之該第一側處被嵌入該鰭片中的外延結構；及 一第二源極或汲極結構，其包含一在該閘極堆疊之該第二側處被嵌入該鰭片中的外延結構，該等第一和第二源極或汲極結構之該等外延結構具有在其中央的一垂直溝槽，且該等第一和第二源極或汲極結構包含矽及V族摻雜物雜質。
  2. 如請求項1之積體電路結構，其中該等第一和第二源極或汲極結構之該等外延結構的各者之該垂直溝槽具有包含一單晶平面的側壁。
  3. 如請求項1之積體電路結構，其中該等第一和第二源極或汲極結構之該V族摻雜物雜質為磷。
  4. 如請求項1之積體電路結構，其中該等第一和第二源極或汲極結構之該V族摻雜物雜質為砷。
  5. 如請求項1之積體電路結構，其中該等第一和第二源極或汲極結構之該V族摻雜物雜質為磷與砷之組合。
  6. 如請求項1之積體電路結構，其中該下鰭片部分包括一下方大塊單晶矽基材之一部分。
  7. 如請求項1之積體電路結構，進一步包含： 第一和第二電介質閘極側壁間隔物，其係個別地沿著該閘極堆疊之該等第一和第二側。
  8. 如請求項1之積體電路結構，進一步包含： 一第一導電接點，在該第一源極或汲極結構之該外延結構上；及 一第二導電接點，在該第二源極或汲極結構之該外延結構上。
  9. 如請求項8之積體電路結構，其中該等第一和第二導電接點是個別地在該等第一和第二源極或汲極結構之該等外延結構的各者之該垂直溝槽中。
  10. 一種製造積體電路結構之方法，該方法包含： 形成一鰭片，其具有一下鰭片部分及一上鰭片部分； 形成一閘極堆疊在該鰭片之該上鰭片部分上方，該閘極堆疊具有與一第二側相反的一第一側；及 形成一第一源極或汲極結構，其包含一在該閘極堆疊之該第一側處被嵌入該鰭片中的外延結構；及形成一第二源極或汲極結構，其包含一在該閘極堆疊之該第二側處被嵌入該鰭片中的外延結構，其中形成該等第一和第二源極或汲極結構之各者包含： 形成一凹陷在該鰭片中； 外延地生長一矽材料在該凹陷中，該矽材料包含一V族摻雜物雜質，而該外延地生長包含形成富含V族摻雜物雜質的區在該矽材料中央；及 移除該富含V族摻雜物雜質的區以形成一垂直溝槽在該矽材料中央。
  11. 如請求項10之方法，其中該富含V族摻雜物雜質的區具有大於該矽材料之剩餘者的至少兩倍之該V族摻雜物雜質的濃度。
  12. 如請求項10之方法，進一步包含： 形成一第一導電接點在該第一源極或汲極結構之該外延結構上；及 形成一第二導電接點在該第二源極或汲極結構之該外延結構上。
  13. 如請求項12之方法，其中該等第一和第二導電接點被個別地形成在該等第一和第二源極或汲極結構之該等外延結構的各者之該垂直溝槽中。
  14. 如請求項10之方法，其中該等第一和第二源極或汲極結構之該V族摻雜物雜質為磷。
  15. 如請求項10之方法，其中該等第一和第二源極或汲極結構之該V族摻雜物雜質為砷。
  16. 如請求項10之方法，其中該等第一和第二源極或汲極結構之該V族摻雜物雜質為磷與砷之組合。
  17. 一種計算裝置，包含： 一電路板；及 一耦合至該電路板之組件，該組件包括一積體電路結構，其包含： 一鰭片，其具有一下鰭片部分及一上鰭片部分； 一閘極堆疊，在該鰭片之該上鰭片部分上方，該閘極堆疊具有與一第二側相反的一第一側； 一第一源極或汲極結構，其包含一在該閘極堆疊之該第一側處被嵌入該鰭片中的外延結構；及 一第二源極或汲極結構，其包含一在該閘極堆疊之該第二側處被嵌入該鰭片中的外延結構，該等第一和第二源極或汲極結構之該等外延結構具有在其中央的一垂直溝槽，且該等第一和第二源極或汲極結構包含矽及V族摻雜物雜質。
  18. 如請求項17之計算裝置，進一步包含： 一耦合至該電路板之記憶體。
  19. 如請求項17之計算裝置，進一步包含： 一耦合至該電路板之通訊晶片。
  20. 如請求項17之計算裝置，進一步包含： 一耦合至該電路板之相機。
  21. 如請求項17之計算裝置，進一步包含： 一耦合至該電路板之電池。
  22. 如請求項17之計算裝置，進一步包含： 一耦合至該電路板之天線。
  23. 如請求項17之計算裝置，其中該組件係一封裝積體電路晶粒。
  24. 如請求項17之計算裝置，其中該組件係選自由一處理器、一通訊晶片、及一數位信號處理器所組成的群組。
  25. 如請求項17之計算裝置，其中該計算裝置係選自由一行動電話、一膝上型電腦、一桌上型電腦、一伺服器、及一機上盒所組成的群組。
TW109105610A 2019-03-28 2020-02-21 具有垂直溝槽之源極或汲極結構 TWI839470B (zh)

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