CN110660796A - 具有接触蚀刻停止层的源极或漏极结构 - Google Patents

具有接触蚀刻停止层的源极或漏极结构 Download PDF

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Abstract

具有接触蚀刻停止层的源极或漏极结构。本公开的实施例在先进集成电路结构制造的领域中，并且特别地，描述了具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构。在示例中，集成电路结构包括包含半导体材料的鳍状物，该鳍状物具有下鳍状物部分和上鳍状物部分。栅极堆叠在鳍状物的上鳍状物部分之上，该栅极堆叠具有与第二侧相对的第一侧。第一外延源极或漏极结构嵌入在栅极堆叠的第一侧处的鳍状物中。第二外延源极或漏极结构嵌入在栅极堆叠的第二侧处的鳍状物中，第一和第二外延源极或漏极结构包括下半导体层、中间半导体层和上半导体层。

Description

具有接触蚀刻停止层的源极或漏极结构
技术领域
本公开的实施例在先进集成电路结构制造的领域中，并且特别地在是10纳米节点和更小集成电路结构制造及所得结构的领域中。
背景技术
在过去的几十年中，集成电路中的特征的缩放（scaling）已成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使能了在半导体芯片的有限基板面（realestate）上的功能单元的增加的密度。例如，收缩晶体管大小虑及在芯片上合并增加数量的存储器或逻辑器件，导致制造具有增加能力的产品。然而，对越来越大（ever-more）能力的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
常规和当前已知的制造过程的可变性可能限制将它们进一步延伸到10纳米节点或低于10纳米节点范围的可能性。因此，用于未来技术节点所需的功能部件的制造可能需要在当前制造过程中或代替当前的制造过程地引入新的方法论或集成新技术。
附图说明
图1A示出了根据本公开的实施例的具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构。
图1B是表示根据本公开的实施例的制造具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构的方法中的各种操作的流程图。
图2A-2G示出了根据本公开的实施例的表示制造具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构的方法中的各种操作的横截面图，其对应于图1B的流程图的操作。
图3A示出了根据本公开的另一实施例的半导体鳍状物的对之上的多个栅极线的平面图。
图3B示出了根据本公开的实施例的沿图3A的a-a'轴取得的横截面图。
图4示出了根据本公开的另一实施例的具有用于PMOS器件的沟槽接触的集成电路结构的横截面图。
图5示出了根据本公开的实施例的在凸起的（raised）源极或漏极区上具有传导接触的集成电路结构的横截面图。
图6A和6B示出了根据本公开的实施例的各种集成电路结构的横截面图，每个集成电路结构具有包括叠加绝缘帽层的沟槽接触并且具有包括叠加绝缘帽层的栅极堆叠。
图7示出了根据本公开的一个实现的计算设备。
图8示出了包括本公开的一个或多个实施例的插入体。
图9是根据本公开的实施例的采用根据本文描述的一个或多个过程制造的IC或包括本文描述的一个或多个特征的移动计算平台的等距视图（isometric view）。
图10示出了根据本公开的实施例的倒装芯片安装管芯（flip-chip mounted die）的横截面图。
具体实施方式
描述了具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构。在以下描述中，阐述了众多具体细节，诸如具体的整合和材料体系（regime），以便提供对本公开的实施例的透彻理解。本领域技术人员将清楚的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，为了不会不必要地使本公开的实施例模糊，没有详细描述公知特征，诸如集成电路设计布局。此外，应当理解，在图中示出的各种实施例是说明性表示并且不一定按照比例绘制。
以下详细描述在性质上仅仅是说明性的并且不旨在限制主题的实施例或此类实施例的应用和用途。如在本文中使用的，词语“示例性”意指“用作示例、实例或说明”。在此被描述为示例性的任何实现不一定被解释为相对于其他的实现是优选的或有利的。另外，不存在由在前述技术领域、背景技术、发明内容或以下的具体实施方式中呈现的任何明示或暗示的理论约束的意图。
本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定指的是相同的实施例。特定特征、结构或特性可以以与本公开一致的任何合适方式组合。
术语。以下段落提供了在本公开（包括所附权利要求书）中找到的术语的定义或上下文：
“包括”。该术语是开放式的。如所附权利要求书中所使用的，该术语不排除附加结构或操作。
“被配置为”。可以将各种单元或部件描述或声明为“被配置为”执行一个或多个任务。在这样的上下文中，“被配置为”用于通过指示单元或部件包括在操作期间执行那些一个或多个任务的结构来暗示（connote）结构。这样，即使当指定的单元或部件当前不是可操作的（例如未打开或未激活）时，也可以说该单元或部件被配置为执行任务。记载单元或电路或部件“被配置为”执行一个或多个任务明确地不意图针对该单元或部件去援引
Figure DEST_PATH_IMAGE002
第六段。
“第一”、“第二”等。如本文所使用的，这些术语被用作它们居前的名词的标签，并且不暗示任何类型的排序（例如空间上、时间上、逻辑上等）。
“耦合的”——下面的描述指元素或节点或特征“耦合”在一起。如本文所使用的，除非另有明确说明，否则“耦合”意指一个元素或节点或特征被直接或间接地接合到另一个元素或节点或特征（或者直接或间接地与其通信），并且不一定是以机械方式。
此外，某术语也可以仅为了参考的目的而在下面的描述中使用，并且因此并不旨在具有限制性。例如，诸如“上”、“下”、“上方”和“下方”之类的术语是指所参考的附图中的方向。诸如“前”、“后”、“后面”、“侧面”、“外侧（outboard）”以及“内侧（inboard）”之类的术语在一致但任意的参考框架内描述了部件的部分取向或位置或两者，这通过参考描述正在讨论的部件的文本和相关联的附图而得以明确。此类术语可以包括上文具体提到的词语、其派生词和类似引入的词语。
“抑制”——如本文中所用，抑制用于描述减少或最小化效果。当部件或特征被描述为抑制动作、运动或条件时，它可以完全防止结果或成果或未来状态。另外，“抑制”还可以指减少或减轻否则可能发生的成果、性能或效果。因此，当部件、元素或特征被成为抑制结果或状态时，不需要完全防止或消除结果或状态。
本文描述的实施例可以涉及前段制程（front-end-of-line）（FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中单独器件（例如晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。FEOL通常涵盖直到（但不包括）金属互连层的沉积的每件事物。在最后的FEOL操作之后，结果通常是具有隔离晶体管的晶片（例如没有任何导线）。
本文描述的实施例可以涉及后段制程（BEOL）半导体处理和结构。BEOL是IC制造的第二部分，其中单独器件（例如晶体管、电容器、电阻器等）与晶片上的布线互连（wiring），布线例如是一个或多个金属化层。BEOL包括用于芯片到封装（chip-to-package）连接的接触、绝缘层（电介质）、金属液面（metal level）和键合点（bonding site）。在制造阶段的BEOL部分中，形成接触（焊盘）、互连线、通孔和介电结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
下面描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构，或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样地，尽管可以使用BEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于FEOL处理。
根据本公开的一个或多个实施例，描述了用于接触蚀刻停止的自对准PMOS源极或漏极夹层（sandwich layer）。
为了提供上下文，现有技术源极或漏极接触处理依赖于定时蚀刻（timed etch）以产生开口，其中接触金属沉积在源极或漏极结构的顶部上。为了增加接触面积，定时蚀刻被设计用于去除源极或漏极材料中的一些。这可以导致在沟道结构的顶部下方的源极或漏极材料去除并最终导致沟道结构的顶部的应力损失。应力的损失可以使性能降级，主要针对PMOS晶体管。而且，蚀刻的深度的变化可以引起应力损失的深度的变化并最终引起增加的性能的变化。应当理解，可以使用选择性（可能不是完全选择性的）蚀刻来停止在源极漏极上，并且然后使用定时蚀刻来通过蚀刻源极/漏极中的一些来增加接触面积。在任何一种情况下，对源极/漏极的过多蚀刻降低性能，并且蚀刻多少的变化增加性能的可变性。
在实施例中，执行夹在源极或漏极结构内的薄的（例如小于5纳米）自对准层的生长，以提供用于源极或漏极接触蚀刻的蚀刻阻滞剂（retardant），例如，在PMOS晶体管中。在一个实施例中，自对准层以比源极或漏极材料的其余部分更慢的速率蚀刻。在示例性实施例中，
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层用作蚀刻阻滞剂，其中锗浓度小于
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上方和下方的源极或漏极材料的其余部分的锗浓度。在实施例中，这种蚀刻停止层与第二间隔体层结合实施，以提供最大的接触面积、降低接触电阻并保持沟道应力。
根据本公开的一个或多个实施例，自对准夹蚀刻停止层位于源极或漏极结构内，使得接触蚀刻在沟道上方停止，但仍然增加了源极或漏极结构的接触面积。与将源极或漏极材料去除到沟道的上表面下方的水平的蚀刻过程相比，在沟道上方停止接触蚀刻可以减少沟道中的应变损失（strain loss）。另外，可以减小接触地（contact land）相对于沟道的高度的可变性。可以实施实施例以有效地减少沟道中的接触面积的可变性和应变损失。在特定实施例中，PMOS源极或漏极接触与沟道的高度一致或高于沟道的高度。
实施例可以包括使用如上所述的蚀刻停止层，其具有硅PMOS沟道、应变硅PMOS沟道，以及替代的PMOS沟道材料，诸如Si1-xGex和Ge。合适的过程流程可以是先栅极或后栅极方法。源极或漏极结构可以经由蚀刻和填充，或者通过凸起的源极或漏极方法制造。使用此类特征制造的晶体管可以是除了finfet之外的架构的形式，诸如隧道场效应晶体管（TFET）和纳米线。在实施例中，夹源极或漏极蚀刻阻滞剂可以与各种沟道材料一起使用，所述沟道材料包括诸如Si、Ge、Sn、In、Ga、As和/或Al之类的元素。
在示例性结构中，图1A示出了根据本公开的实施例的具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构。
参考图1A，集成电路结构100包括衬底102、沟道结构104（其可以是衬底的一部分或生长在衬底上），以及下源极或漏极结构部分106。栅极电极108和栅极电介质110（例如在所示示例中以在前（upfront）方案形成，但是替代地可以以后栅极方法形成）在沟道结构104上。在下源极或漏极结构部分106上形成蚀刻阻滞剂层112和附加的上源极或漏极材料114。集成电路结构100还包括栅极隔离体116、次级隔离体118和传导接触120。在一个实施例中，传导接触120如所描绘的那样形成在蚀刻阻滞剂层112中的部分凹部中。
应当理解，在实施例中，上源极漏极材料不一定需要是与下部相同的成分。例如，在图1A中，部分106和114可以是不同的成分。两者都可以是
Figure DEST_PATH_IMAGE006
，但是106例如具有更高的硼浓度。
作为利用源极或漏极蚀刻停止层以利用先栅极过程来制造finfet晶体管的示例性过程流程，图1B是表示根据本公开的实施例的制造具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构的方法中的各种操作的流程图。图2A-2G示出了表示根据本公开的实施例的制造具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构的方法中的各种操作的横截面图，其对应于图1B中的流程图150的操作。
参考图2A，并且对应于图1B的流程图150的操作152，沟道材料204生长在衬底202上，例如生长在硅衬底上。替代地，不在衬底202上生长单独的沟道材料层。
参考图2B，并且对应于图1B的流程图150的操作154，沟道材料204被图案化成鳍状物206。如所描绘的，图案化可以将凹部208形成到衬底202中。
参考图2C，并且对应于图1B的流程图150的操作156、158和160，用浅沟槽隔离材料填充鳍状物206之间的沟槽，然后对其抛光并使其凹陷以形成隔离结构210。该过程还可以涉及电介质隔离势垒的沉积、图案化和凹陷。该过程继续沉积和图案化栅极氧化物和栅极电极（其可以是伪栅极氧化物和栅极电极），以及形成栅极间隔体，以形成栅极堆叠212和间隔体214。
参考图2D，并且对应于图1B的流程图150的操作162，在位置218处与栅极堆叠212的侧面相邻地蚀刻鳍状物206。蚀刻在栅极堆叠212下方留下沟道区216。
参考图2E，并且对应于图1B的流程图150的操作164，源极或漏极结构的形成涉及下源极或漏极材料220、夹源极或漏极蚀刻阻滞剂层222（其可以原位生长）和上源极或漏极材料224的生长。
参考图2F，并且对应于图1B的流程图150的操作166，在图2E的源极或漏极结构上形成隔离材料。然后将隔离材料图案化并使其凹陷以暴露出源极或漏极结构并形成次级间隔体226和沟槽228。在一个实施例中，使用蚀刻过程来执行隔离材料的凹陷，该蚀刻过程停止在夹住的源极或漏极蚀刻阻滞剂层222上或部分地进入夹住的源极或漏极蚀刻阻滞剂层222中，其中在后一种情况下，在图案化的上源极或漏极材料224'下方形成图案化的源极或漏极蚀刻阻滞剂层222'。
参考图2G，并且对应于图1B的流程图150的操作168，执行源极或漏极接触材料沉积和图案化以形成传导接触230。应当理解，遵循图1B的流程图150的操作170，然后可以执行接触和后端处理。
再次参考图2G，根据本公开的实施例，集成电路结构包括包括半导体材料的鳍状物216。栅极堆叠212在鳍状物的上鳍状物部分之上，栅极堆叠212具有与第二侧相对的第一侧。第一外延源极或漏极结构在栅极堆叠212的第一侧处嵌入在鳍状物216中。第二外延源极或漏极结构在栅极堆叠212的第二侧处嵌入在鳍状物216中。第一和第二外延源极或漏极结构包括下半导体层220、中间半导体层222'和上半导体层224'。在一个实施例中，中间半导体层222'的成分与上224'和下220半导体层不同。
在实施例中，下半导体层220、中间半导体层222'和上半导体层224'包括硅和锗，并且中间半导体层222'与上224'和下220半导体层相比具有更低的锗浓度和更高的硅浓度。在实施例中，第一和第二外延源极或漏极结构掺杂有硼原子。在实施例中，鳍状物216的半导体材料包括硅并且与下面的块状单个晶状硅衬底202连续。
在实施例中，第一和第二电介质侧壁间隔体214分别沿着栅极堆叠212的第一和第二侧。在实施例中，第一和第二传导电极230分别在第一外延源极或漏极结构上并且在第二外延源极或漏极结构上。在一个这样的实施例中，第一和第二电介质间隔体226分别沿着第一和第二传导电极230的侧壁。在实施例中，第一和第二传导电极230在上半导体层224'中的开口中，并且直接在中间半导体层222'上，如描绘的那样。在实施例中，第一和第二传导电极230如描绘的那样在中间半导体层222'中在部分凹部中。
在另一方面中，图3A示出了根据本公开的另一实施例的在半导体鳍状物对之上的多个栅极线的平面图。
参考图3A，在多个半导体鳍状物300之上形成多个有源（active）栅极线304。伪栅极线306在多个半导体鳍状物300的端部处。栅极线304/306之间的间隔308是可以定位沟槽接触的位置，以提供到源极区或漏极区的传导接触，源极区或漏极区诸如源极区或漏极区351、352、353和354。在实施例中，多个栅极线304/306的图案或多个半导体鳍状物300的图案被描述为栅结构。在一个实施例中，栅状图案包括多个栅极线304/306和/或多个半导体鳍状物300的图案，以恒定间距间隔并具有恒定宽度或两者。
图3B示出了根据本公开的实施例的沿图3A的a-a'轴取得的横截面图。
参考图3B，在衬底360上方形成的半导体鳍状物362之上形成多个有源栅极线364。伪栅极线366在半导体鳍状物362的端部处。电介质层370在伪栅极线366的外部。沟槽接触材料397在有源栅极线364之间，并且在伪栅极线366和有源栅极线364之间。嵌入的下源极或漏极结构368和对应的源极或漏极蚀刻阻滞剂层369在有源栅极线364之间以及伪栅极线366与有源栅极线364之间的半导体鳍状物362中。
有源栅极线364包括栅极电介质结构398/399，功函数栅极电极部分374和填充栅极电极部分376，以及电介质封盖（capping）层378。电介质间隔体380衬着（line）有源栅极线364和伪栅极线366的侧壁。
在另一方面中，描述了例如用于源极区或漏极区的沟槽接触结构。在示例中，图4示出了根据本公开的另一实施例的具有用于PMOS器件的沟槽接触的集成电路结构的横截面图。
参考图4，集成电路结构450包括鳍状物452，诸如硅鳍状物。栅极电介质层454在鳍状物452之上。栅极电极456在栅极电介质层454之上。在实施例中，栅极电极456包括共形传导层458和传导填充物460。在实施例中，电介质帽462在栅极电极456之上和栅极电介质层454之上。栅极电极具有第一侧456A和与第一侧456A相对的第二侧456B。电介质间隔体沿着栅极电极456的侧壁。在一个实施例中，栅极电介质层454进一步在电介质隔离体463中的第一电介质隔离体和栅极电极456的第一侧456A之间，以及在电介质隔离体463中的第二电介质隔离体和栅极电极456的第二侧456B之间，如描绘的那样。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层之类的薄氧化物层在鳍状物452和栅极电介质层454之间。
第一464和第二466半导体源极区或漏极区分别与栅极电极456的第一456A侧和第二456B侧相邻。在一个实施例中，第一464和第二466半导体源极区或漏极区包括嵌入的外延下部区域和相应的源极或漏极蚀刻阻滞剂层495或497，并且分别形成在鳍状物452的凹部465和467中，如同描述的那样。
第一468和第二470沟槽接触结构分别在与栅极电极456的第一456A侧和第二456B侧相邻的第一464和第二466半导体源极区或漏极区之上。第一468和第二470沟槽接触结构两者包括U形金属层472和在整个U形金属层472上面和之上的T形金属层474。在一个实施例中，U形金属层472和T形金属层474的成分不同。在一个这样的实施例中，U形金属层472包括钛，并且T形金属层474包括钴。在一个实施例中，第一468和第二470沟槽接触结构两者还包括在T形金属层474上的第三金属层476。在一个这样的实施例中，第三金属层476和U形金属层472具有相同的成分。在特定实施例中，第三金属层476和U形金属层472包括钛，并且T形金属层474包括钴。
第一沟槽接触通孔478电连接到第一沟槽接触468。在特定实施例中，第一沟槽接触通孔478在第一沟槽接触468的第三金属层476上并耦合到其。第一沟槽接触通孔478进一步在电介质隔离体463之一的一部分之上并与之接触，并且在电介质帽462的一部分之上并与之接触。第二沟槽接触通孔480电连接到第二沟槽接触470。在特定实施例中，第二沟槽接触通孔480在第二沟槽接触470的第三金属层476上并且耦合到其。第二沟槽接触通孔480进一步在另一个电介质隔离体463的一部分之上并与之接触，并且在电介质帽462的另一部分之上并与之接触。
在实施例中，金属硅化物层482分别直接在第一468和第二470沟槽接触结构以及第一464和第二466半导体源极区或漏极区之间。在一个实施例中，金属硅化物层482包括镍、铂和硅。在特定的这样的实施例中，第一464和第二466半导体源极区或漏极区是第一和第二P型半导体源极区或漏极区。在一个实施例中，金属硅化物层482还包括锗。在一个实施例中，金属硅化物层482还包括钛。
本文描述的一个或多个实施例涉及用于环绕式半导体接触的金属化学气相沉积的使用。实施例可适用于或包括化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）、原子层沉积（ALD）、传导接触制造或薄膜中的一种或多种。特定实施例可以包括使用接触金属的低温（例如小于500摄氏度，或在400-500摄氏度的范围内）化学气相沉积来制造钛或类似金属层，以提供共形源极或漏极接触。这种共形源极或漏极接触的实施可以改进三维（3D）晶体管互补金属氧化物半导体（CMOS）性能。
为提供上下文，可以使用溅射（sputtering）来将金属沉积到半导体的接触层。溅射是一种视线（line of slight）过程并且可能不太适合3D晶体管制造。已知的溅射溶液（solutions）在器件接触表面上具有差的或不完全的金属-半导体结，其具有与沉积的入射（incidence）的角度。根据本公开的一个或多个实施例，实施低温化学气相沉积过程用于制造接触金属来提供三维的保形性（conformality）并使金属半导体结接触面积最大化。得到的更大接触面积可能减少结的电阻。实施例可以包括在具有非平坦形貌（topography）的半导体表面上的沉积，其中区域的形貌指的是表面形状和特征本身，并且非平坦的形貌包括表面形状和特征或非平坦的表面形状和特征的部分，即不是完全平坦的表面形状和特征。在实施例中，沉积在在源极或漏极结构的接触蚀刻停止层的半导体表面上。
本文描述的实施例可以包括环绕式接触结构的制造。在一个这样的实施例中，描述了通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积或等离子体增强原子层沉积共形地沉积到晶体管源极-漏极接触上的纯金属的使用。这种共形沉积可用于增加金属半导体接触的可用面积并减小电阻，从而改进晶体管器件的性能。在实施例中，沉积的相对低的温度导致每单位面积的结的最小化的电阻。
应当理解，可使用涉及如本文中所描述的金属层沉积过程的集成方案来制造多种集成电路结构。根据本公开的实施例，制造集成电路结构的方法包括在具有RF源的化学气相沉积（CVD）腔中提供衬底，该衬底具有其上的特征。该方法还包括使四氯化钛（TiCl4）和氢（H2）反应以在衬底的特征上形成钛（Ti）层。在实施例中，钛层具有总原子组成，其包括98％或更高的钛和0.5-2％的氯。在替代实施例中，使用类似的过程来制造锆（Zr）、铪（Hf）、钽（Ta）、铌（Nb）或钒（V）的高纯度金属层。
根据本公开的实施例，衬底的特征是暴露半导体源极或漏极结构的源极或漏极接触沟槽。钛层（或其他高纯度金属层）是用于半导体源极或漏极结构的传导接触层。以下关联图5描述这种实施的示例性实施例。
图5示出了根据本公开的实施例的在凸起的源极或漏极区上具有传导接触的集成电路结构的横截面图。
参考图5，半导体结构550包括在衬底554上方的栅极结构552。栅极结构552包括栅极电介质层552A、功函数层552B和栅极填充物552C。源极区558和漏极区560在栅极结构552的相对侧上。源极或漏极接触562电连接到源极区558和漏极区560，并且通过层间电介质层564或栅极电介质间隔体566中的一个或两个与栅极结构552间隔开。源极区558和漏极区560包括在衬底554的蚀刻出（etched-out）区域中形成的外延或嵌入的下材料区、相应的源极或漏极蚀刻阻滞剂层502和相应的上外延源极或漏极材料区504。
在实施例中，源极或漏极接触562如上所述包括高纯度金属层562A，以及传导沟槽填充材料562B。在一个实施例中，高纯度金属层562A具有包括98％或更多钛的总原子组成。在一个这样的实施例中，高纯度金属层562A的总原子组成还包括0.5-2％的氯。在实施例中，高纯度金属层562A具有30％或更小的厚度变化。在实施例中，传导沟槽填充材料562B由传导材料组成，传导材料诸如但不限于Cu、Al、W或其合金。
在另一方面中，描述了有源栅极（COAG）结构之上的接触和工艺。本公开的一个或多个实施例涉及具有一个或多个栅极接触结构（例如作为栅极接触通孔）的半导体结构或器件，所述一个或多个栅极接触结构设置在半导体结构或器件的栅极电极的有源部分之上。本公开的一个或多个实施例涉及制造半导体结构或器件的方法，所述半导体结构或器件具有形成在半导体结构或器件的栅极电极的有源部分之上的一个或多个栅极接触结构。通过使能有源栅极区之上的栅极接触形成，可以使用本文描述的方法来减小标准单元面积。在一个或多个实施例中，用于接触栅极电极而制造的栅极接触结构是自对准的通孔结构。
在实施例中，集成电路结构、半导体结构或器件是非平面器件，诸如但不限于鳍状物式FET（fin-FET）或三栅极器件。在这样的实施例中，相应的半导体沟道区由三维体组成或形成在三维体中。在一个这样的实施例中，栅极线的栅极电极堆叠至少围绕三维体的顶表面和一对侧壁。在另一实施例中，至少沟道区被制成为分立的三维体，例如在全围栅（gate-all-around）器件中。在一个这样的实施例中，栅极线的栅极电极堆叠中的每个完全围绕沟道区。
更一般地，一个或多个实施例涉及用于直接在有源晶体管栅极上使栅极接触通孔着陆的方法和由此方法形成的结构。为了接触目的，这种方法可以消除对于在隔离上延伸栅极线的需要。此类方法还可以消除对单独的栅极接触（GCN）层来传导来自栅极线或结构的信号的需要。在实施例中，通过使沟槽接触（TCN）中的接触金属凹陷并在过程流程（例如TILA）中引入附加的电介质材料来实现消除上述特征。包括附加的电介质材料作为沟槽接触电介质帽层，其蚀刻特性不同于已经用于栅极对准接触过程（GAP）处理方案（例如GILA）中的沟槽接触对准的栅极电介质材料帽层。
在实施例中，提供集成电路结构涉及形成接触图案，该接触图案基本上完全与现有栅极图案对准，同时消除具有极其紧密的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使本质上高度选择性的湿法蚀刻（例如相对于干法或等离子体蚀刻）的使用能够生成接触开口。在实施例中，通过与接触插塞（contact plug）光刻操作组合地利用现有的栅极图案来形成接触图案。在一个这样的实施例中，该方法使能消除对生成接触图案的其他关键光刻操作的需要，如在其他方法中所使用的那样。在实施例中，沟槽接触网格（grid）不是单独图案化的，而是形成在多晶（poly）（栅极）线之间的。例如，在一个这样的实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触网格。
此外，可以通过替换栅极过程来制造栅极堆叠结构。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料之类的伪栅极材料并用永久栅极电极材料代替它。在一个这样的实施例中，在该过程中也形成了永久栅极电介质层，与从较早的处理完成的相对。在实施例中，通过干法蚀刻或湿法蚀刻过程去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅组成，并且利用包括SF6的干法蚀刻过程去除伪栅极。在另一个实施例中，伪栅极由多晶硅或非晶硅组成，并且用包括水NH4OH或氢氧化四甲基铵（tetramethylammonium hydroxide）的湿法蚀刻过程去除它。在一个实施例中，伪栅极由氮化硅组成，并且用包括含水磷酸的湿法蚀刻去除它。
在实施例中，本文描述的一个或多个方法基本上组合伪和替换接触过程考虑伪和替换栅极过程以达到集成电路结构。在一个这样的实施例中，在替换栅极过程之后执行替换接触过程，以允许永久栅极堆叠的至少一部分的高温退火。例如，在一个特定的这样的实施例中，例如在形成栅极电介质层之后，永久栅极结构的至少一部分的退火在大于约600摄氏度的温度处执行。在形成永久接触之前执行退火。
应当理解，可以制造绝缘栅极帽层和绝缘沟槽接触帽层之间的不同结构关系。作为示例，图6A和6B示出了根据本公开的实施例的各种集成电路结构的横截面图，每个集成电路结构具有沟槽接触，该沟槽接触包括叠加的绝缘帽层并且具有包括叠加的绝缘帽层的栅极堆叠。
参考图6A和6B，集成电路结构600A和600B分别包括鳍状物602，诸如硅鳍状物。尽管被描绘为横截面视图，但应理解，鳍状物602具有顶部602A和侧壁（进出所示透视图的页面）。第一604和第二606栅极电介质层在鳍状物602的顶部602A之上并且横向相邻鳍状物602的侧壁。第一608和第二610栅极电极分别在第一604和第二606栅极电介质层之上，在鳍状物602的顶部602A之上并且与鳍状物602的侧壁横向相邻。第一608和第二610栅极电极中的每个都包括共形传导层609A，诸如功函数设置层，以及在共形传导层609A上方的传导填充材料609B。第一608和第二610栅极电极两者都具有第一侧612和与第一侧612相对的第二侧614。第一608和第二610栅极电极两者也都具有绝缘帽616，该绝缘帽616具有顶表面618。
第一电介质间隔体620与第一栅极电极608的第一侧612相邻。第二电介质间隔体622与第二栅极电极610的第二侧614相邻。半导体源极或漏极区624与第一620和第二622电介质间隔体相邻。沟槽接触结构626在与第一620和第二622电介质间隔体相邻的半导体源极或漏极区624之上。在实施例中，半导体源极或漏极区624具有如上结合图2G和本文所述的其他实施例所述的之类的结构。
沟槽接触结构626包括传导结构630上的绝缘帽628。沟槽接触结构626的绝缘帽628具有顶表面629，该顶表面629与第一608和第二610栅极电极的绝缘帽616的顶表面618基本上共平面。在实施例中，沟槽接触结构626的绝缘帽628横向延伸到第一620和第二622电介质间隔体中的凹部632中。在这样的实施例中，沟槽接触结构626的绝缘帽628悬于沟槽接触结构626的传导结构630上。然而，在其他实施例中，沟槽接触结构626的绝缘帽628没有横向延伸到第一620和第二622电介质间隔体中的凹部632中，并且因此不悬于沟槽接触结构626的传导结构630上。
应当理解，如图6A和6B中所描绘的，沟槽接触结构626的传导结构630可以不是矩形的。例如，沟槽接触结构626的传导结构630可以具有与针对图6A的投影中所示的传导结构630A所示的几何形状类似或相同的横截面几何形状。
在实施例中，沟槽接触结构626的绝缘帽628具有与第一608和第二610栅极电极的绝缘帽616的成分不同的成分。在一个这样的实施例中，沟槽接触结构626的绝缘帽628包括碳化物材料，诸如碳化硅材料。第一608和第二610栅极电极的绝缘帽616包括氮化物材料，诸如氮化硅材料。
在实施例中，第一608和第二610栅极电极的绝缘帽616两者都在沟槽接触结构626的绝缘帽628的底表面628A下方具有底表面617A，如图6A中所描绘的那样。在另一实施例中，第一608和第二610栅极电极的绝缘帽616两者都具有底表面617B，该底表面617B与沟槽接触结构626的绝缘帽628的底表面628B基本上共平面，如图6B中所描绘的。在另一实施例中，虽然未示出了，但是第一608和第二610栅极电极的绝缘帽616两者都在沟槽接触结构626的绝缘帽628的底表面上方都具有底表面。
如贯穿本申请描述的，衬底可以由可以禁得起制造过程并且电荷可以迁移到其中的半导体材料组成。在实施例中，本文描述的衬底是由掺杂有电荷载流体（chargecarrier）的晶体硅、硅/锗或锗层组成的体衬底，该电荷载流体诸如但不限于磷、砷、硼或其组合，以形成有源区。在一个实施例中，这种体衬底中的硅原子的浓度大于97％。在另一实施例中，体衬底由在不同的晶体衬底顶上生长的外延层组成，例如在硼掺杂的体硅单晶衬底上生长的硅外延层。体衬底可以替代地由III-V族材料组成。在实施例中，体衬底由III-V材料组成，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓，或其组合。在一个实施例中，体衬底由III-V材料组成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲之类的那些。
如贯穿本申请所描述的，诸如浅沟槽隔离区或子鳍状物隔离区之类的隔离区可以由适于最终电隔离或有助于隔离永久栅极结构的部分与下面的体衬底或以隔离在下面的体衬底内形成的有源区，诸如隔离鳍状物有源区的材料。例如，在一个实施例中，隔离区由一层或多层电介质材料组成，电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅、碳掺杂的氮化硅或其组合。
如贯穿本申请所描述的，栅极线或栅极结构可以由包括栅极电介质层和栅极电极层的栅极电极堆叠组成。在实施例中，栅极电极堆叠的栅极电极由金属栅极组成，并且栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由如下材料组成，所述材料诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡（barium strontium titanate）、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钪钽铅（leadscandium tantalum oxide）、铌锌酸铅（lead zinc niobate）或它们的组合组成。此外，栅极电介质层的一部分可以包括从半导体衬底的顶部几层形成的自然氧化物（nativeoxide）的层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物组成的下部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部和二氧化硅或氮氧化硅的底部组成。在一些实现中，栅极电介质的一部分可以是“U”形结构的，该“U”形结构包括基本上平行于衬底的表面的底部和基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层组成，金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅极电极由形成在金属功函数设置层上方的非功函数设置填充材料组成。栅极电极层可以由P型功函数金属或N型功函数金属组成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实现中，栅极电极层可以由两个或更多金属层的堆叠组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可被用于栅极电极的金属包括但不限于：钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使能具有在约4.9 eV和约5.2 eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可被用于栅极电极的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使能具有在约3.9 eV和约4.2 eV之间的功函数的NMOS栅极电极的形成。在一些实现中，栅极电极可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底的表面的底部和基本上垂直于衬底的顶表面的两个侧壁部分。在另一实现中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶部表面并且不包括基本上垂直于衬底的顶部表面的侧壁部分的平面层。在本公开内容的其他实现中，栅极电极可以由U形结构和平面非U形结构的组合来组成。例如，该栅极电极可以由在一个或多个平面非U形层顶上形成的一个或多个U形金属层组成。
如贯穿本申请所描述的，与栅极线或电极堆叠相关联的间隔体可以由如下材料组成，所述材料适于最终电隔离或有助于隔离永久栅极结构与诸如自对齐接触之类的相邻传导接触。例如，在一个实施例中，间隔体由电介质材料组成，电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
在实施例中，本文描述的方法可以涉及接触图案的形成，该接触图案与现有的栅极图案非常好地对准，同时消除具有极其紧密的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使本质上高度选择性的湿法蚀刻（例如相对于干法或等离子体蚀刻）的使用能够生成接触开口。在实施例中，通过与接触插塞光刻操作组合地利用现有的栅极图案来形成接触图案。在一个这样的实施例中，该方法使能消除对生成接触图案的其他关键光刻操作的需要，如在其他方法中所使用的那样。在实施例中，沟槽接触网格不是单独图案化的，而是形成在多晶（poly）（栅极）线之间的。例如，在一个这样的实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触网格。
可以实现间距分割处理和图案化方案来使能本文描述的实施例，或者可以将其包括为本文描述的实施例的一部分。间距分割图案化通常是指间距半分（halving）、间距四等分（quartering）等。间距分割方案可适用于FEOL处理、BEOL处理或FEOL（器件）和BEOL（金属化）处理两者。根据本文描述的一个或多个实施例，首先实现光学光刻以按预定义间距打印单向线（例如严格单向或主要是单向）。然后将间距分割处理实现为增加线密度的技术。
在实施例中，用于鳍状物、栅极线、金属线、ILD线或硬掩模线的术语“栅格结构”在本文中用于指代紧密间距栅格结构。在一个这样的实施例中，紧密间距不可通过选择的光刻直接实现。例如，如本领域中已知的，可以首先形成基于所选光刻的图案，但是通过使用间隔体掩模图案化可以将间距减半。更进一步地，原始间距可以通过第二轮间隔体掩模图案化而被四等分。因此，这里描述的栅格状图案可以具有以基本上一致的间距间隔并具有基本上一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化将在百分之十之内并且宽度变化将在百分之十之内，并且在一些实施例中，间距变化将在百分之五之内并且宽度变化也将在百分之五之内。该图案可以通过间距等分或间距四等分或其他间距分割方法来制造。在实施例中，栅格不一定是单个间距。
在实施例中，如贯穿本说明书所使用的，层间电介质（ILD）材料由电介质或绝缘材料的层组成或包括电介质或绝缘材料 层。合适的电介质材料的示例包括但不限于硅的氧化物（例如二氧化硅（SiO2））、掺杂的硅的氧化物、硅的氟化氧化物、碳掺杂的硅的氧化物，本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）之类的技术或通过其他沉积方法来形成。
在实施例中，如也贯穿本说明书使用的那样，金属线或互连线材料（和通孔材料）由一个或多个金属或其他传导结构组成。常见的例子是使用铜线和结构，其可以或可以不包括铜和周围ILD材料之间的势垒层。如本文所用，术语金属包括合金、堆叠和多种金属的其他组合。例如，金属互连线可以包括势垒层（例如包括Ta、TaN、Ti或TiN中的一种或多种的层）、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可以由若干层形成，包括传导衬垫层和填充层。可以使用任何合适的沉积过程，诸如电镀、化学气相沉积或物理气相沉积来形成互连线。在实施例中，互连线由传导材料组成，传导材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或它们的合金。互连线在本领域中有时也称为迹线、导线、线、金属或简称为互连。
在实施例中，如也贯穿本说明书使用的那样，硬掩模材料由不同于层间电介质材料的电介质材料组成。在一个实施例中，可以在不同区域中使用不同的硬掩模材料，从而向彼此以及向下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物层（例如氮化硅）或硅的氧化物层，或两者，或其组合。其他合适的材料可包括碳基材料。在另一实施例中，硬掩模材料包括金属物质。例如，硬掩模或其他叠加材料可包括钛或另一金属的氮化物（例如氮化钛）的层。在这些层的一个或多个中可以包括潜在较少量的其他材料，诸如氧。替代地，取决于特定实现，可以使用本领域中已知的其他硬掩模层。可以通过CVD、PVD或通过其他沉积方法来形成硬掩模层。
在实施例中，如也贯穿本说明书使用的那样，使用193nm浸没式光刻（i193）、远紫外（EUV）光刻或电子束直接写入（EBDW）光刻或诸如此类来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层（ARC）层和光致抗蚀剂层组成的三层掩模。在特定的这样的实施方案中，形貌掩蔽部分是碳硬掩模（CHM）层，并且抗反射涂层层是硅ARC层。
应当理解，并非需要实践上述过程的所有方面来落入本公开的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠的有源部分之上制造栅极接触之前，不总是需要形成伪栅极。上述栅极堆叠实际上可以是最初形成的永久栅极堆叠。而且，这里描述的过程可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体（MOS）晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立访问的双栅极器件或FIN-FET。一个或多个实施例对于在10纳米（10 nm）技术节点次10纳米（sub-10nanometer）（10 nm）技术节点处制造半导体器件可能是特别有用的。
用于FEOL层或结构制造的附加或中间操作可以包括标准微电子制造过程，诸如光刻、蚀刻、薄膜沉积、平面化（诸如化学机械抛光（CMP））、扩散、度量（metrology）、牺牲层的使用、蚀刻停止层的使用、平坦化停止层的使用，或与微电子部件制造相关联的任何其他动作。而且，应当理解，针对先前过程流程描述的过程操作可以以替代的顺序实施，不是每个操作都需要执行或者可以执行附加的过程操作，或两者。
应当理解，在以上示例性FEOL实施例中，在实施例中，10纳米或次10纳米节点处理被直接实现为制造方案和所得结构作为技术驱动。在其他实施例中，FEOL考虑可以由BEOL10纳米或次10纳米的处理要求驱动。例如，用于FEOL层和器件的材料选择和布局可能需要适应BEOL处理。在一个这样的实施例中，选择材料选择和栅极堆叠架构以适应BEOL层的高密度金属化，例如，以减少在FEOL层中形成但通过BEOL层的高密度金属化耦合在一起的晶体管结构中的边缘电容（fringe capacitance）。
本文公开的实施例可用于制造各种不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器以及诸如此类。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用在本领域中已知的各种电子设备中。例如，在计算机系统（例如台式计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以使用本文公开的方法潜在地被制造。
图7示出了根据本公开的一个实现的计算设备700。该计算设备700容纳板702。所述板702可以包括多个部件，所述多个部件包括但不限于处理器704和至少一个通信芯片706。将处理器704物理和电地耦合到板702。在一些实现中，还将至少一个通信芯片706物理和电地耦合到板702。在另外的实现中，通信芯片706是处理器704的一部分。
取决于其应用，计算设备700可以包括可能或者可能没有物理地和电地耦合到板702的其他部件。这些其他部件包括但不限于：易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备（诸如硬盘驱动器、压缩盘（CD）、数字多用盘（DVD）以及诸如此类）。
通信芯片706使能无线通信以用于向计算设备700传送数据并且从计算设备700传送数据。术语“无线”及其派生词可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用经调制的电磁辐射经由非固态介质来传送数据。该术语不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片706可以实现许多无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于Wi-Fi（IEEE802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生物，以及指定为3G、4G、5G及以上的任何其他无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信，并且第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他之类的较长程无线通信。
计算设备700的处理器704包括封装在处理器704之内的集成电路管芯。在本公开的一些实现中，处理器的集成电路管芯包括诸如根据本公开的实现构造的集成电路结构之类的一个或多个结构。术语“处理器”可以是指处理来自寄存器或存储器的电子数据以将该电子数据或两者变换成可以存储在寄存器或存储器或两者中的其他电子数据的任何设备或设备的部分。
通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本公开的另一个实现，通信芯片的集成电路管芯根据本公开的实现构建。
在进一步的实现中，容纳在计算设备700内的另一部件可以包含根据本公开的实施例的实现构建的集成电路管芯。
在各种实施例中，计算设备700可以是膝上型计算机、上网本（netbook）计算机、笔记本计算机、超级本（ultrabook）计算机、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在另外的实现中，计算设备700可以是处理数据的任何其他电子设备。
图8示出了包括本公开的一个或多个实施例的插入体800。插入体800是用于将第一衬底802桥接至第二衬底804的居间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机母板或另一集成电路管芯。总的来说，插入体800的目的是将连接扩展到更宽的间距，或将连接重新路由至不同的连接。例如，插入体800可以将集成电路管芯耦合到球栅阵列（BGA）806，所述球栅阵列（BGA）806可以随后耦合到第二衬底804。在一些实施例中，将第一和第二衬底802/804附接到插入体800的相对侧。在其他实施例中，将第一和第二衬底802/804附接到插入体800的相同侧。并且在另外的实施例中，通过插入体800互连三个或更多衬底。
插入体800可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实现中，插入体可以由交替的刚性或柔性材料形成，所述材料可以包括以上描述的供在半导体衬底中使用的相同材料，诸如硅、锗和其他III-V族和IV族材料。
插入体可以包括金属互连808和通孔810，包括但不限于通过硅（through-silicon）的通孔（TSV）812。插入体800还可以包括嵌入式器件814，包括无源和有源器件二者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变换器、传感器和静电放电（ESD）器件。还可以在插入体800上形成更加复杂的器件，诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文中公开的装置或者过程可以用在插入体800的制作中或用在包括在插入体800的部件的制造中。
图9是根据本公开的实施例的采用根据本文描述的一个或多个过程制造的集成电路（IC）或包括本文描述的一个或多个特征的移动计算平台900的等距视图。
移动计算平台900可以是被配置用于电子数据显示、电子数据处理以及无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台900可以是平板计算机、智能电话、膝上型计算机等等中的任一个，并且包括在示例性实施例中是触摸屏（例如电容性、电感性、电阻性等）的显示屏905、芯片级（SoC）或封装级集成系统910和电池913。如示出的那样，通过更高的晶体管封装密度使能的系统910中的集成水平越大，可由电池913或诸如固态驱动器之类的非易失性存储装置占用的移动计算平台900的部分就越大，或者用于改进的平台功能性的晶体管栅极计数就越大。类似地，系统910中的每个晶体管的载流子迁移率越大，功能性就越大。这样，本文描述的技术可以使能移动计算平台900中的性能和形状因子改进。
在扩展视图920中进一步示出了集成系统910。在示例性实施例中，封装器件977包括至少一个存储器芯片（例如RAM），或者至少一个处理器芯片（例如多核微处理器和/或图形处理器），其是根据本文描述的一个或多个过程制造的，或者包括本文描述的一个或多个特征。封装的器件 977连同功率管理集成电路（PMIC）915、包括宽带RF（无线）发射器和/或接收器（例如包括数字基带以及模拟前端模块进一步包括发射路径上的功率放大器和接收路径上的低噪声放大器）的RF（无线）集成电路（RFIC）925和其控制器911中的一个或多个进一步耦合至板960。在功能上，PMIC 915执行电池电力调节、DC至DC转换等，并且因此具有耦合至电池913的输入以及具有向其他功能模块提供电流供应的输出。如进一步图示的，在示例性实施例中，RFIC 925具有耦合到天线的输出，以提供来实现许多无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生物，以及指定为3G、4G、5G及以上的任何其他无线协议。在替代实现中，这些板级模块中的每一个可以集成在耦合到封装的器件977的封装衬底的分离的IC上，或者集成在耦合到封装的器件977的封装衬底的单个IC（SoC）中。
在另一方面中，半导体封装用于保护集成电路（IC）芯片或管芯，并且还为管芯提供到外部电路的电接口。随着对更小的电子器件则增加的需求，半导体封装被设计得更紧凑并且必须支持更大的电路密度。此外，对更高性能器件的需求导致对改进的半导体封装的需要，改进的半导体封装使能与随后的组装处理兼容的薄的封装外形和低的整体翘曲（warpage）。
在实施例中，使用接合到陶瓷或有机封装衬底的引线。在另一实施例中，使用C4过程将管芯安装到陶瓷或有机封装衬底。特别地，可以实施C4焊球连接以在半导体器件和衬底之间提供倒装芯片互连。倒装芯片或受控塌陷芯片连接（C4）是一种用于半导体器件的安装类型，所述半导体器件诸如集成电路（IC）芯片、MEMS或部件，其利用焊料凸块代替引线接合。焊料凸块沉积在位于衬底封装的顶侧上的C4焊盘上。为了将半导体器件安装到衬底，将其翻转，有源侧朝下在安装区域上。焊料凸块被用于将半导体器件直接连接到衬底。
图10示出了根据本公开的实施例的倒装芯片安装管芯的横截面图。
参考图10，根据本公开的实施例，装置1000包括管芯1002，诸如根据本文描述的一个或多个过程制造的集成电路（IC）或者包括在此描述的一个或多个特征。管芯1002在其上包括金属化焊盘1004。诸如陶瓷或有机衬底之类的封装衬底1006在其上包括连接1008。管芯1002和封装衬底1006通过耦合到金属化焊盘1004和连接1008的焊球1010电连接。底部填充（underfill）材料1012围绕焊球1010。
处理倒装芯片可以类似于常规的IC制造，具有几个附加的操作。在接近制造过程的结束时，附着焊盘被金属化以使它们更容易接受焊料。这通常又若干处理组成。然后在每个金属化焊盘上沉积一小点焊料。然后正常地从晶片切出芯片。为了将倒装芯片附接到到电路中，将芯片倒置以将焊点向下放到下面的电子器件或电路板上的连接器上。然后通常使用超声波或替代地回流焊接过程重新熔化焊料以产生电连接。这也在芯片的电路和下面的安装之间留下小空间。在大多数情况下，然后“底部填充”电绝缘粘合剂以提供更强的机械连接，提供热桥（heat bridge），并且确保焊接接头不由于芯片和系统的其余部分的不同受热而受到应力。
在其他实施例中，根据本公开的实施例，实现更新的封装和管芯到管芯互连方法，诸如通过硅通孔（TSV）和硅插入体，以制造合并根据本文描述的一个或多个过程制造的集成电路（IC）或者包括本文描述的一个或多个特征的高性能多芯片模块（MCM）和封装中系统（System in Package）（SiP）。
因此，本公开的实施例包括具有带有描述的接触蚀刻停止层的源极或漏极结构的集成电路结构。
尽管上面已经描述了特定实施例，但是这些实施例并没有旨在限制本公开范围，即使在关于特定特征仅描述了单个实施例的情况下也是如此。除非另有说明，否则本公开中提供的特征的示例旨在是说明性的而非限制性的。以上描述旨在覆盖此类替代方案、修改和等同物，如将对于具有本公开的益处的本领域技术人员是清楚的。
本公开的范围包括本文公开的任何特征或特征的组合（明确地或隐含地），或其任何概括，无论其是否减轻本文所解决的任何问题或所有问题。因此，可以在本申请（或要求其优先权的申请）的申请实务期间对任何此类特征的组合拟定新的权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的特征组合，并且来自各个独立权利要求的特征可以以任何适当的方式组合，并且不仅仅是在所附权利要求中列举的特定组合。
下面的示例关于另外的实施例。可以将不同的实施例的各种特征与包括的一些特征和排除的其他特征不同地组合以适合多种不同的应用。
示例实施例1：一种集成电路结构包括包括半导体材料的鳍状物，所述鳍状物具有下鳍状物部分和上鳍状物部分。栅极堆叠在鳍状物的上鳍状物部分之上，栅极堆叠具有与第二侧相对的第一侧。第一外延源极或漏极结构在栅极堆叠的第一侧处嵌入鳍状物中。第二外延源极或漏极结构在栅极堆叠的第二侧处嵌入鳍状物中，第一和第二外延源极或漏极结构包括下半导体层、中间半导体层和上半导体层，其中中间半导体层在成分上与上和下半导体层不同。
示例实施例2：示例实施例1的集成电路结构，其中下半导体层、中间半导体层和上半导体层包括硅和锗，并且其中中间半导体层具有比上半导体层和下半导体层低的锗浓度和高的硅浓度。
示例实施例3：示例实施例1或2的集成电路结构，其中第一和第二外延源极或漏极结构掺杂有硼原子。
示例实施例4：示例实施例1、2或3的集成电路结构，还包括分别沿栅极堆叠的第一侧和第二侧的第一和第二电介质侧壁间隔体。
示例实施例5：示例实施例1、2、3或4的集成电路结构，还包括在第一外延源极或漏极结构上的第一传导电极，以及在第二外延源极或漏极结构上的第二传导电极。
示例实施例6：示例实施例5的集成电路结构，还包括沿着第一传导电极的侧壁的第一电介质间隔体，以及沿着第二传导电极的侧壁的第二电介质间隔体。
示例实施例7：示例实施例5或6的集成电路结构，其中第一和第二传导电极在上半导体层中的开口中，并且直接在中间半导体层上。
示例实施例8：示例实施例5、6或7的集成电路结构，其中第一和第二传导电极在中间半导体层中的部分凹部中。
示例实施例9：示例实施例1、2、3、4、5、6、7或8的集成电路结构，其中鳍状物的半导体材料包括硅并且与下面的块状单个晶状硅衬底连续。
示例实施例10：一种制造集成电路结构的方法包括形成包括半导体材料的鳍状物，所述鳍状物具有下鳍状物部分和上鳍状物部分。该方法还包括在鳍状物的上鳍状物部分之上形成栅极堆叠，栅极堆叠具有与第二侧相对的第一侧。该方法还包括使鳍状物在栅极堆叠的第一侧处和栅极堆叠的第二侧处凹陷。该方法还包括在栅极堆叠的第一侧处在凹陷的鳍状物的第一部分上形成第一外延源极或漏极结构。该方法还包括在栅极堆叠的第二侧处在凹陷的鳍状物的第二部分上形成第二外延源极或漏极结构，第一和第二外延源极或漏极结构包括下半导体层、中间半导体层和上半导体层，其中中间半导体层在成分上与上半导体层和下半导体层不同。
示例实施例11：示例实施例10的方法，其中下半导体层、中间半导体层和上半导体层包括硅和锗，并且其中中间半导体层具有比上和下半导体层低的锗浓度和高的硅浓度。
示例实施例12：示例实施例10或11的方法，其中第一和第二外延源极或漏极结构掺杂有硼原子。
示例实施例13：示例实施例10、11或12的方法还包括分别沿栅极堆叠的第一侧和第二侧的第一和第二电介质侧壁间隔体。
示例实施例14：示例实施例10、11、12或13的方法，还包括在第一外延源极或漏极结构上的第一传导电极，以及在第二外延源极或漏极结构上的第二传导电极。
示例实施例15：示例实施例14的方法，还包括沿着第一传导电极的侧壁的第一电介质间隔体，以及沿着第二传导电极的侧壁的第二电介质间隔体。
示例实施例16：示例实施例14或15的方法，其中第一和第二传导电极在上半导体层中的开口中，并且直接在中间半导体层上。
示例实施例17：示例实施例14、15或16的方法，其中第一和第二传导电极在中间半导体层中的部分凹部中。
示例实施例18：示例实施例10、11、12、13、14、15、16或17的方法，其中鳍状物的半导体材料包括硅并且与下面的块状单个晶状硅衬底连续。
示例实施例19：一种集成电路结构包括包含硅的鳍状物。栅极堆叠在鳍状物的上鳍状物部分之上，栅极堆叠具有与第二侧相对的第一侧。第一和第二电介质侧壁间隔体分别沿栅极堆叠的第一和第二侧。第一外延源极或漏极结构在栅极堆叠的第一侧处嵌入鳍状物中。第一传导电极在第一外延源极或漏极结构上。第一电介质间隔体沿着第一传导电极的侧壁。嵌入的第二外延源极或漏极结构在栅极堆叠的第二侧处的鳍状物中。第二传导电极在第二外延源极或漏极结构上。第二电介质间隔体沿着第二传导电极的侧壁。
示例实施例20：示例实施例19的集成电路结构，其中第一和第二传导电极分别在第一和第二外延源极或漏极结构中的开口中。

Claims (20)

1.一种集成电路结构，包括：
鳍状物，其包括半导体材料，所述鳍状物具有下鳍状物部分和上鳍状物部分；
栅极堆叠，其在鳍状物的上鳍状物部分之上，所述栅极堆叠具有与第二侧相对的第一侧；
第一外延源极或漏极结构，其在栅极堆叠的第一侧处嵌入鳍状物中；以及
第二外延源极或漏极结构，其在栅极堆叠的第二侧处嵌入鳍状物中，第一和第二外延源极或漏极结构包括下半导体层、中间半导体层和上半导体层，其中中间半导体层在成分上与上和下半导体层不同。
2.根据权利要求1所述的集成电路结构，其中下半导体层、中间半导体层和上半导体层包括硅和锗，并且其中中间半导体层具有比上和下半导体层低的锗浓度和高的硅浓度。
3.根据权利要求1或2所述的集成电路结构，其中第一和第二外延源极或漏极结构掺杂有硼原子。
4.根据权利要求1或2所述的集成电路结构，还包括：
分别沿着栅极堆叠的第一侧和第二侧的第一和第二电介质侧壁间隔体。
5. 根据权利要求1或2所述的集成电路结构，还包括：
在第一外延源极或漏极结构上的第一传导电极；以及
在第二外延源极或漏极结构上的第二传导电极。
6. 根据权利要求5所述的集成电路结构，还包括：
沿着第一传导电极的侧壁的第一电介质间隔体；以及
沿着第二传导电极的侧壁的第二电介质间隔体。
7.根据权利要求5所述的集成电路结构，其中第一和第二传导电极在上半导体层中的开口中，并且直接在中间半导体层上。
8.根据权利要求7所述的集成电路结构，其中第一和第二传导电极在中间半导体层中的部分凹部中。
9.根据权利要求1或2所述的集成电路结构，其中鳍状物的半导体材料包括硅并且与下面的块状单个晶状硅衬底连续。
10.一种制造集成电路结构的方法，所述方法包括：
形成包括半导体材料的鳍状物，所述鳍状物具有下鳍状物部分和上鳍状物部分；
在鳍状物的上鳍状物部分之上形成栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧；
使鳍状物在栅极堆叠的第一侧处和栅极堆叠的第二侧处凹陷；
在栅极堆叠的第一侧处在凹陷的鳍状物的第一部分上形成第一外延源极或漏极结构，以及在栅极堆叠的第二侧处在凹陷的鳍状物的第二部分上形成第二外延源极或漏极结构，第一和第二外延源极或漏极结构包括下半导体层、中间半导体层和上半导体层，其中中间半导体层在成分上与上和下半导体层不同。
11.根据权利要求10所述的方法，其中下半导体层、中间半导体层和上半导体层包括硅和锗，并且其中中间半导体层具有比上和下半导体层低的锗浓度和高的硅浓度。
12.根据权利要求10或11所述的方法，其中第一和第二外延源极或漏极结构掺杂有硼原子。
13.根据权利要求10或11所述的方法，还包括：
分别沿栅极堆叠的第一侧和第二侧形成第一和第二电介质侧壁间隔体。
14. 根据权利要求10或11所述的方法，还包括：
在第一外延源极或漏极结构上形成第一传导电极；以及
在第二外延源极或漏极结构上形成第二传导电极。
15. 根据权利要求14所述的方法，还包括：
沿着第一传导电极的侧壁形成第一电介质间隔体；以及
沿着第二传导电极的侧壁形成第二电介质间隔体。
16.根据权利要求14所述的方法，其中第一和第二传导电极在上半导体层中的开口中，并且直接在中间半导体层上。
17.根据权利要求16所述的方法，其中第一和第二传导电极在中间半导体层中的部分凹部中。
18.根据权利要求10或11所述的方法，其中鳍状物的半导体材料包括硅并且与下面的块状单个晶状硅衬底连续。
19.一种集成电路结构，包括：
包括硅的鳍状物；
栅极堆叠，其在鳍状物的上鳍状物部分之上，所述栅极堆叠具有与第二侧相对的第一侧；
第一和第二电介质侧壁间隔体，其分别沿着栅极堆叠的第一和第二侧；
第一外延源极或漏极结构，其在栅极堆叠的第一侧处嵌入鳍状物中；
第一传导电极，其在第一外延源极或漏极结构上；
第一电介质间隔体，其沿着第一传导电极的侧壁；
第二外延源极或漏极结构，其在栅极堆叠的第二侧处嵌入鳍状物中；
第二传导电极，其在第二外延源极或漏极结构上；以及
第二电介质间隔体，其沿着第二传导电极的侧壁。
20.根据权利要求19所述的集成电路结构，其中第一和第二传导电极分别在第一和第二外延源极或漏极结构中的开口中。
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