DE102019114022A1 - Source- oder Drainstrukturen mit Kontaktätzstoppschicht - Google Patents

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Rishabh Mehandru
Anupama Bowonder
Biswajeet Guha
Anand S. Murthy
Tahir Ghani
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Abstract

Ausführungsbeispiele der Offenbarung liegen im Bereich der Herstellung fortgeschrittener integrierter Schaltungsstrukturen und insbesondere werden integrierte Schaltungsstrukturen mit Source- oder Drainstrukturen mit einer Kontaktätzstoppschicht beschrieben. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Finne, umfassend ein Halbleitermaterial, wobei die Finne einen unteren Finnenabschnitt und einen oberen Finnenabschnitt aufweist. Ein Gate-Stapel ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste epitaxiale Source- oder Drainstruktur ist in die Finne an der ersten Seite des Gate-Stapels eingebettet. Eine zweite epitaxiale Source- oder Drainstruktur ist in die Finne auf der zweiten Seite des Gate-Stapels eingebettet, wobei die erste und zweite epitaxiale Source- oder Drainstruktur eine untere Halbleiterschicht, eine Zwischenhalbleiterschicht und eine obere Halbleiterschicht umfassen.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung befinden sich auf dem Gebiet der Herstellung einer fortschrittlichen integrierten Schaltungsstruktur und insbesondere einer Herstellung einer integrierten Schaltungsstruktur mit 10-Nanometer-Knoten und kleiner und die resultierenden Strukturen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel ermöglicht eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Grund. Die Notwendigkeit, die Performance jedes Bauelements zu optimieren, wird immer wichtiger.
  • Die Variabilität bei herkömmlichen und aktuell bekannten Herstellungsprozessen kann die Möglichkeit einschränken, sie weiter in den 10-Nanometer-Knoten- oder Unter-10-Nanometer-Knoten-Bereich auszudehnen. Folglich kann die Herstellung der funktionalen Komponenten, die für Knoten zukünftiger Technologie benötigt werden, die Einführung von neuen Methoden oder die Integration neuer Techniken in aktuelle Herstellungsprozesse oder anstelle von aktuellen Herstellungsprozessen erfordern.
  • Figurenliste
    • 1A stellt eine integrierte Schaltungsstruktur mit Source- oder Drainstrukturen mit einer Kontaktätzstoppschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1B ist ein Flussdiagramm, das verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit Source- oder Drainstrukturen mit einer Kontaktätzstoppschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellt.
    • 2A-2G, die Querschnittsansichten veranschaulichen, stellen verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit Source- oder Drainstrukturen mit einer Kontaktätzstoppschicht dar, entsprechend den Operationen des Flussdiagramms von 1B gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 3A stellt eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 3B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 3A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 5 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem leitfähigen Kontakt auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 6A und 6B stellen Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 7 stellt eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung dar.
    • 8 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst.
    • 9 ist eine isometrische Ansicht einer mobilen Rechenplattform, die eine IC einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 10 stellt eine Querschnittansicht eines an einem Flip-Chip befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Integrierte Schaltungsstrukturen mit Source- oder Drain-Strukturen mit einer Kontaktätzstoppschicht werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Einbringungs- und Material-Vorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig unklar zu machen. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, darstellende Repräsentationen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Die folgende detaillierte Beschreibung ist in ihrem Wesen ausschließlich darstellend und soll die Ausführungsbeispiele des Gegenstands oder der Anmeldung und die Verwendungen solcher Ausführungsbeispiele nicht einschränken. Wie hierin verwendet, bedeutet das Wort „exemplarisch“ „dienend als Beispiel, Fall oder Darstellung“. Irgendeine Implementierung, die hierin als beispielhaft beschrieben wird, soll nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Implementierung aufgefasst werden. Ferner besteht keine Absicht, sich an irgendeine ausgedrückte oder implizierte Theorie zu binden, die in dem vorangehenden technischen Gebiet, dem Hintergrund, der kurzen Zusammenfassung oder der nachfolgenden detaillierten Beschreibung präsentiert wird.
  • Diese Beschreibung umfasst Bezugnahmen auf „ein einzelnes Ausführungsbeispiel“ oder „ein Ausführungsbeispiel“. Das Auftreten der Phrasen „bei einem Ausführungsbeispiel“ oder „bei einem bestimmten Ausführungsbeispiel“ bezieht sich nicht notwendigerweise aus dasselbe Ausführungsbeispiel. Bestimmte Merkmale, Strukturen oder Charakteristika können in irgendeiner geeigneten Weise kombiniert werden, die dieser Offenbarung entspricht.
  • Terminologie. Die nachfolgenden Absätze geben Definitionen oder Kontext für Ausdrücke, die sich in dieser Offenbarung finden (einschließlich den beiliegenden Ansprüchen):
  • „Aufweisen.“ Dieser Ausdruck ist offen. Wie er in den beigefügten Ansprüchen verwendet wird, schließt er keine zusätzliche Struktur oder Schritte aus.
  • „Ausgebildet.“ Verschiedene Einheiten oder Komponenten können als „ausgebildet zum“ Ausführen einer Aufgabe oder mehrerer Aufgaben beschrieben oder beansprucht sein. In solchen Kontexten wird „ausgebildet zum“ verwendet, um eine Struktur zu bezeichnen, durch Anzeigen, dass die Einheiten oder Komponenten eine Struktur umfassen, die diese Aufgabe oder Aufgaben während der Operation ausführen. Als solches kann die Einheit oder Komponente derart bezeichnet sein, um ausgebildet zu sein, um die Aufgabe auszuführen, sogar wenn die spezifizierte Einheit oder Komponente momentan nicht in Betrieb ist (z.B. nicht eingeschaltet oder aktiv ist). Die Angabe, dass eine Einheit oder Schaltung oder Komponente „ausgebildet“ ist zum Ausführen von einer oder mehreren Aufgaben soll ausdrücklich nicht 35 U.S.C. §112 Absatz sechs für diese Einheit oder Komponente aufrufen.
  • „Erster“, „zweiter“, etc. Wie hierin verwendet, werden diese Ausdrücke als Etiketten für Nomen verwendet, denen sie vorausgehen, und implizieren nicht jegliche Art von Reihenfolge (z.B. räumlich, zeitlich, logisch, etc.).
  • „Gekoppelt“ - Die folgende Beschreibung bezieht sich auf Elemente oder Knoten oder Merkmale, die miteinander „gekoppelt“ sind. Wie hierin verwendet, außer ausdrücklich anders angegeben, bedeutet „gekoppelt“, dass ein Element oder Knoten oder Merkmal direkt oder indirekt mit einem anderen Element oder Knoten oder Merkmal verbunden ist (oder direkt oder indirekt mit demselben kommuniziert), und nicht notwendigerweise mechanisch.
  • Zusätzlich kann eine bestimmte Terminologie auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“, „Seiten-“, „außen-“ und „innen-“ beschreiben die Ausrichtung oder eine Position oder beides von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • „(Ver)Hindern“ - Wie hierin verwendet, wird hindern verwendet, um einen reduzierenden oder minimierenden Effekt zu beschreiben. Wenn eine Komponente oder ein Merkmal derart beschrieben wird, dass es eine Aktion, Bewegung oder einen Zustand (verhindert, kann es das Ergebnis oder Resultat oder den zukünftigen Zustand vollständig verhindern. Zusätzlich kann sich „(ver)hindern“ auch auf eine Reduzierung oder Verringerung des Ergebnisses, der Performance oder des Effekts beziehen, der anderweitig auftreten könnte. Wenn dementsprechend eine Komponente, ein Element oder ein Merkmal derart bezeichnet wird, dass es ein Ergebnis oder einen Zustand verhindert, muss es das Ergebnis oder den Zustand nicht vollständig verhindern oder eliminieren.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line (FEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC; integrated circuit), wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) in dem Halbleitersubstrat oder der -Schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-Zwischenverbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line (BEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) mit einer Verdrahtung auf dem Wafer verbunden werden, z.B. der Metallisierungsschicht oder-Schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Gehäuse-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), (Zwischen)-Verbindungsdrähte (interconnect wires), Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können an FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen, oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein. Auf ähnliche Weise, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung wird eine selbstausgerichtete PMOS-Source- oder Drain-Sandwichschicht für einen Kontaktätzstopp beschrieben.
  • Um Kontext zu geben, basiert die aktuelle Source- oder Drain-Kontaktverarbeitung gemäß dem Stand der Technik auf einer zeitgesteuerten Ätzung, um eine Öffnung zu schaffen, in der Kontaktmetalle auf einer Source- oder Drainstruktur abgeschieden werden. Um den Kontaktbereich zu vergrößern, ist die zeitgesteuerte Ätzung so entworfen, dass sie einen Teil des Source- oder Drainmaterials entfernt. Dies kann dazu führen, dass Source- oder Drainmaterial unterhalb der Oberseite einer Kanalstruktur entfernt wird und letztendlich zu einem Spannungsverlust oben in der Kanalstruktur führt. Der Spannungsverlust kann zu einer Verschlechterung der Performance führen, vor allem bei PMOS-Transistoren. Außerdem können Schwankungen bei der Tiefe der Ätzung zu Schwankungen bei der Tiefe des Spannungsverlustes und damit zu einer erhöhten Schwankung der Leistung (Performance) führen. Es ist zu beachten, dass man eine selektive (wahrscheinlich nicht ganz selektive) Ätzung verwenden kann, um an dem Source-Drain zu stoppen, und dann eine zeitgesteuerte Ätzung verwenden kann, um den Kontaktbereich durch Ätzen eines Teils des Source/Drain zu vergrößern. In beiden Fällen reduziert zu viel Ätzen des Source/Drain die Performance, und Schwankungen darin, wieviel geätzt wird, erhöhen die Variabilität der Leistung.
  • Bei einem Ausführungsbeispiel wird das Wachsen einer dünnen (z.B. weniger als 5 Nanometer), selbstausgerichteten Schicht, die innerhalb einer Source- oder Drainstruktur sandwichartig angeordnet ist, durchgeführt, um eine Ätzverzögerung für eine Source- oder Drain-Kontaktätzung bereitzustellen, z.B. bei PMOS-Transistoren. Bei einem Ausführungsbeispiel ätzt die selbstausgerichtete Schicht mit einer geringeren Geschwindigkeit als der Rest des Source- oder Drainmaterials. Bei einem exemplarischen Ausführungsbeispiel wird eine Si1-xGex:B-Schicht als ein Ätzverzögerungsmittel verwendet, wo die Germaniumkonzentration geringer ist als die des Restes des Source- oder Drainmaterials über und unter dem Si1 -xGex:B. Bei einem Ausführungsbeispiel wird eine solche Ätzstoppschicht in Kombination mit einer zweiten Abstandhalterschicht implementiert, um einen maximalen Kontaktbereich bereitzustellen, den Kontaktwiderstand zu verringern und die Kanalspannung aufrechtzuerhalten.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung befindet sich eine selbstausgerichtete Sandwich-Ätzstoppschicht innerhalb einer Source- oder Drainstruktur, so dass eine Kontaktätzung über einem Kanal stoppt, aber dennoch den Kontaktbereich der Source- oder Drainstruktur vergrößert. Das Stoppen einer Kontaktätzung über dem Kanal kann den Spannungsverlust in dem Kanal im Vergleich zu einem Ätzprozess reduzieren, der Source- oder Drainmaterial auf eine Ebene unterhalb einer oberen Oberflächen des Kanals entfernt. Zusätzlich kann die Variabilität bei der Höhe der Kontakt-Anschlussbereiche relativ zu dem Kanal reduziert werden. Ausführungsbeispiele können implementiert sein, um die Variabilität von Kontaktbereich und Spannungsverlust in dem Kanal effektiv zu reduzieren. Bei einem bestimmten Ausführungsbeispiel ist ein PMOS-Source- oder Drain-Kontakt in einer Linie mit oder höher als die Höhe des Kanals.
  • Ausführungsbeispiele können die Verwendung einer Ätzstoppschicht, wie vorstehend beschrieben, mit Silizium-PMOS-Kanälen, gespannten Silizium-PMOS-Kanälen und alternativen PMOS-Kanalmaterialien wie Si1-xGex und Ge umfassen. Ein geeigneter Prozessablauf kann ein Gate-Zuerst- oder Gate-Zuletzt-Ansatz sein. Die Source- oder Drainstruktur kann entweder durch Ätzen und Füllen erfolgen oder durch einen Erhöhte-Source- oder Drain-Ansatz hergestellt werden. Ein Transistor, der mit solchen Merkmalen hergestellt wird, kann in Form von anderen Architekturen als Finfets vorliegen, wie beispielsweise Tunnel-Feldeffekttransistoren (TFETs) und Nanodrähten. Bei einem Ausführungsbeispiel kann ein Sandwich-Source- oder Drain-Ätzverzögerungsmittel mit einer Vielzahl von Kanalmaterialien verwendet werden, umfassend Elemente wie Si, Ge, Sn, In, Ga, As und/oder Al.
  • Bei einer exemplarischen Struktur stellt 1A eine integrierte Schaltungsstruktur mit Source- oder Drainstrukturen mit einer Kontaktätzstoppschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Unter Bezugnahme auf 1A umfasst eine integrierte Schaltungsstruktur 100 ein Substrat 102, eine Kanalstruktur 104 (die ein Teil des Substrats sein kann oder auf dem Substrat gewachsen sein kann) und untere Source- oder Drainstrukturabschnitte 106. Eine Gateelektrode 108 und die Gate-Dielektrikum 110 (z.B. in einem Vorschema im dargestellten Beispiel gebildet, könnte aber alternativ möglicherweise auch in einem Gate-Zuletzt-Ansatz gebildet werden) befinden sich auf der Kanalstruktur 104. Eine Ätzhemmmittelschicht 112 und zusätzliches oberes Source- oder Drainmaterial 114 sind auf den unteren Source- oder Drain-Strukturabschnitten 106 gebildet. Die integrierte Schaltungsstruktur 100 umfasst auch Gate-Abstandhalter 116, sekundäre Abstandhalter 118 und leitfähige Kontakte 120. Bei einem Ausführungsbeispiel sind die leitfähigen Kontakte 120, wie dargestellt, in Teilaussparungen in der Ätzhemmmittelschicht 112 gebildet.
  • Es ist zu beachten, dass bei einem Ausführungsbeispiel das obere Source-Drain-Material nicht unbedingt die gleiche Zusammensetzung wie das untere sein muss. So können beispielsweise in 1A die Teile 106 und 114 unterschiedliche Zusammensetzungen sein. Beide können SiGe:B sein, wobei jedoch 106 beispielsweise eine höhere Bor-Konzentration aufweist.
  • Als exemplarischer Prozessablauf unter Verwendung einer Source- oder Drain-Ätzstoppschicht zum Herstellen eines Finfet-Transistors mit einem Gate-Zuerst-Prozess ist 1B ein Flussdiagramm, das verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit Source- oder Drainstrukturen mit einer Kontaktätzstoppschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellt. 2A-2G veranschaulichen Querschnittsansichten, die verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit Source- oder Drainstrukturen mit einer Kontaktätzstoppschicht darstellen, entsprechend den Operationen des Flussdiagramms 150 von 1B gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 2A und entsprechend dem Schritt 152 des Flussdiagramms 150 von 1B wird ein Kanalmaterial 204 auf einem Substrat 202, wie beispielsweise einem Siliziumsubstrat, aufgewachsen. Alternativ wird keine separate Kanalmaterialschicht auf dem Substrat 202 aufgewachsen.
  • Unter Bezugnahme auf 2B und entsprechend dem Schritt 154 des Flussdiagramms 150 von 1B ist das Kanalmaterial 204 in Finnen 206 strukturiert. Die Strukturierung kann, wie dargestellt, Aussparungen 208 in das Substrat 202 bilden.
  • Unter Bezugnahme auf 2C und entsprechend den Schritten 156, 158 und 160 des Flussdiagramms 150 von 1B werden Gräben zwischen den Finnen 206 mit einem flachen Grabenisolationsmaterial gefüllt, das dann poliert und ausgespart wird, um Isolationsstrukturen 210 zu bilden. Der Prozess kann ferner das Abscheiden, Strukturieren und Aussparen einer dielektrischen Isolationsbarriere umfassen. Der Prozess wird fortgesetzt mit dem Abscheiden und Strukturieren von Gate-Oxid und Gateelektrode (was ein Dummy-Gate-Oxid und eine Dummy-Gateelektrode sein kann) und der Bildung von Gate-Abstandhaltern zum Bilden eines Gate-Stapels 212 und Abstandhaltern 214.
  • Unter Bezugnahme auf 2D und entsprechend Schritt 162 des Flussdiagramms 150 von 1B werden die Finnen 206 an den Stellen 218 benachbart zu Seiten des Gate-Stapels 212 geätzt. Das Ätzen lässt Kanalregionen 216 unter dem Gatestapel 212.
  • Unter Bezugnahme auf 2E und entsprechend Schritt 164 des Flussdiagramms 150 von 1B beinhaltet die Source- oder Drainstrukturbildung das Wachsen eines unteren Source- oder Drainmaterials 220, einer Sandwich-Source- oder Drain-Ätzhemmmittelschicht 222 (die in situ gewachsen werden kann) und eines oberen Source- oder Drainmaterials 224.
  • Unter Bezugnahme auf 2F und entsprechend dem Schritt 166 des Flussdiagramms 150 von 1B wird ein Isolationsmaterial auf den Source- oder Drainstrukturen von 2E gebildet. Das Isolationsmaterial wird dann strukturiert und ausgespart, um die Source- oder Drainstrukturen freizulegen und sekundäre Abstandshalter 226 und Gräben 228 zu bilden. Bei einem Ausführungsbeispiel erfolgt die Aussparung des Isolationsmaterials unter Verwendung eines Ätzprozesses, der auf oder teilweise in der sandwichartigen Source- oder Drain- Ätzhemmmittelschicht 222 stoppt, wobei im letzteren Fall eine strukturierte Source- oder Drain- Ätzhemmmittelschicht 222' unter einem strukturierten oberen Source- oder Drainmaterial 224' gebildet wird.
  • Unter Bezugnahme auf 2G und entsprechend dem Schritt 168 des Flussdiagramms 150 von 1B wird die Abscheidung und Strukturierung von Source- oder Drain-Kontaktmaterial durchgeführt, um leitfähige Kontakte 230 zu bilden. Es ist zu beachten, dass nach dem Schritt 170 des Flussdiagramms 150 in 1B dann Kontakte und Backend-Verarbeitung durchgeführt werden können.
  • Bezugnehmend wiederum auf 2G umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne 216 umfassend ein Halbleitermaterial. Ein Gate-Stapel 212 ist über einem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel 212 eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste epitaxiale Source- oder Drainstruktur ist in die Finne 216 an der ersten Seite des Gate-Stapels 212 eingebettet. Eine zweite epitaxiale Source- oder Drainstruktur ist in die Finne 216 an der zweiten Seite des Gate-Stapels 212 eingebettet. Die erste und zweite epitaxiale Source- oder Drainstruktur umfassen eine untere Halbleiterschicht 220, eine Zwischenhalbleiterschicht 222' und eine obere Halbleiterschicht 224'. Bei einem Ausführungsbeispiel ist die Zwischenhalbleiterschicht 222' in ihrer Zusammensetzung unterschiedlich zu der oberen 224' und unteren 220 Halbleiterschicht.
  • Bei einem Ausführungsbeispiel umfassen die untere Halbleiterschicht 220, die Zwischenhalbleiterschicht 222' und die obere Halbleiterschicht 224' Silizium und Germanium, und die Zwischenhalbleiterschicht 222' weist eine niedrigere Konzentration von Germanium und eine höhere Konzentration von Silizium auf als die obere 224' und untere 220 Halbleiterschicht aufweist. Bei einem Ausführungsbeispiel sind die erste und zweite epitaxiale Source- oder Drainstruktur mit Boratomen dotiert. Bei einem Ausführungsbeispiel umfasst das Halbleitermaterial der Finne 216 Silizium und ist durchgehend mit einem darunter liegenden einkristallinen Bulk-Silizium-Substrat.
  • Bei einem Ausführungsbeispiel sind ein erster und zweiter dielektrischer Seitenwandabstandshalter 214 entlang der ersten und/oder zweiten Seite des Gate-Stapels 212. Bei einem Ausführungsbeispiel befinden sich die erste und zweite leitfähige Elektrode 230 auf der ersten epitaxialen Source- oder Drainstruktur und/oder auf der zweiten epitaxialen Source- oder Drainstruktur. Bei einem solchen Ausführungsbeispiel befinden sich der erste und zweite dielektrische Abstandshalter 226 entlang der Seitenwände der ersten und/oder zweiten leitfähigen Elektrode 230. Bei einem Ausführungsbeispiel sind die erste und zweite leitfähige Elektrode 230 in Öffnungen in der oberen Halbleiterschicht 224' und sind direkt auf der Zwischenhalbleiterschicht 222', wie dargestellt ist. Bei einem Ausführungsbeispiel sind die erste und zweite leitfähige Elektrode 230 in einer Teilaussparung in der Zwischenhalbleiterschicht 222', wie dargestellt ist.
  • Bei einem anderen Aspekt stellt 3A eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 3A ist eine Mehrzahl von aktiven Gate-Leitungen 304 über einer Mehrzahl von Halbleiterfinnen 300 gebildet. Dummy-Gate-Leitungen 306 sind an den Enden der Mehrzahl von Halbleiterfinnen 300. Beabstandungen 308 zwischen den Gate-Leitungen 304/306 sind Orte, wo Grabenkontakte angeordnet sein können, um leitfähige Kontakte zu Source- und Drain-Regionen bereitzustellen, wie beispielsweise Source- und Drain-Regionen 351, 352, 353, und 354. Bei einem Ausführungsbeispiel ist die Struktur der Mehrzahl von Gate-Leitungen 304/306 oder die Struktur der Mehrzahl von Halbleiter-Finnen 300 als eine Gitterstruktur beschrieben. Bei einem Ausführungsbeispiel umfasst die Gitter-artige Struktur die Mehrzahl von Gate-Leitungen 304/306 und/oder die Struktur der Mehrzahl von Halbleiter-Finnen 300 beabstandet bei einem konstanten Abstand und mit einer konstanten Breite oder beidem.
  • 3B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 3A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 3B ist eine Mehrzahl von aktiven Gate-Leitungen 364 über einer Halbleiterfinne 362 gebildet, die über einem Substrat 360 gebildet ist. Dummy-Gate-Leitungen 366 sind an den Enden der Halbleiterfinne 362. Eine dielektrische Schicht 370 ist außerhalb der Dummy-Gate-Leitungen 366. Ein Grabenkontaktmaterial 397 ist zwischen den aktiven Gate-Leitungen 364 und zwischen den Dummy-Gate-Leitungen 366 und den aktiven Gate-Leitungen 364. Eingebettete untere Source- oder Drain-Strukturen 368 und entsprechende Source- oder Drain- Ätzhemmmittelschichten 369 sind in der Halbleiterfinne 362 zwischen den aktiven Gate-Leitungen 364 und zwischen den Dummy-Gate-Leitungen 366 und den aktiven Gate-Leitungen 364.
  • Die aktiven Gate-Leitungen 364 umfassen eine Gatedielektrikumsstruktur 398/399, einen Arbeitsfunktions-Gateelektroden-Abschnitt 374 und einen Füllungs-Gateelektroden-Abschnitt 376 und eine dielektrische Abdeckungsschicht 378. Dielektrische Abstandhalter 380 beschichten die Seitenwände der aktiven Gate-Leitungen 364 und der Dummy-Gate-Leitungen 366.
  • Bei einem anderen Aspekt werden Grabenkontaktstrukturen, z.B. für Source- oder Drain-Regionen, beschrieben. Bei einem Beispiel stellt 4 eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 4 umfasst eine integrierte Schaltungsstruktur 450 eine Finne 452, wie beispielsweise eine Silizium-Finne. Eine Gatedielektrikumsschicht 454 ist über der Finne 452. Eine Gateelektrode 456 befindet sich über der Gatedielektrikumsschicht 454. Bei einem Ausführungsbeispiel umfasst die Gateelektrode 456 eine konforme leitfähige Schicht 458 und ein leitfähiges Füllmaterial 460. Bei einem Ausführungsbeispiel ist eine dielektrische Abdeckung 462 über der Gateelektrode 456 und über der Gatedielektrikumsschicht 454 angeordnet. Die Gateelektrode weist eine erste Seite 456A und eine zweite Seite 456B gegenüberliegend zu der ersten Seite 456A auf. Dielektrische Abstandhalter sind entlang der Seitenwände der Gateelektrode 456. Bei einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 454 ferner zwischen einem ersten der dielektrischen Abstandhalter 463 und der ersten Seite 456A der Gateelektrode 456 und zwischen einem zweiten der dielektrischen Abstandhalter 463 und der zweiten Seite 456B der Gateelektrode 456, wie gezeigt ist. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine dünne Oxidschicht, wie beispielsweise eine thermische oder chemische Siliziumoxid- oder Siliziumdioxidschicht zwischen der Finne 452 und der Gatedielektrikumsschicht 454.
  • Die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region sind benachbart zu der ersten 456A und/oder zweiten 456B Seite der Gateelektrode 456. Bei einem Ausführungsbeispiel umfassen die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region eingebettete epitaxiale untere Regionen und eine entsprechende Source- oder Drain- Ätzhemmmittelschicht 495 oder 497 und gebildet in Aussparungen 465 und/oder 467 der Finne 452, wie gezeigt ist.
  • Die erste 468 und zweite 470 Grabenkontaktstruktur sind über der ersten 464 und zweiten 466 Halbleiter-Source- oder Drain-Region benachbart zu der ersten 456A und/oder zweiten 456B Seite der Gateelektrode 456. Die erste 468 und zweite 470 Grabenkontaktstruktur umfassen beide eine U-förmige Metallschicht 472 und eine T-förmige Metallschicht 474 auf und über der gesamten U-förmigen Metallschicht 472. Bei einem Ausführungsbeispiel unterscheiden sich die U-förmige Metallschicht 472 und die T-förmige Metallschicht 474 in ihrer Zusammensetzung. Bei einem solchen Ausführungsbeispiel umfasst die U-förmige Metallschicht 472 Titan und die T-förmige Metallschicht 474 umfasst Kobalt. Bei einem Ausführungsbeispiel umfassen die erste 468 und zweite 470 Grabenkontaktstruktur beide ferner eine dritte Metallschicht 476 auf der T-förmigen Metallschicht 474. Bei einem solchen Ausführungsbeispiel haben die dritte Metallschicht 476 und die U-förmige Metallschicht 472 dieselbe Zusammensetzung. Bei einem bestimmte Ausführungsbeispiel umfassen die dritte Metallschicht 476 und die U-förmige Metallschicht 472 Titan und die T-förmige Metallschicht 474 umfasst Kobalt.
  • Ein erstes Grabenkontakt-Via 478 ist elektrisch verbunden mit dem ersten Grabenkontakt 468. Bei einem bestimmten Ausführungsbeispiel ist das erste Grabenkontakt-Via 478 auf und gekoppelt mit der dritten Metallschicht 476 des ersten Grabenkontakts 468. Das erste Grabenkontakt-Via 478 ist ferner über und in Kontakt mit einem Abschnitt von einem der dielektrischen Abstandhalter 463 und über und in Kontakt mit einem Abschnitt der dielektrischen Abdeckung 462. Ein zweites Grabenkontakt-Via 480 ist elektrisch verbunden mit dem zweiten Grabenkontakt 470. Bei einem bestimmten Ausführungsbeispiel ist das zweite Grabenkontakt-Via 480 auf und gekoppelt mit der dritten Metallschicht 476 des zweiten Grabenkontakts 470. Das zweite Grabenkontakt-Via 480 ist ferner über und in Kontakt mit einem Abschnitt von einem anderen der dielektrischen Abstandhalter 463 und über und in Kontakt mit einem anderen Abschnitt der dielektrischen Abdeckung 462.
  • Bei einem Ausführungsbeispiel ist eine erste Metallsilicidschicht 482 direkt zwischen der ersten 468 und zweiten 470 Grabenkontaktstruktur und der ersten 464 und/oder zweiten 466 Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 482 Nickel, Platin und Silizium. Bei einem bestimmten solchen Ausführungsbeispiel sind die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region eine erste und zweite P-Typ-Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 482 ferner Germanium. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 482 ferner Titan.
  • Ein oder mehrere, hierin beschriebene Ausführungsbeispiele richten sich auf die Verwendung von chemischer Metall-Gasphasenabscheidung zur Umwicklung von Halbleiterkontakten. Ausführungsbeispiele können anwendbar sein an oder umfassen eines oder mehrere einer chemischen Gasphasenabscheidung (CVD; Chemical Vapor Deposition), einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD; Plasma Enhanced Chemical Vapor Deposition), Atomschichtabscheidung (ALD), Leit-Kontakt-Herstellung oder Dünnfilme. Bestimmte Ausführungsbeispiele können die Herstellung einer Titan- oder ähnlichen metallischen Schicht unter Verwendung einer niedrigen Temperatur (z.B. weniger als 500 Grad Celsius oder in dem Bereich von 400-500 Grad Celsius) durch chemische Gasphasenabscheidung eines Kontaktmetalls umfassen, um einen konformen Source- oder Drain-Kontakt bereitzustellen. Die Implementierung eines solchen konformen Source- oder Drain-Kontakts kann die Performance eines dreidimensionalen (3D) komplementären Metall-Oxid- (CMOS = complementary metal oxide semiconductor) Halbleiter-Transistors verbessern.
  • Um einen Kontext zu geben, können Metall-zu-Halbleiter-Kontaktschichten unter Verwendung von Sputtern abgeschieden werden. Sputtern ist ein Sichtlinien-Prozess und ist möglicherweise nicht gut geeignet für eine 3D-Transistor-Herstellung. Bekannte Sputter-Lösungen haben schlechte oder unvollständige Metall-Halbleiter-Übergänge auf Bauelement-Kontaktoberflächen mit einem Winkel zu dem Einfall der Abscheidung. Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung wird ein chemischer Niedrigtemperatur-Gasphasenabscheidungsprozess zu Herstellung eines Kontaktmetalls implementiert, um eine Konformität in drei Dimensionen bereitzustellen und den Metall-Halbleiter-Übergang-Kontaktbereich zu maximieren. Der sich ergebende größere Kontaktbereich kann den Widerstandswert des Übergangs reduzieren. Ausführungsbeispiele können eine Abscheidung auf Halbleiteroberflächen mit nicht flacher Topographie umfassen, wobei die Topographie eines Bereichs sich auf die Oberflächenformen und Merkmale selbst bezieht, und eine nicht flache Topographie Oberflächenformen und Merkmale oder Abschnitte von Oberflächenformen und Merkmalen umfasst, die nicht flach sind, d.h. Oberflächenformen und Merkmale, die nicht vollständig flach sind. Bei einem Ausführungsbeispiel erfolgt die Abscheidung auf einer Halbleiteroberfläche einer Kontaktätzstoppschicht einer Source- oder Drain-Struktur.
  • Ausführungsbeispiele, die hierin beschrieben sind, können die Herstellung von Umwicklungs-Kontaktstrukturen umfassen. Bei einem solchen Ausführungsbeispiel wird die Verwendung von reinem Metall, konform abgeschieden auf Transistor-Source/Drain-Kontakte durch chemische Gasphasenabscheidung, plasmaunterstützte chemische Gasphasenabscheidung, Atomschichtabscheidung oder plasmaunterstützte Atomschichtabscheidung beschrieben. Eine solche konforme Abscheidung kann verwendet werden, um den verfügbaren Bereich eines Metall-Halbleiter-Kontakts zu vergrößern und den Widerstandswert zu reduzieren, wodurch die Performance des Transistorbauelements verbessert wird. Bei einem Ausführungsbeispiel führt die relativ niedrige Temperatur der Abscheidung zu einem minimierten Widerstandswert des Übergangs pro Einheitsbereich.
  • Es wird daraufhingewiesen, dass eine Vielzahl von integrierten Schaltungsstrukturen unter Verwendung eines Integrationsschemas hergestellt werden kann, umfassend einen Metallschicht-Abscheidungsprozess, wie hierin beschrieben ist. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bereitstellen eines Substrats in einer Kammer für eine chemische Gasphasenabscheidung (CVD) mit einer RF-Quelle, wobei das Substrat ein Merkmal auf demselben aufweist. Das Verfahren umfasst ferner das Reagieren von Titantetrachlorid (TiCl4) und Wasserstoff (H2), um eine Titanschicht (Ti) auf dem Merkmal des Substrats zu bilden. Bei einem Ausführungsbeispiel weist die Titanschicht eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan und 0,5-2% Chlor auf. Bei alternativen Ausführungsbeispielen wird ein ähnlicher Prozess verwendet, um eine hoch reine metallische Schicht aus Zirkonium (Zr), Hafnium (Hf), Tantal (Ta), Niobium (Nb), oder Vanadium (V) herzustellen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist das Merkmal des Substrats ein Source- oder Drain-Kontakt-Graben, der eine Halbleiter-Source- oder Drain-Struktur freilegt. Die Titanschicht (oder andere hoch reine Metallschicht) ist eine leitfähige Kontaktschicht für die Halbleiter-Source- oder Drain-Struktur. Exemplarische Ausführungsbeispiele einer solchen Implementierung werden nachfolgend auch in Zuordnung zu 5 beschrieben.
  • 5 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem leitfähigen Kontakt auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 5 umfasst eine Halbleiterstruktur 550 eine Gate-Struktur 552 über einem Substrat 554. Die Gate-Struktur 552 umfasst eine Gatedielektrikumsschicht 552A, eine Arbeitsfunktionsschicht 552B und eine Gate-Füllung 552C. Eine Source-Region 558 und eine Drain-Region 560 sind auf gegenüberliegenden Seiten der Gate-Struktur 552. Source- oder Drain-Kontakte 562 sind elektrisch mit der Source-Region 558 und der Drain-Region 560 verbunden und sind von der Gate-Struktur 552 durch eine oder beide einer Zwischenschicht-Dielektrikums-Schicht 564 oder Gate-Dielektrikums-Abstandhalter 566 beabstandet. Die Source-Region 558 und die Drain-Region 560 umfassen epitaxiale oder eingebettete Materialregionen gebildet in ausgeätzten Regionen des Substrats 554, entsprechende Source- oder Drain- Ätzhemmmittelschichten 502 und entsprechende epitaxiale Source- oder Drain-Materialregionen 504.
  • Bei einem Ausführungsbeispiel umfassen die Source- oder Drain-Kontakte 562 eine metallische Schicht 562A hoher Reinheit, wie vorangehend beschrieben wurde, und ein leitfähiges Graben-Füllmaterial 562B. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 562A eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan auf. Bei einem solchen Ausführungsbeispiel umfasst die gesamte atomare Zusammensetzung der hoch reinen metallischen Schicht 562A ferner 0,5-2% Chlor. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 562A eine Dickenabweichung von 30% oder weniger auf. Bei einem Ausführungsbeispiel besteht das leitfähige Graben-Füllmaterial 562B aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, W oder Legierungen derselben.
  • Bei einem anderen Aspekt werden Kontakt über aktivem Gate- (COAG-; contact over active gate) Strukturen beschrieben. Ein oder mehrere Ausführungsbeispielen der vorliegenden Offenbarung richten sich auf Halbleiter-Strukturen oder -Bauelemente mit einer oder mehreren Gate- Kontakt-Strukturen (z.B. Gate-Kontakt-Vias) angeordnet über aktiven Abschnitten von Gateelektroden der Halbleiter-Strukturen oder -Bauelemente. Ein oder mehrere Ausführungsbeispielen der vorliegenden Offenbarung richten sich auf Verfahren zum Herstellen von Halbleiter-Strukturen oder -Bauelementen mit einer oder mehreren Gate-Kontakt-Strukturen gebildet über aktiven Abschnitten von Gateelektroden der Halbleiter-Strukturen oder -Bauelemente. Hierin beschriebene Ansätze können verwendet werden, um einen Standardzellenbereich durch Ermöglichen einer Gate-Kontakt-Bildung über aktiven Gate-Regionen zu reduzieren. Bei einem oder mehreren Ausführungsbeispielen sind die Gate-Kontakt-Strukturen, die hergestellt sind, um die Gateelektroden zu kontaktieren, selbstausgerichtete Via-Strukturen.
  • Bei einem Ausführungsbeispiel ist eine integrierte Schaltungsstruktur, Halbleiter-Struktur oder -Bauelement ein nicht planares Bauelement, wie beispielsweise aber nicht beschränkt auf ein Fin-FET- oder ein Trigate-Bauelement. Bei einem solchen Ausführungsbeispiel besteht eine entsprechende Halbleiterkanalregion aus einem dreidimensionalen Körper oder ist darin gebildet. Bei einem solchen Ausführungsbeispiel umgeben Gateelektrodenstapel der Gateleitungen zumindest eine obere Oberfläche und ein Paar aus Seitenwänden des dreidimensionalen Körpers. Bei einem anderen Ausführungsbeispiel ist zumindest die Kanalregion als ein diskreter dreidimensionaler Körper hergestellt, wie beispielsweise bei einem Gate-All-Around- (Gate-um-alles-) Bauelement. Bei einem solchen Ausführungsbeispiel umgeben Gateelektroden-Stapel der Gate-Leitungen die Kanalregion jeweils vollständig.
  • Allgemeiner gesagt richten sich ein oder mehrere Ausführungsbeispiele auf Ansätze für und Strukturen gebildet durch das Landen eines Gate-Kontakt-Vias direkt auf einem aktiven Transistorgate. Solche Ansätze können den Bedarf nach einer Erweiterung einer Gate-Leitung auf einer Isolierung zu Kontaktzwecken beseitigen. Solche Ansätze können auch den Bedarf nach einer separaten Gate-Kontaktschicht (GCN; gate contact) zum Leiten von Signalen von einer Gate-Leitung oder -Struktur beseitigen. Bei einem Ausführungsbeispiel wird das Beseitigen der obigen Merkmale erreicht durch Aussparen von Kontaktmetallen in einem Grabenkontakt (TCN) und Einbringen eines zusätzlichen, dielektrischen Materials in den Prozessfluss (z.B. TILA). Das zusätzliche dielektrische Material ist als Grabenkontakt-Dielektrikums-Abdeckungsschicht mit Ätz-Charakteristika umfasst, die sich von der dielektrischen Gate-Material-Abdeckungsschicht unterscheiden, die bereits zur Grabenkontakt-Ausrichtung bei einem Verarbeitungsschema (z.B. GILA) eines Gate-ausgerichteten Kontaktprozesses (GAP; gate-aligned contact process) verwendet werden.
  • Bei einem Ausführungsbeispiel umfasst das Bereitstellen einer integrierten Schaltungsstruktur die Bildung einer Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Registrierungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Gatestruktur in Kombination mit einer Kontakt-Plug- Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Ferner können Gatestapel-Strukturen durch einen Gate-Austausch-Prozess hergestellt werden. Bei einem solchen Schema kann ein Dummy-Gatematerial, wie z.B. Polysilizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gateelektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gatedielektrikumsschicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einem Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, umfassend SF6. Bei einem anderen Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, umfassend wässriges NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend wässrige Phosphorsäure.
  • Bei einem Ausführungsbeispiel betrachten einer oder mehrere der hierin beschriebenen Ansätze im Wesentlichen einen Dummy- und Gate-Austausch-Prozess in Kombination mit einem Dummy- und Kontakt-Austausch-Prozess, um eine integrierte Schaltungsstruktur zu erhalten. Bei einem solchen Ausführungsbeispiel wird der Kontakt-Austausch-Prozess nach dem Gate-Austausch-Prozess ausgeführt, um ein Ausheilen bei hoher Temperatur von zumindest einem Abschnitt des permanenten Gatestapels zu erlauben. Zum Beispiel wird bei einem spezifischen Ausführungsbeispiel ein Ausheilen von zumindest einem Abschnitt der permanenten Gatestrukturen, z.B. nachdem eine Gatedielektrikumsschicht gebildet ist, bei einer höheren Temperatur als ungefähr 600 Grad Celsius ausgeführt. Das Ausheilen wird vor der Bildung der permanenten Kontakte ausgeführt.
  • Es wird darauf hingewiesen, dass unterschiedliche strukturelle Beziehungen zwischen einer isolierenden Gate-Abdeckungsschicht und einer isolierenden Grabenkontakt-Abdeckungsschicht hergestellt werden können. Als Beispiele stellen 6A und 6B Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 6A und 6B umfassen integrierte Schaltungsstrukturen 600A und/oder 600B eine Finne 602, wie beispielsweise eine Silizium-Finne. Obgleich als Querschnittansicht dargestellt, wird darauf hingewiesen, dass die Finne 602 eine Oberseite 602A und Seitenwände (in die und aus der Seite der gezeigten Perspektive) aufweist. Eine erste 604 und zweite 606 Gatedielektrikumsschicht sind über der Oberseite 602A der Finne 602 und lateral benachbart zu den Seitenwänden der Finne 602. Die erste 608 und zweite 610 Gateelektrode sind über der ersten 604 und/oder zweiten 606 Gatedielektrikumsschicht über der Oberseite 602A der Finne 602 und lateral benachbart zu den Seitenwänden der Finne 602. Die erste 608 und zweite 610 Gateelektrode umfassen jeweils eine konforme leitfähige Schicht 609A, wie beispielsweise eine Arbeitsfunktions-Einstellungsschicht, und ein leitfähiges Füllmaterial 609B über der konformen leitfähigen Schicht 609A. Die erste 608 und zweite 610 Gateelektrode weisen beide eine erste Seite 612 und eine zweite Seite 614 gegenüberliegend zu der ersten Seite 612 auf. Die erste 608 und zweite 610 Gateelektrode weisen beide ferner eine isolierende Abdeckung 616 mit einer oberen Oberfläche 618 auf.
  • Ein erster dielektrischer Abstandhalter 620 ist benachbart zu der ersten Seite 612 der ersten Gateelektrode 608. Ein zweiter dielektrischer Abstandhalter 622 ist benachbart zu der zweiten Seite 614 der zweiten Gateelektrode 610. Eine Halbleiter-Source- oder Drain-Region 624 ist benachbart zu dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Eine Grabenkontaktstruktur 626 ist über der Halbleiter-Source- oder Drain-Region 624 benachbart zu dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Bei einem Ausführungsbeispiel weist die Halbleiter-Source- oder Drain-Region 624 eine Struktur auf, wie sie vorstehend in Zuordnung zu 2G und anderen hierin beschriebenen Ausführungsbeispielen beschrieben ist.
  • Die Grabenkontaktstruktur 626 umfasst eine isolierende Abdeckung 628 auf einer leitfähigen Struktur 630. Die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 weist eine obere Oberfläche 629 im Wesentlichen koplanar mit oberen Oberflächen 618 der isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode auf. Bei einem Ausführungsbeispiel erstreckt sich die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 lateral in Aussparungen 632 in dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Bei einem solchen Ausführungsbeispiel hängt die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 über die leitfähige Struktur 630 der Grabenkontaktstruktur 626. Bei anderen Ausführungsbeispielen jedoch erstreckt sich die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 nicht lateral in Aussparungen 632 in dem ersten 620 und zweiten 622 dielektrischen Abstandhalter und hängt somit nicht über die leitfähige Struktur 630 der Grabenkontaktstruktur 626.
  • Es wird darauf hingewiesen, dass die leitfähige Struktur 630 der Grabenkontaktstruktur 626 möglicherweise nicht rechteckig ist, wie in 6A und 6B gezeigt ist. Zum Beispiel kann die leitfähige Struktur 630 der Grabenkontaktstruktur 626 eine Querschnitt-Geometrie aufweisen, die ähnlich oder gleich zu der Geometrie ist, die für die leitfähige Struktur 630A gezeigt ist, die in der Projektion von 6A dargestellt ist.
  • Bei einem Ausführungsbeispiel weist die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 eine unterschiedliche Zusammensetzung zu der Zusammensetzung der isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode auf. Bei einem solchen Ausführungsbeispiel umfasst die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 ein Carbid-Material, wie beispielsweise ein Siliziumcarbid-Material. Die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode umfassen ein Nitrid-Material, wie beispielsweise ein Siliziumnitrid-Material.
  • Bei einem Ausführungsbeispiel umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode beide eine untere Oberfläche 617A unter einer unteren Oberfläche 628A der isolierenden Abdeckung 628 der Grabenkontaktstruktur 626, wie in 6A gezeigt ist. Bei einem anderen Ausführungsbeispiel umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode beide eine untere Oberfläche 617B im Wesentlichen koplanar zu einer unteren Oberfläche 628B der isolierenden Abdeckung 628 der Grabenkontaktstruktur 626, wie in 6B gezeigt ist. Bei einem anderen Ausführungsbeispiel, obwohl dies nicht gezeigt ist, umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode beide eine untere Oberfläche über einer unteren Oberfläche einer isolierenden Abdeckung 628 einer Grabenkontaktstruktur 626.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben, kann ein Substrat aus einem Halbleitermaterial bestehen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einem Ausführungsbeispiel ist ein hierin beschriebenes Substrat ein Bulk-Substrat, umfassend eine kristalline Silizium-, Silizium/Germanium- oder Germanium-Schicht dotiert mit einem Ladungsträger, wie beispielsweise aber nicht beschränkt auf Phosphor, Arsen, Bor oder eine Kombination derselben, um die aktive Region zu bilden. Bei einem Ausführungsbeispiel ist die Konzentration von Silizium-Atomen in einem solchen Bulk-Substrat größer als 97%. Bei einem anderen Ausführungsbeispiel besteht ein Bulk-Substrat aus einer epitaxialen Schicht, gewachsen auf einem einzelnen kristallinen Substrat, z.B. einer epitaxialen Siliziumschicht, die auf einem Bor-dotierten monokristallinen Bulk-Silizium-Substrat gewachsen ist. Das Bulk-Substrat kann alternativ aus einem Material der Gruppe III-V bestehen. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material, wie beispielsweise aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material und die Ladungsträger-Dotierstoff-Verunreinigungsatome sind solche wie beispielsweise aber nicht beschränkt auf Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Isolationsregionen, wie beispielsweise flache Grabenisolationsregionen oder Teilfinnen-Isolationsregionen ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolierung von Abschnitten einer permanenten Gate-Struktur von einem darunter liegenden Bulk-Substrat oder zum Isolieren aktiver Regionen, die innerhalb eines darunter liegenden Bulk-Substrat gebildet sind, wie beispielsweise Isolieren aktiver Finnenregionen. Zum Beispiel umfasst bei einem Ausführungsbeispiel eine Isolationsregion eine oder mehrere Schichten eines dielektrischen Materials, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid, Kohlenstoff-dotiertes Siliziumnitrid oder eine Kombination derselben.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Gate-Leitungen oder Gate-Strukturen einen Gateelektrodenstapel umfassen, der eine Gatedielektrikumsschicht und eine Gateelektrodenschicht umfasst. Bei einem Ausführungsbeispiel umfasst die Gateelektrode des Gateelektrodenstapels ein Metall-Gate und die Gatedielektrikumsschicht besteht aus einem High-k-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Gatedielektrikumsschicht ein Material, wie beispielsweise aber nicht beschränkt auf Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-TantalOxid, Blei-Zink-Niobat oder eine Kombination derselben. Ferner kann ein Abschnitt der Gatedielektrikumsschicht eine Schicht aus nativem Oxid umfassen, gebildet aus den oberen paar Schichten eines Halbleitersubstrats. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht einen oberen High-k-Abschnitt und einen unteren Abschnitt umfassend ein Oxid aus einem Halbleitermaterial. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht einen oberen Abschnitt aus Hafniumoxid und einen unteren Abschnitt aus Siliziumdioxid oder Siliziumoxinitrid. Bei einigen Implementierungen ist ein Abschnitt des Gatedielektrikums eine „U“-förmige Struktur, umfassend einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind.
  • Bei einem Ausführungsbeispiel umfasst eine Gateelektrode eine Metallschicht, wie beispielsweise aber nicht beschränkt auf Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. Bei einem spezifischen Ausführungsbeispiel umfasst die Gateelektrode ein Nicht-Arbeitsfunktions-Einstellung-Füllmaterial gebildet über einer Metall-Arbeitsfunktions-Einstellung-Schicht. Die Gateelektrodenschicht kann aus einem P-Typ Arbeitsfunktionsmetall oder einem N-Typ Arbeitsfunktionsmetall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor ist. Bei einigen Implementierungen kann die Gateelektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gateelektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metall-Oxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ Metallschicht ermöglicht die Bildung einer PMOS-Gateelektrode mit einer Arbeitsfunktion, die zwischen ungefähr 4,9 eV und ungefähr 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gateelektrode verwendet werden können Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ Metallschicht ermöglicht die Bildung einer NMOS-Gateelektrode mit einer Arbeitsfunktion, die zwischen ungefähr 3,9 eV und ungefähr 4,2 eV ist. Bei einigen Implementierungen kann die Gateelektrode eine „U“-förmige Struktur umfassen, umfassend einen Bodenabschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gateelektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gateelektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gateelektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren, planaren, nicht U-förmigen Schichten gebildet sind.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Abstandhalter, die den Gateleitungen oder Elektrodenstapeln zugeordnet sind, ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolierung von einer permanenten Gate-Struktur von benachbarten leitfähigen Kontakten, wie beispielsweise selbstausgerichteten Kontakten. Zum Beispiel umfassen bei einem Ausführungsbeispiel die Abstandhalter ein dielektrisches Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Bei einem Ausführungsbeispiel können hierin beschriebene Ansätze das Bilden einer Kontaktstruktur umfassen, die im Wesentlichen sehr gut mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Ausrichtungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Kontaktstruktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Abstands-Teilungs-Verarbeitungs- und Strukturierungs-Schemata können implementiert sein, um hierin beschriebene Ausführungsbeispiele zu ermöglichen, oder können als Teil von hierin beschriebenen Ausführungsbeispielen umfasst sein. Abstands-Teilungs-Strukturierung bezieht sich üblicherweise auf eine Abstands-Halbierung, Abstands-Viertelung, etc. Abstands-Teilungs-Schemata können an eine FEOL-Verarbeitung, BEOL-Verarbeitung oder sowohl FEOL- (Bauelement) als auch BEOL- (Metallisierung) Verarbeitung anwendbar sein. Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen wird eine optische Lithographie zuerst implementiert, um unidirektionale Leitungen (z.B. entweder strikt unidirektional oder überwiegend unidirektional) in einem vordefinierten Abstand zu drucken. Abstands-Teilungs-Verarbeitung ist dann als eine Technik zum Erhöhen der Leitungsdichte implementiert.
  • Bei einem Ausführungsbeispiel wird der Ausdruck „Gitterstruktur“ für Finnen, Gate-Leitungen, Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen hierin verwendet, um Bezug auf eine Gitterstruktur mit engem Abstand zu nehmen. Bei einem solchen Ausführungsbeispiel ist der enge Abstand nicht direkt durch eine ausgewählte Lithographie erreichbar. Zum Beispiel kann eine Struktur basierend auf einer ausgewählten Lithographie zuerst gebildet werden, aber der Abstand (pitch) kann durch die Verwendung einer Abstandhalter-Masken-Strukturierung halbiert werden, wie im Stand der Technik bekannt ist. Weiter kann der Originalabstand durch eine zweite Runde einer Abstandhalter-Masken-Strukturierung geviertelt werden. Dementsprechend können hierin beschriebene Gitter-artige Strukturen Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen aufweisen, die mit einem im Wesentlichen konsistenten Abstand beabstandet sind und eine im Wesentlichen konsistente Breite aufweisen. Zum Beispiel wäre bei einigen Ausführungsbeispielen die Abstands-Abweichung innerhalb zehn Prozent und die Breiten-Abweichung wäre innerhalb zehn Prozent, und bei einigen Ausführungsbeispielen wäre die Abstands-Abweichung innerhalb fünf Prozent und die Breiten-Abweichung wäre innerhalb fünf Prozent. Die Struktur kann durch einen Abstands-Halbierungs- oder Abstands-Viertelungs- oder einen anderen Abstands-Teilungs-Ansatz hergestellt werden. Bei einem Ausführungsbeispiel ist die Gitterung nicht notwendigerweise mit einem einzelnen Abstand.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfasst ein Zwischenschicht-Dielektrikums- (ILD) Material oder besteht aus einer Schicht eines dielektrischen oder isolierenden Materials. Beispiele von geeigneten dielektrischen Materialien umfassen, sind aber nicht beschränkt auf Oxide von Silizium (z.B. Siliziumdioxid (SiO2)), dotierte Oxide von Silizium, fluorierte Oxide von Silizium, Kohlenstoff-dotierte Oxide von Silizium, verschiedene Low-k-Dielektrikums-Materialien, die in der Technik bekannt sind und Kombinationen derselben. Das Zwischenschicht-Dielektrikums-Material kann durch Techniken gebildet werden, wie beispielsweise chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder durch andere Abscheidungsverfahren.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, bestehen Metallleitungen oder Verbindungs-Leitungsmaterial (und Via-Material) aus einem oder mehreren Metallen oder anderen leitfähigen Strukturen. Ein übliches Beispiel ist die Verwendung von Kupfer- Leitungen und -Strukturen, die Barriereschichten zwischen dem Kupfer und dem umliegenden ILD-Material umfassen können oder nicht. Wie hierin verwendet umfasst der Ausdruck Metall Legierungen, Stapel und andere Kombinationen aus mehreren Metallen. Zum Beispiel können die Metall-Verbindungsleitungen Barriereschichten (z.B. Schichten umfassend eines oder mehrere aus Ta, TaN, Ti oder TiN), Stapel aus unterschiedlichen Metallen oder Legierungen, etc. umfassen. Somit können die Verbindungsleitungen eine Einzelmaterialschicht sein oder können aus mehreren Schichten gebildet sein, umfassend leitfähige Liner-Schichten und Füllschichten. Jeglicher geeignete Abscheidungsprozess, wie beispielsweise Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung können zum Bilden von Verbindungsleitungen verwendet werden. Bei einem Ausführungsbeispiel bestehen die Verbindungsleitungen aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen derselben. Die Verbindungsleitungen werden in der Technik manchmal auch bezeichnet als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfassen Hartmaskenmaterialien dielektrische Materialien, die sich von dem Zwischenschichtdielektrikumsmaterial unterscheiden. Bei einem Ausführungsbeispiel können unterschiedliche Hartmaskenmaterialien in unterschiedlichen Regionen verwendet werden, um unterschiedliche Wachstums- oder Ätz-Selektivität zueinander oder zu dem darunterliegenden Dielektrikum und den Metallschichten bereitzustellen. Bei einigen Ausführungsbeispielen umfasst eine Hartmaskenschicht eine Schicht aus einem Nitrid von Silizium (z.B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium oder beides oder eine Kombination derselben. Andere geeignete Materialien können Kohlenstoffbasierte Materialien umfassen. Bei einem anderen Ausführungsbeispiel umfasst ein Hartmaskenmaterial eine Metallspezies. Zum Beispiel kann eine Hartmaske oder ein anderes darüberliegendes Material eine Schicht aus einem Nitrid von Titan oder einem anderen Metall aufweisen (z.B. Titannitrid). Potenziell geringere Beträge anderer Materialien, wie beispielsweise Sauerstoff, können in einer oder mehreren dieser Schichten umfasst sein. Alternativ können im Stand der Technik bekannte, andere Hartmaskenschichten verwendet werden, abhängig von der bestimmten Implementierung. Die Hartmaskenschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung einer 193nm Immersions-Lithographie (i193), Extrem-Ultraviolett- (EUV; extreme ultra-violet) Lithographie oder Elektronenstrahl-Direkt-Schreib- (EBDW; electron beam direct write) Lithographie oder ähnlichem ausgeführt. Ein Positiv-Ton- oder ein Negativ-Ton-Resist können verwendet werden. Bei einem Ausführungsbeispiel ist eine lithographische Maske eine Dreischichtmaske bestehend aus einem topographischen Maskierungsabschnitt, einer anti-reflektierenden Beschichtungs- (ARC; anti-reflective coating) Schicht und einer Photoresistschicht. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt eine Kohlenstoff-Hartmasken- (CHM; carbon hardmask) Schicht und die anti-reflektierenden Beschichtungs-Schicht ist eine Silizium-ARC-Schicht.
  • Es wird darauf hingewiesen, dass nicht alle Aspekte der oben beschriebenen Prozesse praktiziert werden müssen, um in das Wesen und den Schutzbereich der Ausführungsbeispiele der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen bei einem Ausführungsbeispiel Dummy-Gates nicht immer vor dem Herstellen der Gate-Kontakte über aktiven Abschnitten der Gate-Stapel gebildet werden. Die oben beschriebenen Gate-Stapel können tatsächlich permanente Gate-Stapel sein, wie sie anfänglich gebildet wurden. Auch können die hierin beschriebenen Prozesse verwendet werden, um ein oder eine Mehrzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Bauelemente sein. Zum Beispiel sind bei einem Ausführungsbeispiel die Halbleiterbauelemente Metall-Oxid-Halbleiter-(MOS-; metal-oxide semiconductor) Transistoren für Logik oder Speicher, oder sind Bipolartransistoren. Auch bei einem Ausführungsbeispiel haben die Halbleiterbauelemente eine dreidimensionale Architektur, wie beispielsweise ein Trigate-Bauelement, ein unabhängig zugegriffenes Doppel-Gate-Bauelement oder einen FIN-FET. Ein oder mehrere Ausführungsbeispiele können insbesondere nützlich sein zum Herstellen von Halbleiterbauelementen bei einem 10-Nanometer- (10 nm) Technologie-Knoten oder Unter-10-Nanometer- (10 nm) Technologie-Knoten.
  • Zusätzliche oder dazwischenliegende Operationen für eine FEOL-Schicht- oder Struktur-Herstellung können mikroelektronische Standard-Herstellungsprozesse umfassen, wie beispielsweise Lithografie, Ätzen, Dünnfilm-Abscheidung, Planarisierung (wie beispielsweise chemisch mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder irgendeine andere zugeordnete Aktion mit mikroelekronischer Komponentenherstellung. Es wird ferner darauf hingewiesen, dass die für die vorangehenden Prozessflüsse beschriebenen Prozessoperationen in alternativen Sequenzen ausgeführt werden können, und nicht jede Operation ausgeführt werden muss oder zusätzliche Prozessoperationen ausgeführt werden können, oder beides.
  • Es wird darauf hingewiesen, dass bei den obigen beispielhaften FEOL-Ausführungsbeispielen bei einem Ausführungsbeispiel 10-Nanometer- oder Sub-10-Nanometer-Knotenverarbeitung direkt in die Herstellungsschemata und resultierende Strukturen als Technologie-Treiber implementiert ist. Bei einem anderen Ausführungsbeispiel können FEOL-Betrachtungen durch BEOL-10-Nanometer- oder Sub-10-Nanometer-Verarbeitungsanforderungen getrieben werden. Zum Beispiel muss Material-Auswahl und -Layout für FEOL-Schichten und -Bauelemente möglicherweise BEOL-Verarbeitung unterbringen. Bei einem solchen Ausführungsbeispiel werden Material-Auswahl und Gate-Stapel-Architekturen ausgewählt, um Hoch-Dichte-Metallisierung der BEOL-Schichten unterzubringen, z.B. um den Rand-Kapazitätswert bei Transistorstrukturen, die in den FEOL-Schichten gebildet sind aber miteinander durch Hoch-Dichte-Metallisierung der BEOL-Schichten gekoppelt sind, zu reduzieren.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine breite Vielzahl von unterschiedlichen Typen von integrierten Schaltungen oder mikroelekronischen Bauelementen herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelekronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 7 stellt eine Rechenvorrichtung 700 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 700 häust eine Platine 702. Die Platine 702 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 704 und zumindest einen Kommunikationschip 706. Der Prozessor 704 ist physisch und elektrisch mit der Platine 702 gekoppelt. Bei einigen Implementierungen kann der zumindest ein Kommunikationschip 706 ferner physisch und elektrisch mit der Platine 702 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 706 Teil des Prozessors 704.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 700 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 702 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, ein Display, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 706 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 700. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 706 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 700 kann eine Mehrzahl von Kommunikationschips 706 umfassen. Zum Beispiel kann ein erster Kommunikationschip 706 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 706 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 704 der Rechenvorrichtung 700 umfasst einen integrierten Schaltungschip, der innerhalb des Prozessors 704 gehäust ist. Bei einigen Implementierungen von Ausführungsbeispielen der Offenbarung umfasst der integrierte Schaltungs-Die des Prozessors eine oder mehrere Strukturen, wie integrierte Schaltungsstrukturen, aufgebaut gemäß Implementierungen der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendeine Vorrichtung oder einen Abschnitt einer Vorrichtung oder beides beziehen, die/der elektronische Daten aus Registern oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern oder Speicher oder beidem gespeichert werden können.
  • Der Kommunikationschip 706 umfasst ferner einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 706 gehäust ist. Gemäß einer anderen Implementierung der Offenbarung ist der integrierte Schaltungs-Die des Kommunikationschips gemäß Implementierungen der Offenbarung eingebaut.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 700 gehäust ist, einen integrierten Schaltungs-Die enthalten, der gemäß Implementierungen von Ausführungsbeispielen der Offenbarung eingebaut ist.
  • Bei verschiedenen Ausführungsbeispielen kann die Rechenvorrichtung 700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 700 jegliches andere elektronische Bauelement sein, das Daten verarbeitet.
  • 8 stellt einen Interposer 800 dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst. Der Interposer 800 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 802 zu einem zweiten Substrat 804 zu überbrücken. Das erste Substrat 802 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 804 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen kann der Zweck eines Interposers 800 sein, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 800 einen integrierten Schaltungs-Die mit einem Kugelgitterarray (BGA; ball grid array) 806 koppeln, das nachfolgend mit dem zweiten Substrat 804 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 802/804 an gegenüberliegende Seiten des Interposers 800 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 802/804 an dieselbe Seite des Interposers 800 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 800 verbunden.
  • Der Interposer 800 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 808 und Vias 810 umfassen, einschließlich aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 812. Der Interposer 800 kann ferner eingebettete Bauelemente 814 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 800 gebildet sein. Gemäß Ausführungsbeispielen der Offenbarung können hierin offenbarte Vorrichtungen oder Verfahren bei der Herstellung des Interposers 800 oder bei der Herstellung von Komponenten umfasst in dem Interposer 800 verwendet werden.
  • 9 ist eine isometrische Ansicht einer mobilen Rechenplattform 900, die eine integrierte Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Die mobile Rechenplattform 900 kann irgendeine tragbare Vorrichtung sein, die für jede einer elektronischen Datenanzeige, elektronischen Datenverarbeitung und drahtlosen, elektronischen Datenübertragung ausgebildet ist. Zum Beispiel kann die mobile Rechenplattform 900 irgendeines von einem Tablet, einem Smartphone, einem Laptop-Computer, etc. sein und umfasst einen Anzeigebildschirm 905, bei dem das beispielhafte Ausführungsbeispiel ein Touchscreen (kapazitiv, induktiv, resistiv, etc.), ein integriertes System 910 auf Chipebene (SoC) oder Gehäuseebene und eine Batterie 913 ist. Wie dargestellt ist, je größer die Ebene der Integration in dem System 910 ist, ermöglicht durch die höhere Transistorpackdichte, desto größer der Abschnitt der mobilen Rechenplattform 900, der durch die Batterie 913 oder nichtflüchtige Speicherung belegt sein kann, wie beispielsweise ein Solid State Laufwerk, oder desto größer der Transistorgate-Zählwert für eine verbesserte Plattform-Funktionalität. Auf ähnliche Weise, je größer die Trägermobilität jedes Transistors in dem System 910, desto größer die Funktionalität. Als solches können hierin beschriebene Techniken Performance- und Formfaktor-Verbesserungen bei der mobilen Rechenplattform 900 ermöglichen.
  • Das integrierte System 910 ist ferner in der auseinandergezogenen Ansicht 920 dargestellt. Bei dem exemplarischen Ausführungsbeispiel umfasst die gehäuste Vorrichtung 977 zumindest einen Speicherchip (z.B. RAM) oder zumindest einen Prozessorchip (z.B. einen Multi-Kern-Mikroprozessor und/oder Graphikprozessor), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale. Die gehäuste Vorrichtung 977 ist ferner mit der Platine 960 gekoppelt, zusammen mit einem oder mehreren von einer integrierten Leistungsmanagement-Schaltung (PMIC; power management integrated circuit) 915, einer integrierten RF- (drahtlos) Schaltung (RFIC; RF integrated circuit) 925 umfassend einen Breitband-RF-(Drahtlos-) Sender und/oder Empfänger (z.B. umfassend ein digitales Basisband- und ein analoges Front-End-Modul, das ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad aufweist), und einer Steuerung 911 derselben. Funktional führt der PMIC 915 eine Batterieregelung, DC-DC-Umwandlung, etc. aus und hat somit einen Eingang, der mit der Batterie 913 und mit einem Ausgang gekoppelt ist, was eine Stromversorgung an alle anderen funktionalen Module bereitstellt. Wie weiter dargestellt ist, umfasst bei dem exemplarischen Ausführungsbeispiel der RFIC 925 einen Ausgang, der mit einer Antenne gekoppelt ist, um jegliche Anzahl von drahtlosen Standards oder Protokollen zu implementieren oder bereitzustellen, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Bei alternativen Implementierungen kann jedes dieser Platinenebenen-Module auf separaten ICs integriert sein, gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 977 oder innerhalb einer einzelnen IC (SoC) gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 977.
  • Bei einem anderen Aspekt werden die Halbleitergehäuse zum Schützen eines integrierten Schaltungs- (IC-) Chips oder Dies verwendet und auch, um dem Die eine elektrische Schnittstelle zu der externen Schaltungsanordnung bereitzustellen. Mit dem zunehmenden Bedarf nach kleineren elektronischen Bauelementen werden Halbleitergehäuse entworfen, um sogar noch kompakter zu sein und müssen eine größere Schaltungsdichte unterstützen. Ferner führt der Bedarf nach Bauelementen mit besserer Performance zu einem Bedarf an einem verbesserten Halbleitergehäuse, das ein dünnes Häusungsprofil und geringe Gesamt-Verwölbung ermöglicht, die kompatibel mit einer nachfolgenden Anordnungs-Verarbeitung ist.
  • Bei einem Ausführungsbeispiel wird ein Drahtbonden an ein Keramik- oder organisches Gehäuse-Substrat verwendet. Bei einem anderen Ausführungsbeispiel wird ein C4-Prozess verwendet, um einen Die an einem Keramik- oder organischen Gehäuse-Substrat zu befestigen. Genauer gesagt können C4-Lötkugel-Verbindungen implementiert werden, um Flip-Chip-Verbindungen zwischen Halbleiterbauelementen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled Collapse Chip Connection (C4) ist ein Typ einer Befestigung verwendet für Halbleiterbauelemente, wie beispielsweise integrierte Schaltungs- (IC-) Chips, MEMS oder Komponenten, die Lötkugeln (solder bump) anstelle von Drahtbonden verwenden. Die Lötkugeln werden auf die C4-Anschlussflächen abgeschieden, die auf der oberen Seite des Substratgehäuses angeordnet sind. Um das Halbleiterbauelement an dem Substrat zu befestigen, wird es mit der aktiven Seite nach unten gewandt auf den Befestigungsbereich umgedreht. Die Lötkugeln werden verwendet, um das Halbleiterbauelement direkt mit dem Substrat zu verbinden.
  • 10 stellt eine Querschnittansicht eines an einem Flip-Chip befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 10 umfasst eine Vorrichtung 1000 einen Die 1002, wie beispielsweise eine integrierte Schaltung (IC), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Der Die 1002 umfasst metallisierte Anschlussflächen 1004 auf demselben. Ein Gehäusesubstrat 1006, wie beispielsweise ein Keramik- oder organisches Substrat, umfasst Verbindungen 1008 auf demselben. Der Die 1002 und das Gehäusesubstrat 1006 sind elektrisch durch Lötkugeln 1010 verbunden, die mit den metallisierten Anschlussflächen 1004 und den Verbindungen 1008 gekoppelt sind. Ein Unterfüllmaterial 1012 umgibt die Lötkugeln 1010.
  • Das Verarbeiten eines Flip-Chips kann ähnlich zu einer herkömmlichen IC-Herstellung sein, mit einigen zusätzlichen Operationen. Nahe dem Ende des Herstellungsprozesses werden die Befestigungsanschlussflächen metallisiert, um sie aufnahmebereiter für Lötmittel zu machen. Dies besteht üblicherweise aus mehreren Behandlungen. Ein kleiner Lötmittel-Punkt wird dann auf jede metallisierte Anschlussfläche abgeschieden. Die Chips werden dann wie üblich aus dem Wafer geschnitten. Um den Flip-Chip in eine Schaltung anzubringen, wird der Chip umgedreht, um die Lötkontaktstelle nach unten auf die Verbinder auf der darunterliegenden Elektronik oder Schaltungsplatine zu bringen. Das Lötmittel wird dann wieder aufgeschmolzen, um eine elektrische Verbindung zu erzeugen, üblicherweise unter Verwendung eines Ultraschall- oder alternativ eines Reflow-Löt-Prozesses. Dies hinterlässt auch einen kleinen Raum zwischen der Schaltungsanordnung des Chips und der darunterliegenden Befestigung. In den meisten Fällen wird dann ein elektrisch isolierendes Adhäsionsmittel „unterfüllt“, um eine stärkere mechanische Verbindung bereitzustellen, eine Wärmebrücke bereitzustellen und sicherzustellen, dass die Lötverbindungen nicht durch differentielle Erwärmung des Chips und des Rests des Systems belastet werden.
  • Bei anderen Ausführungsbeispielen werden neuere Häusungs- und Die-zu-Die-Verbindungs-Ansätze, wie beispielsweise Silizium-Durchkontaktierungen (TSV; through silicon via) und Silizium-Interposer implementiert, um Hochleistung-Mehrchipmodul (MCM; Multi-Chip Module) und System-im-Gehäuse (SiP; System in Package) herzustellen, das eine integrierte Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Somit umfassen Ausführungsbeispiele der vorliegenden Offenbarung integrierte Schaltungsstrukturen mit Source- oder Drain-Strukturen mit einer Kontaktätzstoppschicht, wie beschrieben.
  • Obwohl spezifische Ausführungsbeispiele oben beschrieben wurden, sollen diese Ausführungsbeispiele nicht den Schutzbereich der vorliegenden Offenbarung einschränken, auch wenn nur ein einzelnes Ausführungsbeispiel im Hinblick auf ein bestimmtes Merkmal beschrieben ist. Beispiele von Merkmalen, die in der Offenbarung bereitgestellt sind, sollen darstellend sein und nicht einschränkend, außer anderweitig angegeben. Die obige Beschreibung soll solche Alternativen, Modifikationen und Entsprechungen abdecken, wie sie für einen Fachmann auf dem Gebiet offensichtlich wären, der einen Vorteil aus der vorliegenden Offenbarung hat.
  • Der Schutzbereich der vorliegenden Offenbarung umfasst jegliches Merkmal oder Kombination von Merkmalen, die hierin offenbart sind (entweder explizit oder implizit) oder irgendeine Verallgemeinerung davon, ob dadurch irgendwelche oder alle der hierin adressierten Probleme verringert werden oder nicht. Dementsprechend können neue Ansprüche während der Verfolgung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität derselben beansprucht) für irgendeine solche Kombination von Merkmalen formuliert werden. Genauer gesagt, Bezug nehmend auf die beiliegenden Ansprüche, können Merkmale aus abhängigen Patentansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und Merkmale aus entsprechenden unabhängigen Ansprüchen können auf irgendeine geeignete Weise kombiniert werden und nicht nur in den spezifischen Kombinationen, die in den beigefügten Ansprüchen aufgezählt sind.
  • Die folgenden Beispiele beziehen sich auf weitere Beispiele. Die verschiedenen Merkmale der unterschiedlichen Ausführungsbeispiele können verschieden mit einigen Merkmalen kombiniert werden, die umfasst sind, und andere können ausgeschlossen werden, um für eine Vielzahl von unterschiedlichen Anmeldungen zu passen.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend ein Halbleitermaterial, wobei die Finne einen unteren Finnenabschnitt und einen oberen Finnenabschnitt aufweist. Ein Gate-Stapel ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste epitaxiale Source- oder Drainstruktur ist in die Finne auf der ersten Seite des Gate-Stapels eingebettet. Eine zweite epitaxiale Source- oder Drainstruktur ist in die Finne auf der zweiten Seite des Gate-Stapels eingebettet, wobei die erste und zweite epitaxiale Source- oder Drainstruktur eine untere Halbleiterschicht, eine Zwischenhalbleiterschicht und eine obere Halbleiterschicht umfassen, wobei die Zwischenhalbleiterschicht in ihrer Zusammensetzung unterschiedlich ist zu der oberen und unteren Halbleiterschicht.
  • Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, wobei die untere Halbleiterschicht, die Zwischenhalbleiterschicht und die obere Halbleiterschicht Silizium und Germanium umfassen, und wobei die Zwischenhalbleiterschicht eine niedrigere Konzentration von Germanium und eine höhere Konzentration von Silizium als die obere und untere Halbleiterschicht aufweist.
  • Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1 oder 2, wobei die erste und zweite epitaxiale Source- oder Drainstruktur mit Boratomen dotiert sind.
  • Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2 oder 3, ferner umfassend einen ersten und zweiten dielektrischen Seitenwandabstandshalter entlang der ersten und/oder zweiten Seite des Gate-Stapels.
  • Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 3 oder 4, ferner umfassend eine erste leitfähige Elektrode auf der ersten epitaxialen Source- oder Drainstruktur und eine zweite leitfähige Elektrode auf der zweiten epitaxialen Source- oder Drainstruktur.
  • Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 5, ferner umfassend einen ersten dielektrischen Abstandshalter entlang der Seitenwände der ersten leitfähigen Elektrode und einen zweiten dielektrischen Abstandshalter entlang der Seitenwände der zweiten leitfähigen Elektrode.
  • Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 5 oder 6, wobei die erste und zweite leitfähige Elektrode in Öffnungen in der oberen Halbleiterschicht sind und direkt auf der Zwischenhalbleiterschicht sind.
  • Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 5, 6 oder 7, wobei die erste und zweite leitfähige Elektrode in einer partiellen Aussparung in der Zwischenhalbleiterschicht sind.
  • Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, wobei das Halbleitermaterial der Finne Silizium umfasst und durchgehend mit einem darunter liegenden einkristallinen Bulk-Silizium-Substrat ist.
  • Ausführungsbeispiel 10: Ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur umfasst das Bilden einer Finne umfassend ein Halbleitermaterial, wobei die Finne einen unteren Finnenabschnitt und einen oberen Finnenabschnitt aufweist. Das Verfahren umfasst ferner das Bilden eines Gate-Stapels über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Das Verfahren umfasst ferner das Aussparen der Finne an der ersten Seite des Gate-Stapels und an der zweiten Seite des Gate-Stapels. Das Verfahren umfasst ferner das Bilden einer ersten epitaxialen Source- oder Drainstruktur auf einem ersten Abschnitt der ausgesparten Finne an der ersten Seite des Gate-Stapels. Das Verfahren umfasst ferner das Bilden einer zweiten epitaxialen Source- oder Drainstruktur auf einem zweiten Abschnitt der ausgesparten Finne an der zweiten Seite des Gate-Stapels, wobei die erste und zweite epitaxiale Source- oder Drainstruktur eine untere Halbleiterschicht, eine Zwischenhalbleiterschicht und eine obere Halbleiterschicht umfassen, wobei die Zwischenhalbleiterschicht in ihrer Zusammensetzung unterschiedlich ist zu der oberen und unteren Halbleiterschicht.
  • Ausführungsbeispiel 11: Das Verfahren von Ausführungsbeispiel 10, wobei die untere Halbleiterschicht, die Zwischenhalbleiterschicht und die obere Halbleiterschicht Silizium und Germanium umfassen, und wobei die Zwischenhalbleiterschicht eine niedrigere Konzentration von Germanium und eine höhere Konzentration von Silizium als die obere und untere Halbleiterschicht aufweist.
  • Ausführungsbeispiel 12: Das Verfahren von Ausführungsbeispiel 10 oder 11, wobei die erste und zweite epitaxiale Source- oder Drainstruktur mit Boratomen dotiert sind.
  • Ausführungsbeispiel 13: Das Verfahren von Ausführungsbeispiel 10, 11 oder 12, ferner umfassend einen ersten und zweiten dielektrischen Seitenwandabstandshalter entlang der ersten und/oder zweiten Seite des Gate-Stapels.
  • Ausführungsbeispiel 14: Das Verfahren von Ausführungsbeispiel 10, 11, 12 oder 13, ferner umfassend eine erste leitfähige Elektrode auf der ersten epitaxialen Source- oder Drainstruktur und eine zweite leitfähige Elektrode auf der zweiten epitaxialen Source- oder Drainstruktur.
  • Ausführungsbeispiel 15: Das Verfahren von Ausführungsbeispiel 14, ferner umfassend einen ersten dielektrischen Abstandshalter entlang der Seitenwände der ersten leitfähigen Elektrode und einen zweiten dielektrischen Abstandshalter entlang der Seitenwände der zweiten leitfähigen Elektrode.
  • Ausführungsbeispiel 16: Das Verfahren von Ausführungsbeispiel 14 oder 15, wobei die erste und zweite leitfähige Elektrode in Öffnungen in der oberen Halbleiterschicht sind und direkt auf der Zwischenhalbleiterschicht sind.
  • Ausführungsbeispiel 17: Das Verfahren von Ausführungsbeispiel 14, 15 oder 16, wobei die erste und zweite leitfähige Elektrode in einer partiellen Aussparung in der Zwischenhalbleiterschicht sind.
  • Ausführungsbeispiel 18: Das Verfahren von Ausführungsbeispiel 10, 11, 12, 13, 14, 15, 16 oder 17, wobei das Halbleitermaterial der Finne Silizium umfasst und durchgehend mit einem darunter liegenden einkristallinen Bulk-Silizium-Substrat ist.
  • Ausführungsbeispiel 19: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend Silizium. Ein Gate-Stapel ist über einem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Ein erster und zweiter dielektrischer Seitenwandabstandshalter sind entlang der ersten und/oder zweiten Seite des Gate-Stapels. Eine erste epitaxiale Source- oder Drainstruktur ist in die Finne an der ersten Seite des Gate-Stapels eingebettet. Eine erste leitfähige Elektrode ist auf der ersten epitaxialen Source- oder Drainstruktur. Ein erster dielektrischer Abstandshalter ist entlang der Seitenwände der ersten leitfähigen Elektrode. Eine zweite epitaxiale Source- oder Drainstruktur ist in die Finne an der zweiten Seite des Gate-Stapels eingebettet. Eine zweite leitfähige Elektrode ist auf der zweiten epitaxialen Source- oder Drainstruktur. Ein zweiter dielektrischer Abstandhalter ist entlang der Seitenwände der zweiten leitfähigen Elektrode.
  • Ausführungsbeispiel 20: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 19, wobei die erste und zweite leitfähige Elektrode jeweils in Öffnungen in der ersten und zweiten epitaxialen Source- oder Drainstruktur sind.

Claims (20)

  1. Eine integrierte Schaltungsstruktur, umfassend: eine Finne, umfassend ein Halbleitermaterial, wobei die Finne einen unteren Finnenabschnitt und einen oberen Finnenabschnitt aufweist; einen Gate-Stapel über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist; eine erste epitaxiale Source- oder Drainstruktur, die in die Finne auf der ersten Seite des Gate-Stapels eingebettet ist; und eine zweite epitaxiale Source- oder Drainstruktur, die in die Finne auf der zweiten Seite des Gate-Stapels eingebettet ist, wobei die erste und zweite epitaxiale Source- oder Drainstruktur eine untere Halbleiterschicht, eine Zwischenhalbleiterschicht und eine obere Halbleiterschicht aufweisen, wobei die Zwischenhalbleiterschicht in ihrer Zusammensetzung unterschiedlich ist zu der oberen und unteren Halbleiterschicht.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die untere Halbleiterschicht, die Zwischenhalbleiterschicht und die obere Halbleiterschicht Silizium und Germanium umfassen, und wobei die Zwischenhalbleiterschicht eine niedrigere Konzentration von Germanium und eine höhere Konzentration von Silizium als die obere und untere Halbleiterschicht aufweist.
  3. Die integrierte Schaltungsstruktur gemäß Anspruch 2, wobei die erste und zweite epitaxiale Source- oder Drainstruktur mit Boratomen dotiert sind.
  4. Die integrierte Schaltungsstruktur gemäß Anspruch 1, ferner umfassend: einen ersten und zweiten dielektrischen Seitenwandabstandshalter entlang der ersten und/oder zweiten Seite des Gate-Stapels.
  5. Die integrierte Schaltungsstruktur gemäß Anspruch 1, ferner umfassend: eine erste leitfähige Elektrode auf der ersten epitaxialen Source- oder Drainstruktur; und eine zweite leitfähige Elektrode auf der zweiten epitaxialen Source- oder Drainstruktur.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 5, ferner umfassend: einen ersten dielektrischen Abstandshalter entlang der Seitenwände der ersten leitfähigen Elektrode; und einen zweiten dielektrischen Abstandhalter entlang der Seitenwände der zweiten leitfähigen Elektrode.
  7. Die integrierte Schaltungsstruktur gemäß Anspruch 5, wobei die erste und zweite leitfähige Elektrode in Öffnungen in der oberen Halbleiterschicht sind und direkt auf der Zwischenhalbleiterschicht sind.
  8. Die integrierte Schaltungsstruktur gemäß Anspruch 7, wobei die erste und zweite leitfähige Elektrode in einer partiellen Aussparung in der Zwischenhalbleiterschicht sind.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei das Halbleitermaterial der Finne Silizium umfasst und durchgehend mit einem darunter liegenden einkristallinen Bulk-Silizium-Substrat ist.
  10. Ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur, das Verfahren umfassend: Bilden einer Finne, umfassend ein Halbleitermaterial, wobei die Finne einen unteren Finnenabschnitt und einen oberen Finnenabschnitt aufweist; Bilden eines Gate-Stapels über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist; Aussparen der Finne auf der ersten Seite des Gate-Stapels und auf der zweiten Seite des Gate-Stapels; Bilden einer ersten epitaxialen Source- oder Drainstruktur auf einem ersten Abschnitt der ausgesparten Finne auf der ersten Seite des Gate-Stapels; und Bilden einer zweiten epitaxialen Source- oder Drainstruktur auf einem zweiten Abschnitt der ausgesparten Finne auf der zweiten Seite des Gate-Stapels, wobei die erste und zweite epitaxiale Source- oder Drainstruktur eine untere Halbleiterschicht, eine Zwischenhalbleiterschicht und eine obere Halbleiterschicht aufweisen, wobei die Zwischenhalbleiterschicht in ihrer Zusammensetzung unterschiedlich ist zu der oberen und unteren Halbleiterschicht.
  11. Das Verfahren gemäß Anspruch 10, wobei die untere Halbleiterschicht, die Zwischenhalbleiterschicht und die obere Halbleiterschicht Silizium und Germanium umfassen, und wobei die Zwischenhalbleiterschicht eine niedrigere Konzentration von Germanium und eine höhere Konzentration von Silizium als die obere und untere Halbleiterschicht aufweist.
  12. Das Verfahren gemäß Anspruch 11, wobei die erste und zweite epitaxiale Source- oder Drainstruktur mit Boratomen dotiert sind.
  13. Das Verfahren gemäß Anspruch 10, ferner umfassend: Bilden eines ersten und zweiten dielektrischen Seitenwandabstandshalters entlang der ersten und/oder zweiten Seite des Gate-Stapels.
  14. Das Verfahren gemäß Anspruch 10, ferner umfassend: Bilden einer ersten leitfähigen Elektrode auf der ersten epitaxialen Source- oder Drainstruktur; und Bilden einer zweiten leitfähigen Elektrode auf der zweiten epitaxialen Source- oder Drainstruktur.
  15. Das Verfahren gemäß Anspruch 14, ferner umfassend: Bilden eines ersten dielektrischen Abstandshalters entlang von Seitenwänden der ersten leitfähigen Elektrode; und Bilden eines zweiten dielektrischen Abstandhalters entlang von Seitenwänden der zweiten leitfähigen Elektrode.
  16. Das Verfahren gemäß Anspruch 14, wobei die erste und zweite leitfähige Elektrode in Öffnungen in der oberen Halbleiterschicht sind und direkt auf der Zwischenhalbleiterschicht sind.
  17. Das Verfahren gemäß Anspruch 16, wobei die erste und zweite leitfähige Elektrode in einer partiellen Aussparung in der Zwischenhalbleiterschicht sind.
  18. Das Verfahren gemäß Anspruch 10, wobei das Halbleitermaterial der Finne Silizium umfasst und durchgehend mit einem darunter liegenden einkristallinen Bulk-Silizium-Substrat ist.
  19. Eine integrierte Schaltungsstruktur, umfassend: eine Finne, umfassend Silizium; einen Gate-Stapel über einem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist; einen ersten und zweiten dielektrischen Seitenwandabstandshalter entlang der ersten und zweiten Seite des Gate-Stapels; eine erste epitaxiale Source- oder Drainstruktur, die in die Finne an der ersten Seite des Gate-Stapels eingebettet ist; eine erste leitfähige Elektrode auf der ersten epitaxialen Source- oder Drainstruktur; einen ersten dielektrischen Abstandshalter entlang von Seitenwänden der ersten leitfähigen Elektrode; eine zweite epitaxiale Source- oder Drainstruktur, die in die Finne an der zweiten Seite des Gate-Stapels eingebettet ist; eine zweite leitfähige Elektrode auf der zweiten epitaxialen Source- oder Drainstruktur; und einen zweiten dielektrischen Abstandhalter entlang von Seitenwänden der zweiten leitfähigen Elektrode.
  20. Die integrierte Schaltungsstruktur gemäß Anspruch 19, wobei die erste und zweite leitfähige Elektrode in Öffnungen in der ersten und/oder zweiten epitaxialen Source- oder Drainstruktur sind.
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