KR102167519B1 - Ge-풍부 p-mos 소스/드레인 컨택트들의 집적을 위한 기술들 - Google Patents

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Abstract

예를 들어 컨택트 저항을 감소시키기 위해 게르마늄(Ge)-풍부 p-MOS 소스/드레인 컨택트들의 개선된 집적을 위한 기술들이 개시된다. 기술들은 Si 표면들이 고품질 전도성 Ge-풍부 재료들의 퇴적에 유리하기 때문에, 컨택트 트렌치 위치 내의 실리콘(Si) 표면 상에 직접 p형 Ge-풍부 층을 퇴적하는 것을 포함한다. 하나의 예시적 방법에서, Ge-풍부 층은 소스/드레인 위치들에 이전에 퇴적된 희생 실리콘 게르마늄(SiGe) 층을 제거한 후에, 소스/드레인 컨택트 트렌치 위치들 내의 Si 기판의 표면 상에 퇴적된다. 다른 예시적 방법에서, Ge-풍부 층은 컨택트 트렌치 위치들 내의 Si 클래딩 층 상에 퇴적되며, Si 클래딩 층은 기능 p형 SiGe 층 상에 퇴적된다. 일부 경우들에서, Ge-풍부 층은 적어도 50% Ge를 포함하고(주석(Sn) 및/또는 Si를 포함할 수 있음) 1E20 cm-3 위의 레벨들에서 붕소(B) 도핑된다.

Description

GE-풍부 P-MOS 소스/드레인 컨택트들의 집적을 위한 기술들{TECHNIQUES FOR INTEGRATION OF GE-RICH P-MOS SOURCE/DRAIN CONTACTS}
반도체 기판 상에 형성되는 트랜지스터들, 다이오드들, 저항기들, 커패시터들, 및 다른 수동 및 능동 전자 디바이스들을 포함하는 회로 디바이스들의 증가된 성능은 전형적으로 그러한 디바이스들의 설계, 제조, 및 동작 동안에 고려되는 주요 인자이다. 예를 들어, 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor)(CMOS) 디바이스들에 사용되는 것들과 같은 금속 산화물 반도체(metal-oxide-semiconductor)(MOS) 트랜지스터 디바이스들의 설계 및 제조 또는 형성 동안에, 외부 저항의 구성요소들로 다른 방식으로 공지되어 있는 소스/드레인 영역들 및 컨택트들과 연관되는 저항을 최소화하는 것이 종종 요구된다. 외부 저항을 감소시키는 것은 주어진 소스 대 드레인에 대한 개선된 트랜지스터 전류를 가능하게 한다.
도 1은 본 개시내용의 하나 이상의 실시예들에 따라, 희생 실리콘 게르마늄(SiGe) 층을 사용하고 실리콘(Si) 표면 상에 퇴적되는 게르마늄(Ge)-풍부 소스/드레인 컨택트 층을 포함하는 트랜지스터를 형성하는 방법이다. 도 1a는 본 개시내용의 하나 이상의 실시예들에 따라, 기능 SiGe 층을 사용하고 Si 표면 상에 퇴적되는 Ge-풍부 소스/드레인 컨택트 층을 포함하는 트랜지스터를 형성하는 방법이다.
도 2a 내지 도 2hh는 다양한 실시예들에 따라, 평면 또는 비평면 트랜지스터 아키텍처를 위한 도 1 또는 도 1a의 방법을 수행할 때 형성되는 예시적 구조체들을 예시한다.
도 3a 내지 도 3jj는 다양한 실시예들에 따라, 비평면(예를 들어, 핀형(finned)) 트랜지스터 아키텍처를 위한 도 1 또는 도 1a의 방법을 수행할 때 형성되는 예시적 구조체들을 예시한다.
도 4는 일 실시예에 따라, 도 1의 방법을 수행할 때 형성되는 나노와이어/나노리본 트랜지스터 구조체의 사시도를 도시한다.
도 4a는 일 실시예에 따라, 도 1a의 방법을 수행할 때 형성되는 나노와이어/나노리본 트랜지스터 구조체의 사시도를 도시한다.
도 5는 본 개시내용의 하나 이상의 실시예들에 따라 하나 이상의 트랜지스터 구조체들로 구현되는 컴퓨팅 시스템을 예시한다.
예를 들어 컨택트 저항을 감소시키기 위해 게르마늄(Ge)-풍부 p-MOS 소스/드레인 컨택트들의 개선된 집적을 위한 기술들이 개시된다. 기술들은 Si 표면들이 고품질 전도성 Ge-풍부 재료들의 퇴적에 유리하기 때문에, 컨택트 트렌치 위치 내의 실리콘(Si) 표면 상에 직접 p형 Ge-풍부 층을 퇴적하는 것을 포함한다. 하나의 예시적 방법에서, Ge-풍부 층은 소스/드레인 위치들에 이전에 퇴적된 희생 실리콘 게르마늄(SiGe) 층을 제거한 후에, 소스/드레인 컨택트 트렌치 위치들 내의 Si 기판의 표면 상에 퇴적된다. 다른 예시적 방법에서, Ge-풍부 층은 컨택트 트렌치 위치들 내의 Si 클래딩 층 상에 퇴적되며, Si 클래딩 층은 기능 p형 SiGe 층 상에 퇴적된다. 일부 경우들에서, Ge-풍부 층은 적어도 50% Ge를 포함하고(주석(Sn) 및/또는 Si를 포함할 수 있음) 1E20 cm-3 위의 레벨들에서 붕소(B) 도핑된다. 평면 및 비평면 트랜지스터 구조체들(예를 들어, 핀형 및 나노와이어/나노리본 구성들) 둘 다를 포함하는 다수의 트랜지스터 구성들 및 적절한 제조 공정들은 본 개시내용을 고려하여 분명해질 것이다. 기술들은 p형 MOS(p-MOS) 디바이스들을 구현하는데 특히 적절하지만, 상보적 MOS(CMOS) 디바이스들과 같은 다른 트랜지스터 구성들이 또한 유익할 수 있다. 다수의 구성들 및 변형들은 본 개시내용을 고려하여 분명해질 것이다.
일반적 개요
이전에 설명된 바와 같이, 트랜지스터들 내의 증가된 구동 전류는 컨택트 저항과 같은 외부 저항을 감소시킴으로써 일반적으로 달성될 수 있다. 일부 경우들에서, 컨택트 저항은 게르마늄(Ge)-풍부 재료를 유효 오믹 컨택트 재료로 사용함으로써 p형 MOS(p-MOS) 트랜지스터들에 대해 감소될 수 있다. 그러나, 문제들은 Ge-풍부 재료가 소스/드레인 위치에서 퇴적되면 MOS 제조 공정 흐름을 통해 Ge-풍부 재료를 보존할 시에 발생할 수 있다. 예를 들어, Ge-풍부 재료는 컨택트 루프 처리와 연관되는 에치, 재, 및 어닐에서 부식 및 비의도 제거에 민감할 수 있다. 문제들은 또한 재료가 컨택트 트렌치 위치에서 퇴적될 때 Ge-풍부 재료의 좋은 품질 퇴적(예를 들어, 필름 전도도에 의해 판단되는 바와 같음)을 획득할 시에 발생할 수 있다. 예를 들어, Ge-풍부 재료가 퇴적되고 있는 컨택트 트렌치 위치 내의 표면은 (예를 들어, 컨택트 루프 처리의 결과로서) '더럽고' 및/또는 세척하기에 어려울 수 있다. Ge-풍부 재료들이 '더러운' 표면들 상에 퇴적되면, 이때 결과는 국부 영역들 또는 전체에서의 비정질 원자 배열의 의미에서 나쁜 결정 품질을 생성할 수 있다. 나쁜 결정도는 부족한 도펀트 활성화 및 높은 컨택트 저항을 야기한다.
따라서, 및 본 개시내용의 하나 이상의 실시예들에 따라, 예를 들어 컨택트 저항을 감소시키기 위해 Ge-풍부 p-MOS 소스/드레인 컨택트들의 개선된 집적을 위한 기술들이 개시된다. 이전에 설명된 바와 같이, Ge-풍부 재료는 유효 오믹 컨택트 재료로 사용될 수 있지만; 문제들은 Ge-풍부 층이 공정 흐름에서(예를 들어, 컨택트 루프 처리 전의 소스/드레인 처리 동안에) 너무 빨리 퇴적되면 Ge-풍부 층을 보존하거나 Ge-풍부 층이 공정 흐름에서(예를 들어, '더럽고' 및/또는 퇴적되는 표면을 세척하기 어려운 것으로 인해) 나중에 퇴적되면 Ge-풍부 층에 대한 좋은 품질 퇴적을 획득하는 것에 의해 발생할 수 있다. 따라서, 본원에 다양하게 설명되는 기술들은 (예를 들어, p-MOS 소스 및 드레인을 위해 전형적으로 사용되는 실리콘 게르마늄(SiGe)과 비교되는 바와 같이) 에피택셜 품질 깨끗한 표면들을 달성하는 것이 더 쉬운 성질을 갖는 Si로 인해, 컨택트 트렌치 위치 내의 실리콘(Si) 표면 상에 직접 Ge-풍부 층을 퇴적하는 것을 포함한다. 본원에 다양하게 설명되는 바와 같이 Ge-풍부 층은 p-MOS 소스/드레인 컨택트들을 위해 사용되고 따라서 p형 층이고, 그것이 (예를 들어, 붕소(B), 갈륨(Ga), 및/또는 임의의 다른 적절한 도펀트를 사용하여) p형 도핑을 갖는 것을 의미하는 점을 주목한다.
본 개시내용을 고려하여 분명해지는 바와 같이, 깨끗한 Si 표면 상에 직접 Ge-풍부 층을 퇴적하는 것은 2개의 방법들 중 하나를 사용하여 일반적으로 달성된다: 1) 희생 SiGe 층을 제거한 후에, 컨택트 트렌치 위치들 내의 Si 기판의 표면 상에 Ge-풍부 층을 퇴적하는 단계 또는 2) 컨택트 트렌치 위치들 내의 Si 클래딩 층 상에 Ge-풍부 층을 퇴적하는 단계 - Si 클래딩 층은 기능 p형 SiGe 층 상에 퇴적됨 -. 이러한 방법들 둘 다에서, SiGe 층(희생이든 기능이든)은 컨택트 루프 처리 전에 소스/드레인 위치들에 퇴적되는 것을 주목한다. 또한 본원에 더 상세히 논의되는 바와 같이, 제1 방법의 실시예들에서, SiGe 층은 희생 층인 반면에, 제2 방법의 실시예들에서, SiGe 층은 기능 층인 것을 주목한다. 게다가, SiGe 층이 일부 사례들에서 희생으로 언급되지만, 그것은 p형 도핑될 수 있고 따라서 기능될 수 있지만; SiGe 층은 본 개시내용을 고려하여 분명해지는 바와 같이, p-컨택트들의 처리 동안에 제거되도록 의도되기 때문에 희생으로 언급되는 것을 주목한다.
SiGe 층이 희생인 실시예들에서, SiGe 층은 일부 경우들에서, 15 내지 30% Ge를 포함할 수 있다. 하지만, 일부 사례들에서, 희생 층은 범위가 10% Ge에서 순수 Ge까지 이를 수 있다. 게다가, 희생 SiGe 층은 또한 일부 경우들에서, 비도핑될 수 있다. 하지만, 다른 경우들에서, 희생 층은 p형 도핑의 일부 양을 가질 수 있다. 일부 실시예들에서, 희생 SiGe 층은 Si 및 절연체 재료들에 선택적인 SiGe 에치를 사용하여 제거된다. 그러한 선택적 에치들은 예를 들어 물, 질산, 유기산(예를 들어, 아세트산 또는 시트르산), 및/또는 플루오르화 수소산을 포함하는 습식 에치들을 포함할 수 있고, 선택적 에치들은 예를 들어 대략 300Å/min의 사용가능 에치 속도를 가질 수 있다.
SiGe 층이 기능인 실시예들에서, SiGe 층은 (예를 들어, 성능 이유들로 스트레인을 최대화하기 위해) 일부 경우들에서, 30 내지 70% Ge를 포함할 수 있다. 게다가, 그러한 실시예들에서, 기능 SiGe 층은 p형 도핑된다(예를 들어, B 도핑됨). SiGe 층이 기능인 실시예들에서, Si 클래딩 층은 컨택트 루프 처리 전에 기능 SiGe 층 상에 퇴적될 수 있다. 그 다음, 컨택트 트렌치 처리 동안에, 컨택트 트렌치 에치는 Si 클래딩 층이 Ge-풍부 층의 후속 최적을 위해 보존되는 방식으로 수행될 수 있다. 그러한 경우들에서, 에치 정지 층(예를 들어, 그것 위의 산화물/절연체 재료와 비교하여 충분히 상이한 에치 속도를 갖는 질화물, 탄화물, 또는 일부 다른 적절한 재료)은 본원에 더 상세히 논의되는 바와 같이, 컨택트 트렌치 에치 동안에 Si 클래딩 층을 보존하는 것을 원조하기 위해 사용될 수 있다.
일부 실시예들에서, Ge-풍부 층 재료는 적어도 50% Ge(100%까지의 Ge)를 포함할 수 있고, 또한 Si 및 주석(Sn)을 포함할 수 있다. 예를 들어, 일부 경우들에서, Ge-풍부 재료는 50 내지 99%의 범위의 Ge를 갖는 SiGe일 수 있다. 다른 경우들에서, Ge-풍부 재료는 15%까지의 Sn을 갖는 게르마늄 주석(GeSn)일 수 있고, 일부 사례들에서, Si(예를 들어, <5%)의 트레이스 레벨을 포함할 수 있다. Ge-풍부 층은 p형 층이고 따라서 p형 도핑(예를 들어, B 도핑)되는 것을 상기한다. 일부 경우들에서, p형 Ge-풍부 층은 2E20 cm-3 주위의 레벨들에서 B 도핑될 수 있다. 하지만, 일부 사례들에서, p형 Ge-풍부 층은 5E19 cm-3 위의 및 5E21 cm-3까지의 레벨들에서 B 도핑될 수 있다. 일부 실시예들에서, Ge-풍부 층을 퇴적하는 단계는 예를 들어 섭씨 550 또는 500도의 최대 온도들로 처리하는 단계를 포함한다.
본원에 다양하게 설명되는 바와 같은 기술들은 임의의 수의 디바이스들 및 시스템들에서 트랜지스터 디바이스들을 형성하기 위해 사용될 수 있다. n형 MOS(n-MOS) 및 p-MOS 트랜지스터들 둘 다를 갖는 CMOS 디바이스들과 같은 일부 실시예들에서, n형 영역들이 존재할 수 있다. n형 영역들이 또한 존재하는 그러한 경우들에서, 컨택트들은 n-컨택트들로부터 개별적으로 p-컨택트들을 개방하기 위해 패턴화될 수 있다. 이것은 또한 n-컨택트들이 독립적으로 개방될 때, n형 특정 금속이 컨택트 저항 저하 이유들을 위해 사용될 수 있다는 이득을 제공할 수 있다. 게다가, 부가 이득은 종래의 컨택트 처리에서와 같이, 공유되지 않아야 하는 p 및 n-컨택트 금속들의 결과로 수용될 수 있다. 다른 실시예들에서, 선택도는 자연적 선택도를 포함할 수 있다. 예를 들어, p형 Ge-풍부 층이 Si 표면들 상에서 성장하지만, 그것은 실리콘 이산화물(SiO2) 또는 실리콘 질화물(SiN)과 같은 절연체 표면들 상에서 성장하지 않으며; 예를 들어 n형 영역들 내의 노출된 고농도 인 도핑 실리콘 상에서 성장하지 않는다.
본원에 제공되는 기술들은 평면, 동일 평면 또는 융기 소스/드레인, 비평면(예를 들어, 나노와이어 트랜지스터들 및 핀형 트랜지스터들 예컨대 더블게이트 및 트리게이트 트랜지스터 구조체들)뿐만 아니라, 변형된 및 비변형된 채널 구조체들을 포함하는 임의의 수의 트랜지스터 구조체들 및 구성들에서 디바이스 저항을 개선하기 위해 이용될 수 있다. 소스/드레인 영역들은 (예를 들어, 에치 공정을 사용하여) 리세스되거나 리세스될 수 없다(예를 들어, 기판의 상단 표면 상에 형성됨). 게다가, 트랜지스터 디바이스들은 예를 들어 쇼트 채널 효과들(short channel effects)(SCE)을 개선하는 동안 트랜지스터의 전체 저항을 감소시키도록 설계되는 소스 및 드레인 팁 영역들을 임의로 포함할 수 있지만, 그러한 팁 영역들은 요구되지 않는다. 트랜지스터 디바이스들은 임의의 수의 게이트 구성들, 예컨대 폴리 게이트들, 하이 k 유전체 금속 게이트들, 대체 금속 게이트(replacement metal gate)(RMG) 프로세스 게이트들, 또는 임의의 다른 게이트 구조체를 더 포함할 수 있다. 임의의 수의 구조 특징들은 본원에 설명되는 바와 같이 저저항 트랜지스터 기술들과 함께 사용될 수 있다.
분석 시에(예를 들어, 주사/투과 전자 현미경(transmission electron microscopy)(SEM/TEM) 및/또는 조성 매핑을 사용함), 하나 이상의 실시예들에 따라 구성되는 구조체는 Si 표면(예를 들어, Si 기판의 표면 또는 Si 클래딩 층의 표면) 상에 퇴적되는 Ge-풍부 층을 포함하는 컨택트 영역들을 효과적으로 나타낼 것이다. 게다가, 집적 회로 상에 있을 때의 그러한 구조체들은 컨택트들을 갖지 않는 집적 회로 상의 소스/드레인 영역들과 비교될 수 있다. 그러한 컨택트없는 소스/드레인 영역들(예를 들어, 컨택트 처리를 위해 컨택트 트렌치 에치 동안에 개방되지 않는 소스/드레인 영역들)에서, SiGe 층은 본원에 다양하게 설명되는 바와 같이 소스/드레인 위치들에 존재할 수 있다. 예를 들어, SiGe 층이 후속 컨택트 처리를 위해 희생이도록 의도된 경우들에서, SiGe 층은 15 내지 30% Ge를 포함할 수 있고 비도핑될 수 있다. SiGe 층이 후속 컨택트 처리를 위해 기능이도록 의도된 경우들에서, SiGe 층은 30 내지 70% Ge를 포함할 수 있고 p형 도핑(예를 들어, B 도핑)될 수 있다. 게다가, 그러한 경우들에서, SiGe 층은 Si 클래딩 층을 포함할 수 있다. 또한, 일부 경우들에서, 본원에서 다양하게 설명되는 기술들을 사용하여 제조되는 트랜지스터들은 적어도 컨택트 저항의 감소에 대한 종래의 구조체들에 비해 개선을 개선할 수 있다(예를 들어, 주어진 동작 전압에 대해 20 내지 30% 전류 흐름 개선을 야기함). 게다가, Ge-풍부 층과 Ge-풍부 층이 직접 퇴적되는 Si 표면 사이의 계면의 청결도는 (예를 들어, Ge-풍부 층과 SiGe 표면 사이의 계면과 비교되는 바와 같이) 예를 들어 이차 이온 질량 분석법(secondary ion mass spectrometry)(SIMS) 또는 온 프로브에 의해 검출될 수 있다. 다수의 구성들 및 변형들은 본 개시내용을 고려하여 분명해질 것이다.
아키텍처 및 방법
도 1 및 도 1a는 본 개시내용의 하나 이상의 실시예들에 따라 Si 상에 퇴적되는 Ge-풍부 소스/드레인 컨택트 층을 포함하는 트랜지스터를 형성하는 방법들이다. 도 2a 내지 도 2hh는 다양한 실시예들에 따라, 평면 또는 비평면 트랜지스터 아키텍처를 위한 도 1 또는 도 1a의 방법을 수행할 때 형성되는 예시적 구조체들을 예시한다. 본 개시내용을 고려하여 분명해지는 바와 같이, 핀형 아키텍처들(예를 들어, 트리게이트 또는 finFET)과 같은 비평면 트랜지스터 아키텍처들에 대해, 도 2a 내지 도 2hh는 반도체 핀의 길이를 따라 절취되는 단면도를 예시할 수 있다. 도 1 및 도 1a에 도시된 예시적 방법들은 하나 이상의 트랜지스터 디바이스들(예를 들어, MOS 디바이스들)이 형성될 수 있는 반도체 기판 상에 하나 이상의 게이트 스택들을 형성하는 단계를 포함할 수 있으며, 게이트 스택들은 채널 영역들 위에 형성되고 채널 영역에 인접하여 소스/드레인 영역들을 갖는다. MOS 디바이스들은 예를 들어 p-MOS 트랜지스터들, 또는 n-MOS 및 p-MOS 트랜지스터들 둘 다(예를 들어, CMOS 디바이스들에 대해)를 포함할 수 있다.
도 1은 일부 실시예들에 따라, 컨택트 트렌치 에치를 수행한 후 희생 SiGe 층을 제거한 후에 Si 기판의 표면 상에 퇴적되는 Ge-풍부 소스/드레인 층을 포함하는 트랜지스터를 형성하는 방법을 도시한다. 도 1a는 일부 실시예들에 따라, 컨택트 트렌치 에치 후에 Si 클래딩 층 상에 퇴적되는 Ge-풍부 소스/드레인 층을 포함하는 트랜지스터를 형성하는 방법을 도시하며, Si 클래딩 층은 기능 p형 SiGe 층 상에 퇴적된다. 따라서, 일부 실시예들에서, SiGe 층은 희생 층으로 소스/드레인 영역들에 퇴적되는 반면에, 다른 실시예들에서, SiGe 층은 기능 층으로 소스/드레인 영역들에 퇴적될 것이다. SiGe 층의 성질들(예를 들어, % Ge, 도핑량 등)은 본 개시내용을 고려하여 분명해지는 바와 같이, SiGe 층이 희생 층(예를 들어, 도 1의 방법에 있는 경우지만) 또는 기능 소스/드레인 층(예를 들어, 도 1a의 방법에 있는 경우)으로 사용되는지에 따라 의존할 수 있다.
도 1 및 도 1a에서 알 수 있는 바와 같이, 예시적 방법들은 반도체 기판 상에 얕은 트렌치 분리(shallow trench isolation)(STI)를 수행하는 단계(102)를 포함한다. 기판은 실리콘 베이스 또는 기판, 예컨대 실리콘 단결정 웨이퍼를 사용하여 형성될 수 있다. 기판은 예를 들어 나노와이어들/나노리본들을 제조하는 상이한 조성을 갖는 단일 조성 핀들 또는 다층들이 후속 게이트 패턴화 공정 전에 형성되는 그러한 기판들을 포함하는, 벌크 실리콘, 실리콘-온-절연체(silicon-on-insulator)(SOI) 구성, 또는 다층 구조체들로 구현될 수 있다. 다른 구현들에서, 반도체 기판은 대체 재료들을 사용하여 형성될 수 있으며, 대체 재료들은 실리콘, 예컨대 게르마늄과 조합될 수 있거나 조합되지 않을 수 있다. 더 일반적 의미에서, 반도체 디바이스가 구축될 수 있는 기초의 역할을 할 수 있는 임의의 재료는 본 개시내용의 실시예들에 따라 사용될 수 있다. STI 공정은 확산 영역들을 패턴화하는 단계, STI 트렌치들을 에칭하는 단계, 절연 또는 산화물 또는 층간 유전체(inter-layer dielectric)(ILD) 재료를 퇴적하는 단계, 및 퇴적된 STI 재료를 연마하는 단계를 포함할 수 있다. 일부 경우들에서, 예컨대 비평면 아키텍처들에 대해, STI 공정은 또한 STI 재료를 리세스하는 단계를 포함할 수 있다. 일부 경우들에서, 예컨대 평면 아키텍처들에 대해, 확산 영역의 평면은 (예를 들어, 거의 10 nm 내에서) STI의 상단과 명목상 평면일 수 있다. 핀형 또는 나노와이어/나노리본 트랜지스터 디바이스들을 위해 사용되는 것들과 같은 비평면 아키텍처들의 경우에, STI 위치들은 이때 STI 재료의 평면 밖으로 스며나오도록 제조되는 좁은 구조체들로서 확산이 정의되는 곳일 수 있다(예를 들어, 확산의 레벨은 상단 STI 평면의 레벨 위의 10 nm 이상임). 다른 실시예들에서, 다른 적절한 형태의 분리(STI 이외)는 반도체 기판 상에서 확산 영역들을 분리하기 위해 사용될 수 있는 것을 주목한다.
도 1 및 도 1a의 방법들은 반도체 기판 상에 게이트들 또는 게이트 스택들을 형성하는 단계(104)로 계속된다. 게이트들 또는 게이트 스택들은 종래에 행해진 바와 같이 또는 임의의 적절한 맞춤 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 게이트 스택은 게이트 유전체 층 및 게이트 전극 층을 퇴적한 다음 패턴화함으로써 형성될 수 있다. 예를 들어, 게이트 유전체 층은 종래의 퇴적 공정들 예컨대 화학 기상 퇴적(chemical vapor deposition)(CVD), 원자 층 퇴적(atomic layer deposition)(ALD), 스핀 온 퇴적(spin-on deposition)(SOD), 또는 물리 기상 퇴적(physical vapor deposition)(PVD)을 사용하여 기판 위로 블랭킷 퇴적될 수 있다. 예를 들어 게이트 유전체 층을 열 성장시키는 것과 같은 대체 퇴적 기술들이 또한 사용될 수 있다. 게이트 유전체 재료는 예를 들어 실리콘 이산화물 또는 하이 k 유전체 재료들과 같은 재료들로 형성될 수 있다. 하이 k 게이트 유전체 재료들의 예들은 예를 들어 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티탄 산화물, 바륨 스트론튬 티탄 산화물, 바륨 티탄 산화물, 스트론튬 티탄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염을 포함한다. 일부 예시적 실시예들에서, 더미 또는 하이 k 게이트 유전체 층은 대략 5Å 내지 대략 200Å 두께(예를 들어, 20Å 내지 50Å)일 수 있다. 일반적으로, 게이트 유전체 층의 두께는 이웃 소스 및 드레인 컨택트들로부터 게이트 전극을 전기적으로 분리하기에 충분해야 한다. 추가 실시예들에서, 하이 k 재료의 품질을 개선하는 어닐링 공정과 같은 부가 처리는 하이 k 게이트 유전체 층 상에 수행될 수 있다.
그 다음, 게이트 전극 재료는 상기 설명된 바와 같은 유사한 퇴적 기술들, 예컨대 ALD, CVD, 또는 PVD를 사용하여 게이트 유전체 층 상에 퇴적될 수 있다. 일부 그러한 특정 실시예들에서, 게이트 전극 재료는 폴리실리콘 또는 금속 층일 수 있지만, 다른 적절한 게이트 전극 재료들이 또한 사용될 수 있다. 대체 게이트 공정, 예컨대 대체 금속 게이트(RMG) 공정을 위해 나중에 제거되는 희생 또는 더미 재료일 수 있는 게이트 전극 재료는 일부 예시적 실시예들에서 50Å 내지 500Å(예를 들어, 100Å)의 범위의 두께를 가질 수 있다. RMG 공정은 아래에 더 상세히 논의될 것이다. 게이트 퍼스트/게이트 라스트, RMG, 또는 종래의 SiO2/폴리게이트의 사용은 본 개시내용과 모두 호환가능하다.
도 1 및 도 1a의 방법들은 소스/드레인 캐비티들을 형성하기 위해 트랜지스터 구조체의 소스/드레인 영역들을 에칭하는 단계(106)로 계속된다. 소스/드레인 캐비티들을 형성하는 에칭(106)은 종래에 행해진 바와 같이 또는 임의의 수의 적절한 공정들을 사용하여 수행될 수 있다. 일부 예시적 경우들에서, 이것은 의도된 소스/드레인 영역들의 에치 속도를 개선하기 위해 도펀트들을 기판으로 더 몰아넣는 어닐링 전에 게이트 스택에 인접하여 기판의 높은 도핑 부분들로의 이온 주입을 포함한다. 그 다음, 드라이 에치 공정은 소스/드레인 캐비티들을 형성하기 위해 기판의 도핑된 영역들, 및 일부 경우들에서, 각각의 팁 영역들을 에칭하기 위해 사용될 수 있다. 드라이 에치 공정이 완료된 후에, 습식 에치는 예를 들어 영역들을 세척하고 더 에칭하기 위해 사용될 수 있다. 그러한 습식 에칭(종래의 또는 맞춤 습식 에치 화학 작용들을 사용하여 수행될 수 있음)은 오염물질들 예컨대 탄소, 플루오르, 클로로플루오르카본들, 및 산화물들 예컨대 실리콘 산화물을 제거하여 후속 공정들이 수행될 수 있는 깨끗한 표면을 제공하기 위해 사용될 수 있다. 게다가, 및 단결정 실리콘 기판을 가정하면, 습식 에칭은 또한 <111> 및 <001> 결정 평면들을 따라 기판의 얇은 부분을 제거하여 고품질 에피택셜 퇴적이 발생할 수 있는 부드러운 표면을 제공하기 위해 사용될 수 있다. 일부 예시적 경우들에서, 에칭되는 기판의 얇은 부분은 예를 들어 5 nm까지의 두께일 수 있고 또한 잔류 오염물질들을 제거할 수 있다. 이해되는 바와 같이, 일부 실시예들에서, 소스/드레인 영역들은 리세스되거나 다른 방법으로 에칭될 필요가 없다. 그러한 경우들에서, 소스/드레인 재료들은 임의의 에칭 없이 반도체 기판 상에 형성될 수 있다.
도 2a는 상기에 다양하게 설명된 바와 같이, 기판(200) 상에 STI를 수행한(102) 후에, 채널 영역 위에 게이트 스택을 형성하고(104)(게이트 스택은 게이트 유전체 층(202), 게이트 전극 층(204), 및 임의적 하드마스크(206)을 포함함), 소스/드레인 캐비티들(212/214)을 에칭(106)하는 예시적 최종 구조체를 도시한다. 임의적 게이트 하드마스크 층(206)은 후속 에치 및/또는 이온 주입 공정들로부터 게이트 전극(204)을 보호하는 것과 같은 처리 동안에 특정 이득들 또는 사용들을 제공하기 위해 사용될 수 있다. 하드마스크 층(206)은 전형적인 하드마스크 재료들, 예컨대 실리콘 이산화물, 실리콘 질화물, 및/또는 다른 종래의 절연체 재료들을 사용하여 형성될 수 있다.
또한 도 2a에서 알 수 있는 바와 같이, 스페이서들(208)은 임의적 팁 영역들(212A/214A) 각각을 포함하는 게이트 스택 및 소스/드레인 캐비티들(212/214)에 인접하여 형성된다. 스페이서들(208)은 예를 들어 종래의 재료들 예컨대 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 스페이서 재료들을 사용하여 형성될 수 있다. 스페이서들(208)의 폭은 형성되는 트랜지스터에 대한 설계 요건들에 기초하여 일반적으로 선택될 수 있다. 소스/드레인 캐비티들(212/214)은 이러한 예시적 실시예에서 소스/드레인 영역들의 위치를 효과적으로 정의하고, 알 수 있는 바와 같이, 소스/드레인 캐비티 팁 영역들(212A/214A)은 게이트 유전체(302)를 언더커팅한다.
도 1의 방법은 일 실시예에 따라, 도 2b의 최종 구조체에 도시된 바와 같이, 소스/드레인 영역들을 다시 성장시키기 위해 소스/드레인 캐비티들(212/214) 각각에서 희생 SiGe 층(218/220)을 퇴적하는 단계(108)로 계속된다. 도 1의 방법에서, SiGe 층은 본원에서 논의되는 바와 같이, Si 기판의 표면을 노출하기 위해 후속 처리에서 제거되는 희생 층이도록 의도되는 것을 상기한다. SiGe 층이 희생인 실시예들에서, SiGe 층은 일부 경우들에서 15 내지 30% Ge를 포함할 수 있다. 하지만, 일부 사례들에서, 희생 층은 범위가 10% Ge에서 순수 Ge까지 이를 수 있다. 게다가, 희생 SiGe 층은 또한 일부 경우들에서 비도핑될 수 있다. 하지만, 다른 경우들에서, 희생 층은 p형 도핑의 일부 양을 가질 수 있다.
도 1a의 방법에서, SiGe 층(218'/220')(도 2bb에 도시된 바와 같이 소스/드레인 캐비티들(212/214)에 퇴적됨(108'))은 기능 소스/드레인 층이도록 의도된다. 그러한 실시예들에서, 기능 SiGe 층은 (예를 들어, 성능 이유들로 스트레인을 최대화하기 위해) 일부 경우들에서, 30 내지 70% Ge를 포함할 수 있다. 게다가, 그러한 실시예들에서, SiGe 층은 기능 소스/드레인 층(후속 제거되는 희생 층인 것과 대조적으로)이므로 p형 도핑(예를 들어, B 도핑)된다. 예를 들어, B 농도는 SiGe 층(218'/220')이 p-MOS 디바이스에 대한 기능 층인 것을 허용하기 위해 1E20 cm-3, 또는 임의의 다른 적절한 농도를 초과할 수 있다. 도 1a의 방법은 도 2bb에 도시된 최종 예시적 구조체를 형성하기 위해, 소스/드레인 위치들 내의 SiGe 층(218'/220') 상에 Si 클래딩 층을 퇴적(109)하는 단계로 계속된다.
퇴적(108, 108', 및 109)은 예를 들어 선택적 에피택셜 퇴적을 사용하여 수행될 수 있지만, 임의의 적절한 퇴적 공정이 사용될 수 있다. 예를 들어, 퇴적(108 및 109)은 CVD 반응기, LPCVD 반응기, 또는 초고 진공 CVD(ultra-high vacuum CVD)(UHVCVD)로 수행될 수 있다. 일부 예시적 경우들에서, 반응기 온도는 예를 들어 600℃와 800℃ 사이에 있을 수 있고 반응기 압력은 예를 들어 1과 760 토르 사이에 있을 수 있다. 캐리어 가스는 예를 들어 적절한 흐름 속도, 예컨대 10 내지 50 SLM으로 수소 또는 헬륨을 포함할 수 있다. 일부 예시적 경우들에서, 에칭 제는 퇴적의 선택의 선택도를 증가시키기 위해 첨가될 수 있다. 예를 들어, HCl 또는 Cl2는 예를 들어 50 내지 300 SCCM 범위인 흐름 속도로 첨가될 수 있다. p형 도핑의 경우들에서(예를 들어, SiGe 층(218'/220')이 p형 도핑되는 경우에), 붕소, 즉 희석된 B2H6의 인시튜 도핑이 사용될 수 있다(예를 들어, B2H6은 1 내지 20%로 H2에서 희석될 수 있음). 예를 들어, 희석된 B2H6은 3% 농도 및 10 내지 100 SCCM의 범위인 흐름 속도로 사용될 수 있다. 일부 경우들에서, 퇴적은 재료들 및/또는 p형 도펀트의 농도에 기초한 단계적 퇴적일 수 있다. 다양한 다른 적절한 퇴적 기술들은 본 개시내용을 고려하여 분명해지는 바와 같이 사용될 수 있다.
도 1 및 도 1a의 방법들은 도 2c에 도시된 구조체를 형성하기 위해 통상적으로 행해지는 바와 같이 절연체 층(230)을 퇴적하는 단계(110) 및 그 다음 연마/평탄화하는 단계로 계속된다. 도 1a의 경우에, 클래딩 층(222)은 기능 SiGe 층들(218'/220')의 위에 도시되는 것을 주목한다. 절연체 층(230)은 트랜지스터 및 집적 회로 구조체들을 위한 절연체 층들에서의 적용성으로 공지된 재료들, 예컨대 로우 k 유전체(절연체) 재료들을 사용하여 형성될 수 있다. 그러한 절연체 재료들은 예를 들어, 산화물들 예컨대 실리콘 이산화물(Si02) 및 탄소 도핑된 산화물(carbon doped oxide)(CDO), 실리콘 질화물, 유기 폴리머들 예컨대 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌, 플루오로실리케이트 글래스(fluorosilicate glass)(FSG), 및 오르가노실리케이트들 예컨대 실세스퀴옥산, 실록산, 또는 오르가노실리케이트 글래스를 포함한다. 일부 예시적 구성들에서, 절연체 층은 그것의 유전체 상수를 더 감소시키기 위해 구멍들 또는 다른 공극들을 포함할 수 있다.
도 1 및 도 1a의 방법들은 예를 들어 도 2d에 도시된 예시적 최종 게이트 구조체를 형성하기 위해 RMG 공정을 사용하여 게이트 스택을 제거하고 대체하는 단계(112)로 임의로 계속될 수 있다. 그러한 임의적 경우들에서, 방법은 종래에 행해진 바와 같이 에칭 공정을 사용하여 게이트 스택(하이 k 게이트 유전체 층(202), 희생/더미 게이트 전극(204), 및 하드마스크 층(206)을 포함함)을 제거하는 단계를 포함할 수 있다. 대체 구현들에서, 희생/더미 게이트 전극(204)(및 하드마스크 층(206))만이 제거된다. 게이트 유전체(202)가 제거되면, 방법은 트렌치 개구부로 새로운 게이트 유전체 층을 퇴적하는 단계를 포함할 수 있다. 이전에 설명된 것들과 같은 임의의 적절한 하이 k 유전체 재료들, 예컨대 하프늄 산화물이 여기서 사용될 수 있다. 동일한 퇴적 공정들이 또한 사용될 수 있다. 게이트 유전체(202)의 대체는 예를 들어 건식 및 습식 에치 공정들의 적용 동안에 원래 게이트 유전체 층에 발생할 수 있었던 임의의 손상을 처리하기 위해, 및/또는 로우 k 또는 희생 유전체 재료를 하이 k 또는 다른 방식으로 원하는 게이트 유전체 재료로 대체하기 위해 사용될 수 있다. 그 다음, 방법은 트렌치로 및 게이트 유전체 층 위에 금속 게이트 전극 층을 퇴적하는 단계로 계속될 수 있다. 금속 게이트 전극 층을 형성하기 위해 종래의 금속 퇴적 공정들, 예컨대 CVD, ALD, PVD, 무전해 도금, 또는 전기 도금이 사용될 수 있다. 금속 게이트 전극 층은 예를 들어 p형 일함수 금속, 예컨대 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 예를 들어 루테늄 산화물을 포함할 수 있다. 일부 예시적 구성들에서, 2개 이상의 금속 게이트 전극 층들이 퇴적될 수 있다. 예를 들어, 일함수 금속은 적절한 금속 게이트 전극 충전 금속 예컨대 알루미늄 전에 퇴적될 수 있다. 도 2d는 일 실시예에 따라, 트렌치 개구부로 퇴적되었던 예시적 하이 k 게이트 유전체 층(203) 및 금속 게이트 전극(205)을 예시한다. 그러한 RMG 공정은 그렇게 요구되면, 도 1 및 도 1a의 방법에서 상이한 시간에 수행될 수 있는 것을 주목한다.
도 1 및 도 1a의 방법들은 n-컨택트들로부터 개별적으로 p-컨택트들을 개방하기 위해 컨택트 패턴화를 허용하도록 통상적으로 행해지는 바와 같이 n형(예를 들어, n-MOS) 소스/드레인 영역들(존재하는 경우)을 마스킹 오프하는 단계(114)로 임의로 계속될 수 있다. 그러한 경우들에서, n형 영역들을 마스킹 오프하는 단계(114)는 p-컨택트들의 후속 처리 동안에 그것들을 보호한다. 이것은 또한 n-컨택트들이 독립적으로 개방될 때, n형 특정 금속이 컨택트 저항 저하 이유들을 위해 사용될 수 있는 이득을 제공할 수 있다. 게다가, 부가 이득은 종래의 컨택트 처리에서와 같이, 연결되지 않아야 하는 p 및 n-컨택트 금속들의 결과로서 수용될 수 있다. 마스킹 오프(114)는 n-MOS 및 p-MOS 트랜지스터들 둘 다를 갖는 CMOS 디바이스를 위해 의도되는 구조체들에서 사용될 수 있다.
도 1의 방법은 예시적 최종 구조체 2E에 도시된 바와 같이 소스/드레인 컨택트 트렌치들(240)을 형성하기 위해 에칭하는 단계(116)로 계속된다. 또한 알 수 있는 바와 같이, SiGe 층(218/220)은 컨택트 트렌치 에치(116)를 수행하는 결과로서 부가 처리를 위해 재노출된다. SiGe 층(218/220)이 도 1의 예시적 방법에서 희생이기 때문에, 임의의 적절한 건식 및/또는 습식 에치 공정들이 사용될 수 있다. n-컨택트 영역들이 마스킹 오프(114)되는 임의적 경우에, p형 컨택트 영역들만이 컨택트 트렌치 에치(116) 동안에 재노출될 수 있는 것을 상기한다.
도 1a의 방법은 예시적 최종 구조체 2ee에 도시된 바와 같이 소스/드레인 컨택트 트렌치들(240')을 형성하기 위해 에칭하는 단계(116')로 계속된다. 또한 알 수 있는 바와 같이, Si 클래딩 층(222)은 컨택트 트렌치 에치(116')를 수행하는 결과로서 부가 처리를 위해 재노출된다. 이러한 예시적 방법에서, 컨택트 트렌치 에치(116')는 후속 퇴적을 위해 Si 클래딩 층(222)을 보존하기 위해 수행될 수 있다. 그러한 경우들에서, 에치 정지 층은 Si 클래딩 층(222)을 보존하는 것을 돕기 위해 사용될 수 있고 에치 정지 층(절연체 층(230)과 충분히 상이한 에치 속도들을 갖는 질화물, 탄화물, 또는 임의의 다른 재료일 수 있음)은 절연체 층(230)을 퇴적하기(110) 전에 퇴적될 수 있다. 따라서, 에치 정지 층이 사용되는 경우들에서 컨택트 트렌치 에치(116')를 수행할 때, 제1 에치는 p-컨택트 영역들로부터 절연체 층(230)을 제거하지만, 에지 정치 층에서 효과적으로 정지되기 위해 수행될 수 있고, 그 다음 제2 에치는 에치 정지 층을 제거하지만, Si 클래딩 층(222)에서 효과적으로 정지되기 위해 수행될 수 있다.
도 1의 방법은 도 2f에 도시된 예시적 최종 구조체를 형성하기 위해, 소스/드레인 영역들로부터 희생 SiGe 층(218/220)을 제거하는 에칭(117)으로 계속된다. 도 2f에서 알 수 있는 바와 같이, 재형성되는 소스/드레인 캐비티들(212/214)은 도 2a에 도시된 소스/드레인 캐비티들과 동일한 캐비티들이거나 유사할 수 있다. SiGe 층(218/220)(이러한 실시예에서, 희생 층임)은 Si 및 절연체 재료들에 선택적인 에치(117)를 사용하여 제거될 수 있다(예를 들어, 그것은 Si 또는 절연체 재료들을 효과적으로 제거하지 않거나, SiGe 층(218/220)이 제거되는 속도와 비교되는 바와 같이 훨씬 더 느린 속도로 재료들을 제거함). 그러한 선택적 에치들은 예를 들어 물, 질산, 유기산(예를 들어, 아세스산 또는 시트르산), 및/또는 플루오르화 수소산을 포함하는 습식 에치들을 포함할 수 있고, 선택적 에치들은 예를 들어 대략 300Å/min의 사용가능 에치 속도를 가질 수 있다.
도 1 및 도 1a의 방법들은 Si 표면 상의 소스/드레인 영역들에서 p형 Ge-풍부 재료를 퇴적하는 단계(118)로 계속된다. 도 1의 방법의 경우에, Ge-풍부 층(224/226)은 도 2g의 예시적 최종 구조체에 도시된 바와 같이, Si 기판(200)의 표면 상에 퇴적된다. 도 1a의 방법의 경우에, Ge-풍부 층(224'/226')은 도 2gg의 예시적 최종 구조체에 도시된 바와 같이, Si 클래딩 층(222)의 표면 상에 퇴적된다. 퇴적(118)은 본원에 다양하게 설명된 바와 같이(예를 들어, 퇴적(108 및 109)을 참조하여 논의되는 기술들, 또는 임의의 다른 적절한 퇴적 기술을 사용하여) 수행될 수 있다. 일부 예시적 경우들에서, 퇴적(118)은 예를 들어 섭씨 550 또는 500도의 최대 온도들을 포함하는 처리로 수행될 수 있다. 그러한 경우들에서, 처리 열 비용 제약들은 상기 설명된 임의적 RMG 공정 동안에 게이트 전극을 위해 사용되는 금속 게이트 재료에 의존할 수 있다. 일부 예시적 경우들에서, 희생 SiGe 층을 제거하는 에칭(117) 및 Ge-풍부 층의 퇴적(118)은 원 위치에서 또는 에어 브레이크 없이 수행될 수 있다.
일부 실시예들에서, Ge-풍부 층 재료는 적어도 50% Ge로 구성될 수 있다. 따라서, Ge-풍부 층은 50 내지 100%의 범위의 Ge로 구성될 수 있다. 일부 실시예들에서, Ge-풍부 층은 Si(예를 들어, SiGe)를 포함할 수 있고 50 내지 99%의 범위의 Ge로 구성될 수 있다. 일부 실시예들에서, Ge-풍부 재료는 15%까지의 Sn을 갖는 주석(Sn)(예를 들어, GeSn)을 포함할 수 있다. 일부 그러한 실시예들에서, Ge-풍부 재료는 또한 Si의 트레이스 레벨들(예를 들어, <5%)을 포함할 수 있다. Ge-풍부 층은 p형 층이고 따라서 p형 도핑(예를 들어, B 도핑)되는 것을 상기한다. 일부 경우들에서, p형 Ge-풍부 층은 2E20 cm-3 주위의 레벨들에서 B 도핑될 수 있다. 하지만, 일부 사례들에서, p형 Ge-풍부 층은 일부 예시적 경우들에서, 5E19 cm-3 위의 및 5E21 cm-3까지의 레벨들에서 B 도핑될 수 있다.
그 다음, 도 1 및 도 1a의 방법은 소스/드레인 금속 컨택트 플러그들(250)을 퇴적하는 단계(120)로 계속될 수 있어, 도 2h 및 도 2hh에 도시된 예시적 구조체들을 야기한다. 소스/드레인 금속 컨택트 플러그들(250)은 일부 실시예들에서, 알루미늄 또는 텅스텐을 포함할 수 있지만, 임의의 적절한 전도성 컨택트 금속 또는 합금, 예컨대 은, 니켈-백금 또는 니켈-알루미늄 또는 니켈 및 알루미늄의 다른 합금들, 또는 티탄은 종래의 퇴적 공정들을 사용하여 사용될 수 있다. 소스/드레인 컨택트들의 금속화는 예를 들어 게르마늄화 공정(일반적으로, 컨택트 금속의 퇴적 및 후속 어닐링)을 사용하여 수행될 수 있다. 예를 들어, 니켈, 알루미늄, 니켈-백금 또는 니켈-알루미늄 또는 니켈 및 알루미늄의 다른 합금들, 또는 게르마늄 사전 비정질화 임플란트들을 갖거나 갖지 않는 티탄에 의한 게르마늄화는 저저항 게르마늄화물을 형성하기 위해 사용될 수 있다. Ge-풍부 층들은 본 개시내용을 고려하여 분명해지는 바와 같이, 금속-게르마늄화물 형성(예를 들어, 니켈-게르마늄)을 허용할 수 있다.
게르마늄화 공정은 또한 종래의 금속 규화물 시스템들에 비해 상당히 더 낮은 쇼트키 장벽 높이 및 개선된 컨택트 저항을 허용할 수 있다. 예를 들어, 종래의 트랜지스터들은 전형적으로 30 내지 40%의 범위의 Ge 농도로, 소스/드레인 SiGe 에피 공정을 사용한다. 그러한 종래의 시스템들 에피/규화물 계면 저항에 의해 제한되는 대략 140 Ohm-um의 외부 저항 값들을 나타내며, 계면 저항은 높고 장래의 게이트 피치 스케일링을 방해할 수 있다. 본 개시내용의 일부 실시예들은 p-MOS 디바이스들에서 외부 저항의 상당한 개선을 허용하며(예를 들어, 주어진 동작 전압에 대한 20 내지 30% 전류 흐름 개선을 야기함), 이는 p-MOS 디바이스 스케일링을 더 잘 지원할 수 있다. 따라서, 본원에 다양하게 설명되는 Si 표면 상에 직접 퇴적되는 Ge-풍부 층을 포함하는 소스/드레인 영역들을 갖는 트랜지스터들은 종래의 트랜지스터들과 비교하여 비교적 더 낮은 외부 저항 값들(예를 들어, 더 낮은 컨택트 저항)을 나타낼 수 있다.
비평면 구성
비평면 아키텍처는 예를 들어 핀형 또는 나노와이어/나노리본 구성들을 사용하여 구현될 수 있다. 핀형 트랜지스터는 반도체 재료의 얇은 스트립(일반적으로 핀으로 언급됨) 주위에 구축된다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는 표준 전계 효과 트랜지스터(field effect transistor)(FET) 노드들을 포함한다. 디바이스의 전도성 채널은 게이트 유전체 아래의 핀의 외부 측면들 상에/내에 상주한다. 구체적으로, 전류는 핀의 상단(기판 표면과 평행한 측면)을 따를 뿐만 아니라 핀의 양 측벽들(기판 표면에 수직인 측면들)을 따라 흐른다. 그러한 구성들의 전도성 채널은 핀의 3개의 상이한 외부 평면 영역들을 따라 본래 상주하기 때문에, 그러한 핀형 설계들은 트리게이트 또는 finFET 구성들로 때때로 언급된다. 다른 타입들의 핀형 구성들, 예컨대 소위 더블게이트 finFET들이 또한 이용가능하며, 전도성 채널은 핀의 2개의 측벽들만을 따라 주로 상주한다(및 핀의 상단을 따라 상주하지 않음).
도 1 및 도 1a의 방법들은 비평면 트랜지스터 아키텍처들에 적용될 수 있다. 도 3a 내지 도 3jj는 본 개시내용의 일부 실시예들에 따라, 그러한 방법들(도 1 및 도 1a)이 비평면 트랜지스터 아키텍처에 대해 수행되는 바와 같이 형성되는 예시적 구조체들을 예시한다. 도 1 내지 도 1a 및 도 2a 내지 도 2hh에 대해 상기의 이전 논의는 이해되는 바와 같이, 여기서 동일하게 적용가능하다. 유사한 번호부여는 설명의 용이성을 위해 도 3a 내지 도 3jj가 300s의 번호부여를 포함하는 반면에, 도 2a 내지 도 2hh가 200s의 번호부여를 포함하는 것을 제외하고, 도 2a 내지 도 2hh에 사용되는 바와 같이 도 3a 내지 도 3jj에서 특징들을 식별하기 위해 사용된다(예를 들어, 기판(200)은 기판(300)과 유사하고, 게이트 전극(204)은 게이트 전극(304)과 유사한 등등임). 도 3a에서 알 수 있는 바와 같이, 도시되는 비평면 구성은 핀형 구조체로 구현되며, 핀형 구조체는 기판(300) 및 기판으로부터 STI/분리 층(301)을 통해 연장되는 핀(310)을 포함한다.
도 3a는 기판(300) 상에 STI를 수행한(102) 후에 최종 구조체를 도시하며, 이는 이러한 예시적 경우에, 핀(310)을 형성하기 위해 STI 재료를 리세스하는 것을 포함했다. 도 3b는 게이트 스택(더미 게이트 전극(304) 및 임의적 더미 게이트 유전체를 포함함)을 형성한(104) 후에 도 3a의 구조체를 도시하며, 게이트 스택은 이러한 예시적 실시예에서 더미/희생 게이트 스택이다(그러나, 그럴 필요는 없음). 스페이서(308)는 또한 이러한 실시예에서, 상기 설명된 바와 같이 스페이서 퇴적 및 에치를 사용하여 형성될 수 있었던 게이트 스택 위에 형성되는 것을 주목한다. 도 3c는 소스/드레인 영역들(312/314)을 에칭한(106) 후에 도 3b의 구조체를 도시한다. 도 3d는 희생 SiGe 층(318/320)을 퇴적한(108) 후에 도 3c의 구조체를 도시한다. 도 3dd는 기능 SiGe 층(318'/320') 및 Si 클래딩 층(322)을 퇴적한(108') 후에 도 3c의 구조체를 도시한다. 희생 및 기능 SiGe 층들뿐만 아니라, 그러한 층들의 퇴적은 상기에 논의되었다.
도 3e는 절연체 층(330)을 퇴적한(110) 후에 도 3d의 구조체를 도시한다. 도 3f는 채널 영역(309)을 재노출하기 위해 더미 게이트 스택(더미 게이트 전극(304)을 포함함)을 제거한(112) 후에 도 3e의 구조체를 도시한다. 도 3g는 더미 게이트 스택을 새로운 게이트 스택(예를 들어, 새로운 게이트 유전체 및 금속 게이트 전극(305))으로 대체한(112) 후에 도 3f의 구조체를 도시한다. 일부 실시예들에서, 게이트 스택을 제거/대체하는 것(112)은 이전에 설명된 바와 같이, 임의적 공정일 수 있는 것을 주목한다. 도 3h는 p-컨택트들이 되는 영역들로부터 절연체(330)를 제거하기 위해 컨택트 트렌치 에치를 수행한(116) 후에 도 3g의 구조체를 도시한다. 도 3h는 또한 게이트 스택 상의 임의적 하드마스크(360)를 도시한다. n-컨택트 영역들(존재하는 경우)의 임의적 마스킹 오프(114)는 p-컨택트 영역들만을 개방하기 위해, 컨택트 트렌치 에치(116) 전에 수행될 수 있었던 것을 주목한다. 또한 Si 클래딩 층(322)은 본 개시내용을 고려하여 분명해지는 바와 같이, 기능 SiGe 층(318'/320')을 포함하는 일 실시예에서 도 3e 내지 도 3h에 도시되는 것을 주목한다.
도 3i는 소스/드레인 영역들로부터 SiGe 층(318/320)을 제거하고 소스/드레인 캐비티들(312/314)을 형성하기 위해 에칭(117) 후에 도 3h의 구조체를 도시한다. 도 3i에서 알 수 있는 바와 같이, 재형성되는 소스/드레인 캐비티들(312/314)은 도 3c에 도시된 소스/드레인 캐비티들과 동일한 캐비티들이거나, 유사할 수 있다. 도 3j는 p형 Ge-풍부 층(324/326)을 퇴적한(118) 후에 도 3i의 구조체를 도시한다. 도 3jj는 p형 Ge-풍부 층(324'/326')이 Si 클래딩 층(322) 상에 퇴적된 후에(컨택트 트렌치 에치(116')가 수행된 후에) 최종 구조체를 도시한다. 이러한 실시예에서, SiGe 층(318'/320')은 이전에 설명된 바와 같이 기능 p형 층이다. 그 다음, 금속 플러그들(도시되지 않음)은 본원에 설명된 바와 같이, 핀형 p-MOS 디바이스를 위한 컨택트들을 제공하기 위해, 도 3j/도 3jj의 소스/드레인 영역들에서 퇴적(120)될 수 있다. 레이아웃 및 설계 규칙들로 인해, 컨택트 트렌치 또는 금속 플러그들을 갖지 않는 비활성 트랜지스터들의 모집단이 있을 것이다. 이러한 더미 디바이스들은 원래 퇴적된 소스/드레인 재료를 라인의 끝에서 유지할 것이다.
예를 들어, 이러한 더미 디바이스들에 대해, 본원에 다양하게 설명되는 바와 같이 SiGe 층(희생이든, 기능이든 및 Si 층으로 덮이든)은 소스/드레인 영역들에 존재할 수 있고, 본원에 다양하게 설명되는 소스/드레인 컨택트 트렌치 에치 후에 퇴적되는 p형 Ge-풍부 층은 없을 것이다.
더 이해되는 바와 같이, 도시된 바와 같이 핀형 비평면 구성에 대한 대안은 핀(310)의 상단 위에 유전체/분리 층을 포함하는 더블게이트 아키텍처인 것을 주목한다. 게다가, 임의의 층들(SiGe 층들(318/320 및 318'/320'), Si 클래딩 층(322), 및 Ge-풍부 층(324/326 및 324'/326')을 포함함)의 예시적 형상들은 본 개시내용을 임의의 특정 소스/드레인 타입들 또는 형성 공정들에 제한하도록 의도되지 않고, 다른 형상들은 본 개시내용을 고려하여 분명해지는 것을 주목한다(예를 들어, 원형, 정사각형 또는 직사각형 영역들이 구현될 수 있음).
도 4 및 도 4a는 본 개시내용의 일부 실시예들에 따라 형성되는 나노와이어 트랜지스터 구조체들의 사시도들을 도시한다. 나노와이어 트랜지스터(게이트-올-라운드 FET로 때때로 언급됨)는 핀 기반 트랜지스터와 유사하게 구성되지만, 핀 대신에, 나노와이어가 사용되고 게이트 재료는 모든 측면들 상에서 채널 영역을 일반적으로 둘러싼다. 특정 설계에 따라, 일부 나노와이어 트랜지스터들은 예를 들어 4개의 유효 게이트들을 갖는다. 알 수 있는 바와 같이, 본원에 다양하게 설명된 것처럼, 도 4는 희생 SiGe 층으로 형성되는 나노와이어 트랜지스터 구조체를 도시하고 도 4a는 기능 SiGe 층으로 형성되는 나노와이어 트랜지스터 구조체를 도시한다. 도 4 및 도 4a는 2개의 나노와이어들(410)을 갖는 나노와이어 채널 아키텍처를 예시하지만, 다른 실시예들은 임의의 수의 와이어들을 가질 수 있다. 나노와이어들(410)은 예를 들어 p-채널 실리콘 또는 게르마늄 또는 SiGe 나노와이어에 의해 구현될 수 있다. 도 3j에 도시되는 핀형 구성에서처럼, 도 4에 도시된 나노와이어 구성은 소스/드레인 영역들 내의 Si 기판(400) 상에 퇴적되는 Ge-풍부 층(424/426)을 포함한다. 도 3jj에 도시된 핀형 구성에서와 같이, 도 4a에 도시된 나노와이어 구성은 Si 클래딩 층(422) 상에 퇴적되는(기능 p형 SiGe 층(418'/420') 상에 퇴적되는) Ge-풍부 층(424'/426')을 포함한다.
예시적 시스템
도 5는 본 개시내용의 하나 이상의 실시예들에 따라 구성되는 하나 이상의 트랜지스터들로 구현되는 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이에 제한되지 않는 다수의 구성요소들을 포함할 수 있으며, 그것의 각각은 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나, 그 안에 다른 방법으로 통합될 수 있다. 이해되는 바와 같이, 마더보드(1002)는 예를 들어 시스템(1000)의 메인 보드든지 메인 보드 상에 실장되는 도터보드든지 유일한 보드든지 등, 임의의 인쇄 회로 보드일 수 있다.
그것의 적용들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 하나 이상의 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(global positioning 시스템)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등)를 포함할 수 있지만, 이들에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함되는 구성요소들 중 어느 것은 본원에 다양하게 설명되는 바와 같이 하나 이상의 반도체 디바이스 구조체들을 포함할 수 있다(예를 들어, p-MOS 트랜지스터 디바이스들은 Si 표면 상에 직접 퇴적되는 Ge-풍부 층을 갖는 소스/드레인 영역들을 포함함). 이러한 트랜지스터 구조체들은 예를 들어 온보드 프로세서 캐시 또는 메모리 어레이를 구현하기 위해 사용될 수 있다. 일부 실시예들에서, 다수의 기능들은 하나 이상의 칩들로 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 프로세서로 다른 방법으로 통합될 수 있는 것을 주목함).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 및 컴퓨팅 시스템으로부터 데이터의 전송을 위해 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사선을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않지만, 일부 실시예들에서 디바이스들이 포함하지 않을 수 있는 것을 암시하지 않는다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들뿐만 아니라, 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 단거리 무선 통신들 예컨대 NFC, Wi-Fi, 및 블루투스에 전용될 수 있고, 제2 통신 칩(1006)은 장거리 무선 통신들 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지화되는 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이 하나 이상의 트랜지스터 구조체들로 구현되는 온보드 메모리 회로를 포함한다. 용어 "프로세서"는 예를 들어 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키지화되는 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적 실시예들에 따라, 통신 칩의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이 하나 이상의 트랜지스터 구조체들로 구현되는 하나 이상의 디바이스들(예를 들어, 온칩 프로세서 또는 메모리)을 포함한다. 본 개시내용을 고려하여 이해되는 바와 같이, 멀티표준 무선 능력은 프로세서(1004)로 직접 통합될 수 있다는 것을 주목한다(예를 들어, 임의의 칩들(1006)의 기능성은 개별 통신 칩들을 갖는 것보다는 오히려, 프로세서(1004)로 통합됨). 게다가, 프로세서(1004)는 그러한 무선 능력을 갖는 칩셋일 수 있는 것을 주목한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 안에 통합되는 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(1000)은 랩톱, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 시스템(1000)은 본원에서 다양하게 설명되는 바와 같이 데이터를 처리하거나 하나 이상의 트랜지스터 디바이스들을 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가 예시적 실시예들
이하의 예들은 다수의 순열들 및 구성들이 분명해지는 추가 실시예들과 관련된다.
예 1은 채널 영역을 갖는 기판; 채널 영역 위의 게이트 전극; 및 기판 상에 및/또는 내에 형성되고 채널 영역에 인접하는 소스/드레인 영역들 - 소스/드레인 영역들 각각은 실리콘(Si) 표면 상에 직접 퇴적되는 p형 게르마늄(Ge)-풍부 층을 포함하며, p형 Ge-풍부 층은 적어도 50% Ge를 포함함 - 을 포함하는 트랜지스터 디바이스이다.
예 2는 예 1의 발명 대상을 포함하며, 소스/드레인 영역들 내의 Si 표면은 기판의 표면이다.
예 3은 예 1의 발명 대상을 포함하며, 소스/드레인 영역들 내의 Si 표면은 p형 실리콘 게르마늄(SiGe) 층 상에 퇴적되는 Si 클래딩 층의 표면이다.
예 4는 예 3의 발명 대상을 포함하며, p형 SiGe 층은 30 내지 70% Ge를 포함한다.
예 5는 예 1 내지 예 4 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 실리콘 게르마늄(SiGe)을 포함한다.
예 6은 예 1 내지 예 4 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 15%까지의 Sn을 갖는 게르마늄 주석(GeSn)을 포함한다.
예 7은 예 6의 발명 대상을 포함하며, p형 Ge-풍부 층은 5%까지의 Si를 더 포함한다.
예 8은 예 1 내지 예 7 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 1E20 cm-3 위의 레벨들에서 붕소(B) 도핑된다.
예 9는 예 1 내지 예 8 중 어느 하나의 발명 대상을 포함하며, Si 표면은 비도핑되거나 IE19 cm-3 아래의 도핑 레벨들을 갖는다.
예 10은 예 1 내지 예 9 중 어느 하나의 발명 대상을 포함하며, 금속-게르마늄화물 소스/드레인 컨택트들을 더 포함한다.
예 11은 n-MOS 디바이스를 포함하는 CMOS 디바이스 및 예 1 내지 예 10 중 어느 하나의 발명 대상을 포함한다.
예 12는 예 1 내지 예 11 중 어느 하나의 발명 대상을 포함하며, 디바이스는 평면, 핀형, 나노와이어, 또는 나노리본 구성을 갖는다.
예 13은 예 1 내지 예 12 중 어느 하나의 발명 대상을 포함하는 집적 회로를 포함한다.
예 14는 예 13의 발명 대상을 포함하며, 부가 소스/드레인 영역들을 더 포함하며, 부가 소스/드레인 영역들은 금속 컨택트들이 없고 실리콘 게르마늄(SiGe) 층을 포함한다.
예 15는 예 14의 발명 대상을 포함하며, SiGe 층은 15 내지 30% Ge를 포함하고 비도핑된다.
예 16은 예 14의 발명 대상을 포함하며, SiGe 층 상에 퇴적되는 Si 클래딩 층을 더 포함하며, SiGe 층은 30 내지 70% Ge를 포함하고 p형 도핑된다.
예 17은 예 1 내지 예 16 중 어느 하나의 발명 대상을 포함하는 컴퓨팅 시스템을 포함한다.
예 18은 트랜지스터 디바이스를 형성하는 방법이며, 방법은 채널 영역을 갖는 실리콘(Si) 기판 상에 얕은 트렌치 분리(STI)를 수행하는 단계; 채널 영역 위에 게이트 스택을 형성하는 단계; 채널 영역에 인접하는 소스/드레인 영역들에서 희생 실리콘 게르마늄(SiGe) 층을 퇴적하는 단계; 게이트 스택 및 소스/드레인 영역들의 토포그래피 위에 절연체 재료를 퇴적하는 단계; 소스/드레인 컨택트 트렌치 에치를 수행하는 단계; 소스/드레인 컨택트 트렌치들로부터 희생 SiGe 층을 제거하고 Si 기판의 표면을 재노출하기 위해 에칭하는 단계; 및 Si 기판의 재노출된 표면 상의 소스/드레인 컨택트 트렌치들에서 p형 게르마늄(Ge)-풍부 층을 퇴적하는 단계 - p형 Ge-풍부 층은 적어도 50% Ge를 포함함 - 를 포함한다.
예 19는 예 18의 발명 대상을 포함하며, 게이트 스택 및 소스/드레인 영역들의 토포그래피 위에 절연체 재료를 퇴적한 후에 게이트 스택을 대체하기 위해 게이트 대체 공정을 수행하는 단계를 더 포함한다.
예 20은 예 18 내지 예 19 중 어느 하나의 발명 대상을 포함하며, p-컨택트 영역들만을 노출하기 위해 소스/드레인 컨택트 트렌치 에치를 수행하기 전에 n형 영역들을 마스킹 오프하는 단계를 더 포함한다.
예 21은 예 18 내지 예 20 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층 상에 금속 소스/드레인 컨택트들을 퇴적하는 단계를 더 포함한다.
예 22는 예 18 내지 예 21 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 섭씨 500도 미만의 온도들에서 퇴적된다.
예 23은 예 18 내지 예 22 중 어느 하나의 발명 대상을 포함하며, 희생 SiGe 층을 제거하는 에칭은 실리콘(Si) 및 절연체 재료들에 선택적인 SiGe 에치를 사용하는 단계를 포함한다.
예 24는 예 18 내지 예 23 중 어느 하나의 발명 대상을 포함하며, 희생 SiGe 층을 제거하는 에칭은 물, 질산, 유기산, 및/또는 플루오르화 수소산을 포함하는 습식 에치이다.
예 25는 예 18 내지 예 24 중 어느 하나의 발명 대상을 포함하며, 트랜지스터 디바이스는 p-MOS 또는 CMOS 디바이스이다.
예 26은 예 18 내지 예 25 중 어느 하나의 발명 대상을 포함하며, 디바이스는 평면, 핀형, 나노와이어, 또는 나노리본 구성을 갖는다.
예 27은 예 18 내지 예 26 중 어느 하나의 발명 대상을 포함하며, SiGe 층은 15 내지 30% Ge를 포함하고 비도핑된다.
예 28은 예 18 내지 예 27 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 실리콘 게르마늄(SiGe)을 포함한다.
예 29는 예 18 내지 예 27 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 15%까지의 Sn을 갖는 게르마늄 주석(GeSn)을 포함한다.
예 30은 예 29의 발명 대상을 포함하며, p형 Ge-풍부 층은 5%까지의 Si를 더 포함한다.
예 31은 예 18 내지 예 30 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 1E20 cm-3 위의 레벨들에서 붕소(B) 도핑된다.
예 32는 트랜지스터 디바이스를 형성하는 방법이며, 방법은 채널 영역을 갖는 기판 상에 얕은 트렌치 분리(STI)를 수행하는 단계; 채널 영역 위에 게이트 스택을 형성하는 단계; 채널 영역에 인접하는 소스/드레인 영역들에서 p형 실리콘 게르마늄(SiGe) 층을 퇴적하는 단계; p형 SiGe 층 상에 실리콘(Si) 클래딩 층을 퇴적하는 단계; 게이트 스택 및 소스/드레인 영역들의 토포그래피 위에 절연체 재료를 퇴적하는 단계; 소스/드레인 컨택트 트렌치 에치를 수행하는 단계; 및 소스/드레인 컨택트 트렌치들 내의 Si 클래딩 층 상에 p형 게르마늄(Ge)-풍부 층을 퇴적하는 단계 - p형 Ge-풍부 층은 적어도 50% Ge를 포함함 - 를 포함한다.
예 33은 예 32의 발명 대상을 포함하며, 게이트 스택 및 소스/드레인 영역들의 토포그래피 위에 절연체 재료를 퇴적한 후에 게이트 스택을 대체하기 위해 게이트 대체 공정을 수행하는 단계를 더 포함한다.
예 34는 예 32 내지 예 33 중 어느 하나의 발명 대상을 포함하며, p-컨택트 영역들만을 노출하기 위해 소스/드레인 컨택트 트렌치 에치를 수행하기 전에 n형 영역들을 마스킹 오프하는 단계를 더 포함한다.
예 35는 예 32 내지 예 34 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층 상에 금속 소스/드레인 컨택트들을 퇴적하는 단계를 더 포함한다.
예 36은 예 32 내지 예 35 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 섭씨 500도 미만의 온도들에서 퇴적된다.
예 37은 예 32 내지 예 36 중 어느 하나의 발명 대상을 포함하며, 절연체 층을 퇴적하기 전에 게이트 스택 및 소스/드레인 영역들의 토포그래피 위에 에치 정지 층을 퇴적하는 단계를 더 포함하며, 에치 정지 층은 소스/드레인 컨택트 트렌치 에치 동안에 Si 클래딩 층을 보호하는 것을 돕는다.
예 38은 예 37의 발명 대상을 포함하며, 에치 정지 층은 질화물 또는 탄화물 재료 중 하나이다.
예 39는 예 32 내지 예 38 중 어느 하나의 발명 대상을 포함하며, 트랜지스터 디바이스는 p-MOS 또는 CMOS 디바이스이다.
예 40은 예 32 내지 예 39 중 어느 하나의 발명 대상을 포함하며, 디바이스는 평면, 핀형, 나노와이어, 또는 나노리본 구성을 갖는다.
예 41은 예 32 내지 예 40 중 어느 하나의 발명 대상을 포함하며, SiGe 층은 30 내지 70% Ge를 포함한다.
예 42는 예 32 내지 예 41 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 실리콘 게르마늄(SiGe)을 포함한다.
예 43은 예 32 내지 예 42 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 15%까지의 Sn을 갖는 게르마늄 주석(GeSn)을 포함한다.
예 44는 예 43의 발명 대상을 포함하며, p형 Ge-풍부 층은 5%까지의 Si를 더 포함한다.
예 45는 예 32 내지 예 44 중 어느 하나의 발명 대상을 포함하며, p형 Ge-풍부 층은 1E20 cm-3 위의 레벨들에서 붕소(B) 도핑된다.
예시적 실시예들의 이전 설명은 예시 및 설명의 목적들을 위해 제시되었다. 총망라하거나 본 개시내용을 개시된 정확한 형태들에 제한하도록 의도되지 않는다. 많은 수정들 및 변형들은 본 개시내용을 고려하여 가능하다. 본 개시내용의 범위는 이러한 상세한 설명에 의해 제한되는 것이 아니라, 오히려 이에 첨부된 청구항에 의해 제한되도록 의도된다. 이 출원에 우선권을 주장하는 장래의 제출 출원들은 상이한 방식으로 개시된 발명 대상을 청구하고, 본원에 다양하게 개시되거나 다양한 방법으로 증명되는 바와 같이 하나 이상의 제한들 중 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. 트랜지스터 디바이스로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 전극; 및
    상기 채널 영역에 인접하는 소스/드레인 영역들
    을 포함하고, 상기 소스/드레인 영역들 각각은 실리콘(Si) 표면과 직접 접촉하는 p형 게르마늄(Ge)-풍부 층을 포함하며, 상기 p형 Ge-풍부 층은 적어도 50% Ge를 포함하고 15%까지의 Sn을 갖는 게르마늄 주석(GeSn)을 포함하는 트랜지스터 디바이스.
  2. 제1항에 있어서, 상기 소스/드레인 영역들 내의 상기 Si 표면은 상기 기판의 표면인 트랜지스터 디바이스.
  3. 제1항에 있어서, 상기 소스/드레인 영역들 내의 상기 Si 표면은 p형 실리콘 게르마늄(SiGe) 층 상에 퇴적되는 Si 클래딩 층의 표면인 트랜지스터 디바이스.
  4. 제3항에 있어서, 상기 p형 SiGe 층은 30 내지 70% Ge를 포함하는 트랜지스터 디바이스.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 p형 Ge-풍부 층은 5%까지의 Si를 더 포함하는 트랜지스터 디바이스.
  8. 제1항에 있어서, 상기 p형 Ge-풍부 층은 1E20 cm-3 위의 레벨들에서 붕소(B) 도핑되는 트랜지스터 디바이스.
  9. 제1항에 있어서, 상기 Si 표면은 비도핑(undoped)되거나 1E19 cm-3 아래의 도핑 레벨들을 갖는 트랜지스터 디바이스.
  10. 제1항에 있어서, 금속-게르마늄화물 소스/드레인 컨택트들(metal-germanide source/drain contacts)을 더 포함하는 트랜지스터 디바이스.
  11. n-MOS 디바이스 및 제1항의 디바이스를 포함하는 CMOS 디바이스.
  12. 제1항에 있어서, 상기 디바이스는 평면, 핀형(finned), 나노와이어, 또는 나노리본 구성을 갖는 트랜지스터 디바이스.
  13. 제1항의 디바이스를 포함하는 집적 회로.
  14. 제13항에 있어서, 부가 소스/드레인 영역들을 더 포함하며, 상기 부가 소스/드레인 영역들은 금속 컨택트들이 없고 실리콘 게르마늄(SiGe) 층을 포함하는 집적 회로.
  15. 제1항의 디바이스를 포함하는 컴퓨팅 시스템.
  16. 트랜지스터 디바이스를 형성하는 방법으로서,
    채널 영역을 갖는 실리콘(Si) 기판 상에 얕은 트렌치 분리(shallow trench isolation)(STI)를 수행하는 단계;
    상기 채널 영역 위에 게이트 스택을 형성하는 단계;
    상기 채널 영역에 인접하는 소스/드레인 영역들에서 희생 실리콘 게르마늄(SiGe) 층을 퇴적하는 단계;
    상기 게이트 스택 및 소스/드레인 영역들의 토포그래피(topography) 위에 절연체 재료를 퇴적하는 단계;
    소스/드레인 컨택트 트렌치 에치(source/drain contact trench etch)를 수행하는 단계;
    상기 소스/드레인 컨택트 트렌치들로부터 상기 희생 SiGe 층을 제거하고 상기 Si 기판의 표면을 재노출하기 위해 에칭하는 단계; 및
    상기 Si 기판의 재노출된 표면 상의 상기 소스/드레인 컨택트 트렌치들에서 p형 게르마늄(Ge)-풍부 층을 퇴적하는 단계
    를 포함하고, 상기 p형 게르마늄(Ge)-풍부 층은 상기 Si 기판의 재노출된 표면과 직접 접촉하며, 상기 p형 Ge-풍부 층은 적어도 50% Ge를 포함하고 15%까지의 Sn을 갖는 게르마늄 주석(GeSn)을 포함하는 방법.
  17. 제16항에 있어서, 상기 p형 Ge-풍부 층은 섭씨 500도(degrees C) 미만의 온도들에서 퇴적되는 방법.
  18. 제16항에 있어서, 상기 희생 SiGe 층을 제거하기 위해 에칭하는 단계는 실리콘(Si) 및 절연체 재료들에 선택적인 SiGe 에치를 사용하는 단계를 포함하는 방법.
  19. 제16항에 있어서, 상기 희생 SiGe 층을 제거하는 에칭은 물, 질산, 유기산, 및/또는 플루오르화 수소산을 포함하는 습식 에치인 방법.
  20. 제16항에 있어서, 상기 SiGe 층은 15 내지 30% Ge를 포함하고 비도핑되는 방법.
  21. 트랜지스터 디바이스를 형성하는 방법으로서,
    채널 영역을 갖는 기판 상에 얕은 트렌치 분리(STI)를 수행하는 단계;
    상기 채널 영역 위에 게이트 스택을 형성하는 단계;
    상기 채널 영역에 인접하는 소스/드레인 영역들에서 p형 실리콘 게르마늄(SiGe) 층을 퇴적하는 단계;
    상기 p형 SiGe 층 상에 실리콘(Si) 클래딩 층을 퇴적하는 단계;
    상기 게이트 스택 및 소스/드레인 영역들의 토포그래피 위에 절연체 재료를 퇴적하는 단계;
    소스/드레인 컨택트 트렌치 에치를 수행하는 단계; 및
    상기 소스/드레인 컨택트 트렌치들 내의 상기 Si 클래딩 층 상에 p형 게르마늄(Ge)-풍부 층을 퇴적하는 단계
    를 포함하고, 상기 p형 게르마늄(Ge)-풍부 층은 상기 Si 클래딩 층과 직접 접촉하며, 상기 p형 Ge-풍부 층은 적어도 50% Ge를 포함하고 15%까지의 Sn을 갖는 게르마늄 주석(GeSn)을 포함하는 방법.
  22. 제21항에 있어서, 상기 p형 Ge-풍부 층은 섭씨 500도 미만의 온도들에서 퇴적되는 방법.
  23. 제21항에 있어서, 상기 절연체 재료를 퇴적하기 전에 상기 게이트 스택 및 소스/드레인 영역들의 토포그래피 위에 에치 정지 층을 퇴적하는 단계를 더 포함하며, 상기 에치 정지 층은 소스/드레인 컨택트 트렌치 에치 동안에 상기 Si 클래딩 층을 보호하는 것을 돕는 방법.
  24. 제23항에 있어서, 상기 에치 정지 층은 질화물 또는 탄화물 재료 중 하나인 방법.
  25. 제21항에 있어서, 상기 SiGe 층은 30 내지 70% Ge를 포함하는 방법.
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