KR102216424B1 - 유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들 - Google Patents

유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들 Download PDF

Info

Publication number
KR102216424B1
KR102216424B1 KR1020167011302A KR20167011302A KR102216424B1 KR 102216424 B1 KR102216424 B1 KR 102216424B1 KR 1020167011302 A KR1020167011302 A KR 1020167011302A KR 20167011302 A KR20167011302 A KR 20167011302A KR 102216424 B1 KR102216424 B1 KR 102216424B1
Authority
KR
South Korea
Prior art keywords
gcl
gate
source
drain
cavities
Prior art date
Application number
KR1020167011302A
Other languages
English (en)
Other versions
KR20160098172A (ko
Inventor
아난드 에스. 머티
닉 린더트
글렌 에이. 글래스
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160098172A publication Critical patent/KR20160098172A/ko
Application granted granted Critical
Publication of KR102216424B1 publication Critical patent/KR102216424B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

소스 및 드레인 영역들과 채널의 계면들에서 게이트 제어 층(GCL)의 퇴적을 통해 유효 전기 게이트 길이(Leff)를 증가시킴으로써, 트랜지스터의 채널에 걸쳐 게이트 제어를 개선하는 기술들이 개시된다. GCL은 교체 S/D 퇴적을 사용하여 트랜지스터를 형성할 때 퇴적될 수 있는 공칭으로 비도핑된 층(또는 고농도로 도핑된 S/D 충전 재료에 비해, 실질적으로 더 낮게 도핑된 층)이다. GCL은 그러한 캐비티들이 형성된 후에 및 고농도로 도핑된 S/D 충전 재료가 퇴적되기 전에 S/D 캐비티들에 선택적으로 퇴적될 수 있다. 이러한 방식으로, GCL은 게이트 스택에 의해 소스 및 드레인 언더랩 (Xud)를 감소시키고 고농도로 도핑된 소스 및 드레인 영역들을 더 분리한다. 이것은 차례로 유효 전기 게이트 길이(Leff)를 증가시키고 게이트가 채널에 걸쳐 갖는 제어를 개선한다.

Description

유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들{TECHNIQUES FOR IMPROVING GATE CONTROL OVER TRANSISTOR CHANNEL BY INCREASING EFFECTIVE GATE LENGTH}
반도체 기판 상에 형성되는 트랜지스터들, 다이오드들, 저항기들, 커패시터들, 및 다른 수동 및 능동 전자 디바이스들을 포함하는 회로 디바이스들의 증가된 성능은 전형적으로 그들 디바이스들의 설계, 제조, 및 동작 동안에 고려되는 주요 인자이다. 예를 들어, 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS)에 사용되는 것들과 같은 금속-산화물-반도체(metal-oxide-semiconductor)(MOS) 트랜지스터 반도체 디바이스들의 설계 및 제조 또는 형성 동안에, 각각의 처리 생성이 영역당 더 많은 트랜지스터를 지원하도록 피치를 크기 조정하는 것이 종종 요구된다. 일반적으로, 트랜지스터 게이트들의 임계 치수들은 전체 피치를 축소하기 위해 축소된다.
도 1은 본 개시내용의 하나 이상의 실시예들에 따라, 게이트 제어 층(gate control layer)(GCL)을 포함하는 금속-산화물-반도체(MOS) 트랜지스터를 형성하는 방법이다.
도 2a 내지 도 2k는 일부 실시예들에 따라, 도 1의 방법이 평면 또는 비평면 트랜지스터 아키텍처에 대해 수행됨에 따라 형성되는 예시적인 구조체들을 예시한다.
도 3a 내지 도 3c는 본 개시내용의 일 실시예에 따라 구성되는 GCL을 포함하는 예시적인 비평면 아키텍처 구조체들의 사시도들을 도시한다.
도 4a는 본 개시내용의 일부 실시예들에 따라, GCL을 포함하는 트랜지스터에 대한 고정 누설량에서 트랜지스터가 턴 온되는 전압(Vt) 대 소스/드레인(source/drain)(S/D) 언더랩 거리(Xud)를 예시하는 그래프이다.
도 4b는 본 개시내용의 일부 실시예들에 따라, GCL을 포함하는 트랜지스터에 대한 주어진 게이트 전압에서의 소스 대 드레인 전류 누설(IL) 대 S/D 언더랩 거리(Xud)를 예시하는 그래프이다.
도 5는 예시적인 실시예에 따라 구성되는 하나 이상의 트랜지스터 구조체들로 구현되는 컴퓨팅 시스템을 예시한다.
소스 및 드레인 영역들과 채널의 계면들에서 게이트 제어 층(GCL)의 퇴적을 통해 유효 전기 게이트 길이(Leff)를 증가시킴으로써, 트랜지스터의 채널에 걸쳐 게이트 제어를 개선하는 기술들이 개시된다. GCL은 교체 S/D 퇴적을 사용하여 트랜지스터를 형성할 때 퇴적될 수 있는 공칭으로 비도핑된 층(또는 고농도로 도핑된 S/D 충전 재료에 비해, 실질적으로 더 낮게 도핑된 층)이다. GCL은 그러한 캐비티들이 형성된 후에 및 고농도로 도핑된 S/D 충전 재료가 퇴적되기 전에 S/D 캐비티들에 선택적으로 퇴적될 수 있다. 이러한 방식으로, GCL은 게이트 스택에 의해 소스 및 드레인 언더랩 거리(Xud)를 감소시키고 고농도로 도핑된 소스 및 드레인 영역들을 더 분리한다. 이것은 차례로 유효 전기 게이트 길이(Leff)를 증가시키고 (예를 들어, 게이트 전압이 제거될 때 채널 전류를 턴 오프하는 효율을 증가시킴으로써) 게이트가 채널에 걸쳐 갖는 제어를 개선한다.
일반적 개요
이전에 설명된 바와 같이, 트랜지스터 게이트들의 임계 치수들은 전체 피치를 축소하고 영역당 더 많은 트랜지스터를 지원하기 위해 축소될 수 있다. 트랜지스터 게이트의 임계 치수를 축소하는 것은 그러한 트랜지스터의 소스 및 드레인을 서로 더 가깝게 있게 한다. 트랜지스터 소스 및 드레인은 또한 S/D가 게이트 전극 또는 게이트 스택 아래에 연장되는 정도인 소스/드레인(S/D) 언더랩의 증가들로 인해 서로 더 가깝게 될 수 있다. 이것은 예를 들어 10 nm 패턴화 노드 이하에서 문제가 되며, 소스 및 드레인이 서로 너무 가까울 수 있으므로, 채널에 걸친 그러한 게이트 제어가 약해질 수 있다. 채널에 걸친 약한 게이트 제어는 게이트 전압이 제거될 때 원하지 않은 채널 전류가 소스로부터 드레인으로 전달되는 것을 초래할 수 있다. 원하지 않은 채널 전류는 또한 전류 누설로 인해 소스로부터 드레인으로 전달될 수 있다. 소스 및 드레인 영역들 사이의 거리를 증가시키는 하나의 선택권은 후속 S/D 캐비티 에칭 치수들을 제어하는 것을 돕기 위해 게이트 스택 스페이서 폭을 증가시키는 것이다. 그러나, 게이트 스택 스페이서 폭을 증가시키는 것은 폴리 라인들 사이의 공간을 감소시키는 것에 의해, 소스 및 드레인 영역들과 전기적으로 접촉하는 공간을 감소시키는데, 이는 차례로 더 높은 접촉 저항을 야기한다.
따라서, 본 개시내용의 하나 이상의 실시예들에 따르면, 게이트 제어 층(GCL)의 퇴적을 통해 유효 전기 게이트 길이(Leff)를 증가시킴으로써, 트랜지스터의 채널에 걸쳐 게이트 제어를 개선하는 기술들이 제공된다. 소스 및 드레인 영역들은 도펀트들(예컨대 붕소)을 기판으로 주입함으로써 또는 기판을 에칭하여 S/D 캐비티들을 형성한 다음 고농도로 도핑된 재료를 퇴적하는 것을 포함하는 교체 S/D 퇴적에 의해 전형적으로 형성된다. 본 개시내용을 고려하여 분명해지는 바와 같이, GCL은 교체 S/D 퇴적을 사용하여 트랜지스터를 형성할 때 사용될 수 있다. GCL은 교체 S/D 퇴적을 사용하여 트랜지스터를 형성할 때 퇴적될 수 있는 공칭으로 비도핑된 층(또는 후속 퇴적 고농도로 도핑된 S/D 충전 재료에 비해, 실질적으로 더 낮게 도핑된 층)이다. GCL은 그러한 캐비티들이 형성된 후에 및 고농도로 도핑된 S/D 충전 재료가 퇴적되기 전에 S/D 캐비티들에 선택적으로 퇴적될 수 있다. 이러한 방식으로, GCL은 아래에 더 상세히 논의되는 바와 같이, 고농도로 도핑된 소스 및 드레인 영역들을 더 분리하며, 그것에 의해 유효 전기 게이트 길이(Leff)를 증가시키고, 이득들을 트랜지스터 성능에 제공한다.
GCL은 S/D 캐비티들을 형성하는 에칭 후에 그러한 캐비티들에 선택적으로 퇴적될 수 있다. 일부 사례들에서, 에칭 공정은 S/D 캐비티들이 게이트 스택 아래에 연장되게 하며, 그것에 의해 게이트 스택과의 S/D 언더랩을 야기할 수 있다. 이러한 언더랩 거리는 본원에서 Xud로 언급된다. S/D 캐비티들이 게이트 스택 아래에 연장되는 사례들에서, Xud는 (예를 들어, 도 2ff에 도시된 바와 같이) 양(+Xud)이다. 일부 사례들에서, S/D 캐비티들을 형성하는 에칭은 (예를 들어, 도 2f에 도시된 바와 같이) Xud = 0이도록 캐비티들이 게이트 스택의 에지로 단지 연장되게 할 수 있다. 또 다른 사례들에서, S/D 캐비티들을 형성하는 에칭은 Xud가 음(-Xud)이도록 캐비티들이 게이트 스택 스페이서들 아래에만(또는 심지어 더 멀리) 연장되게 하고, 게이트 스택 자체 아래에 연장되지 않게 할 수 있다. 본 개시내용을 고려하여 분명해지는 바와 같이, Xud는 더 음으로 이루어지거나 S/D 캐비티들 내의 GCL의 퇴적을 통해 다른 방법으로 감소될 수 있으며, 그것에 의해 후속 퇴적 고농도로 도핑된 소스 및 드레인 영역들을 더 분리한다. 최종 Xud 값은 에칭된 S/D 캐비티들의 조합 및 그 위에 후속 퇴적되는 GCL의 두께에 의해 결정된다.
일부 실시예들에서, 특정 최종 Xud 값(예컨대 거의 -3 nm)이 목표될 수 있는 반면에, 다른 실시예들에서, 최종 Xud 값에 대한 특정 범위(예컨대 -5 내지 1 nm 범위의 Xud)가 목표될 수 있다. 그러한 실시예들에서, GCL 두께는 원하는 타겟 Xud에 기초하여 선택될 수 있다. 일부 실시예들에서, 특정 GCL 두께가 선택될 수 있다. 예를 들어, 1 내지 6 nm 범위의 두께, 예컨대 3 nm가 GCL에 대해 선택될 수 있다. 게다가, 일부 실시예들에서, GCL은 공칭으로 등각일 수 있어, GCL의 두께는 S/D 캐비티들 내의 모든 성장 표면들 상에서 실질적으로 동일하다. 일부 그러한 실시예들에서, 실질적으로 동일하다는 것은 3배 이상 내(within a factor of three or better)를 의미한다. 예를 들어, 아래에 더 상세히 논의되는 바와 같이, 3배 내에서 공칭으로 등각이도록, GCL이 S/D 캐비티들의 한 위치에서 2 nm의 최소 두께를 갖는 특정 사례에서, GCL 최대 두께(S/D 캐비티들의 다른 위치에서)는 최대 6 nm일 수 있다.
일부 실시예들에서, GCL은 공칭으로 비도핑된 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)으로 구성될 수 있다. 일부 실시예들에서, GCL은 최소로 도핑되며, 예컨대 1E17 cm-3 내지 1E20 cm-3 범위의 도핑 레벨들을 가질 수 있다. 일부 실시예들에서, GCL은 후속 퇴적 고농도로 도핑된 S/D 충전 재료보다 실질적으로 더 낮게 도핑될 수 있다. 그러한 실시예들에서, 실질적으로 더 낮게는 예를 들어 GCL 위에 후속 퇴적되는 고농도로 도핑된 S/D 충전 재료보다 더 낮은 적어도 한 자릿수를 포함할 수 있다. 예를 들어, 고농도로 도핑된 S/D 충전 재료는 1E20 cm-3 내지 9E21 cm-3 범위의 도핑 레벨들을 가질 수 있고, 따라서 GCL은 1E19 cm-3 내지 1E20 cm-3 범위 미만의 도핑 레벨들을 가질 수 있다. 그러나, GCL은 본 개시내용을 고려하여 분명해지는 바와 같이 임의의 적절한 도핑 레벨을 가질 수 있다.
분석(예를 들어, 주사 전자 현미경 및/또는 구성 매핑) 시에, 일 실시예에 따라 구성되는 구조체는 S/D 및 채널 영역들의 계면에서 GCL을 효과적으로 나타낼 것이다. 게다가, 일부 경우들에서, 본원에 다양하게 설명되는 바와 같이 GCL을 사용하여 제작되는 트랜지스터들은 (주어진 누설량에 대해 트랜지스터가 턴 온되는 게이트 전압이 감소하므로) 더 낮은 전압들에서 동작될 수 있을 것이고 그들은 더 적은 소스 대 드레인 전류 누설을 나타낼 것이다. 따라서, 본 개시내용의 일 실시예에 따라 구성되는 트랜지스터 구조체들은 적어도, 전력 소모에 관하여 종래의 구조체들에 비해 개선을 제공한다. 그러한 트랜지스터 구조체들은 p-형 또는 n-형 디바이스들을 위해 사용되거나, 평면 및 비평면(예를 들어, 트리게이트, FinFET, 나노와이어/나노리본) 트랜지스터 구성들을 위해 사용될 뿐만 아니라 p-형 및 n-형 디바이스들(예를 들어, CMOS) 둘 다를 포함하는 디바이스들을 위해 사용될 수 있다. 그러한 트랜지스터 구조체들은 다양한 처리/패턴화 노드들, 예컨대 10nm 노드 이하에서 형성될 수 있지만; 트랜지스터 구조체들은 본 개시내용을 고려하여 이해되는 바와 같이, 그렇게 제한될 필요가 없다. 따라서, 저전력 소모 및/또는 고집적도에 대한 요구를 갖는 임의의 수의 반도체 디바이스들 또는 회로는 본원에 다양하게 설명되는 바와 같이 GCL을 포함하는 트랜지스터들을 사용하는 것으로부터 이득을 얻을 수 있다. 다수의 구성들 및 변형들은 본 개시내용을 고려하여 분명할 것이다.
아키텍처 및 방법
도 1은 본 개시내용의 하나 이상의 실시예들에 따라, GCL을 포함하는 MOS 트랜지스터를 형성하는 방법(100)이다. 도 2a 내지 도 2k는 일부 실시예들에 따라, 도 1의 방법(100)이 평면 또는 비평면 트랜지스터 아키텍처에 대해 수행됨에 따라 형성되는 예시적인 구조체들을 예시한다. 본 개시내용을 고려하여 분명해지는 바와 같이, 비평면 트랜지스터 아키텍처들, 예컨대 트리게이트 또는 FinFET 실시예들에 대해, 도 2a 내지 도 2k는 반도체 핀의 길이를 따라 취해지는 단면도를 예시할 수 있다.
인지될 수 있는 바와 같이, 예시적인 방법(100)은 PMOS 또는 PMOS 트랜지스터와 같은 MOS 디바이스가 형성될 수 있는 반도체 기판을 제공하는 단계(102)를 포함한다. 일부 실시예들에서, NMOS 및 PMOS 트랜지스터들 둘 다는 반도체 기판 상에(예를 들어, CMOS 디바이스들에 대해) 형성될 수 있다. 박스(102)는 또한 임의적 얕은 트렌치 격리(shallow trench isolation)(STI) 처리를 포함하고 STI 처리를 포함하는 러한 실시예들에서, n-형 및 p-형 영역들은 STI(또는 다른 실시예들에서 일부 다른 적절한 형태의 절연)에 의해 분리될 수 있다. STI를 포함하는 일부 그러한 실시예들에서, 확산 영역의 평면은 (예를 들어, 거의 10 nm 내에서) STI의 상단과 공칭으로 평면이다. FinFET/트리게이트 또는 나노와이어/나노리본 트랜지스터 디바이스들을 위해 사용되는 것들과 같은 비평면 아키텍처들의 경우에, STI 위치들은 산화물 평면의 밖으로 스며 나오도록 이루어지는 좁은 구조체들로서 확산이 정의되는 경우일 수 있다(예를 들어, 확산의 레벨은 상단 STI 평면의 레벨 위에서 10 nm 이상임). 반도체 기판은 예를 들어 벌크 실리콘, 절연체 상의 반도체 구성(XOI, X는 실리콘, 게르마늄, 또는 게르마늄-농축 실리콘과 같은 반도체 재료임)으로 구현되거나, 핀들 또는 나노와이어들/나노리본들이 후속 게이트 패턴화 공정 전에 형성되는 그들 기판들을 포함하는 다층 구조체들로 구현될 수 있다. 다른 구현들에서, 반도체 기판은 실리콘, 예컨대 게르마늄, 실리콘 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인듐 갈륨 비화물, 인화 인듐, 비화 갈륨, 또는 안티몬화 갈륨과 결합될 수 있거나 결합되지 않을 수 있는 대체 재료들을 사용하여 형성될 수 있다. 더 일반적인 의미에서, 반도체 디바이스가 구축될 수 있는 파운데이션의 역할을 할 수 있는 임의의 재료는 본 개시내용의 실시예들에 따라 사용될 수 있다.
방법(100)은 반도체 기판 상에 게이트 스택을 형성하는 단계(104)로 계속된다. 게이트 스택은 종래에 행해진 바와 같이 또는 임의의 적절한 맞춤 기술들을 사용하여 형성될 수 있다. 본 개시내용의 일부 실시예들에서, 게이트 스택은 게이트 유전체 층 및 게이트 전극 층을 퇴적한 다음 패턴화함으로써 형성될 수 있다. 예를 들어, 하나의 예시적인 경우에, 게이트 유전체 층은 종래의 퇴적 공정들 예컨대 화학 기상 퇴적(chemical vapor deposition)(CVD), 원자 층 퇴적(atomic layer deposition)(ALD), 스핀-온 퇴적(spin-on deposition)(SOD), 또는 물리 기상 퇴적(physical vapor deposition)(PVD)을 사용하여 반도체 기판 위로 블랭킷 퇴적될 수 있다. 대체 퇴적 기술들이 또한 사용될 수 있다, 예를 들어 게이트 유전체 층이 열 성장될 수 있다. 게이트 유전체 재료는 예를 들어 이산화 실리콘 또는 하이-k 유전체 재료들과 같은 재료들로 형성될 수 있다. 하이-k 게이트 유전체 재료들의 예들은 예를 들어 산화 하프늄, 하프늄 실리콘 산화물, 산화 란탄, 란탄 알루미늄 산화물, 산화 지르코늄, 지르코늄 실리콘 산화물, 산화 탄탈, 산화 티탄, 바륨 스트론튬 티탄 산화물, 바륨 티탄 산화물, 스트론튬 산화 티탄, 산화 이트륨, 산화 알루미늄, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염을 포함한다. 일부 특정 예시적인 실시예들에서, 더미 또는 하이-k 게이트 유전체 층은 약 5 Å 내지 약 200 Å 두께(예를 들어, 20 Å 내지 50 Å)일 수 있다. 일반적으로, 게이트 유전체 층의 두께는 인접 소스 및 드레인 콘택트들로부터 게이트 전극을 전기적으로 절연시키기에 충분해야 한다. 추가 실시예들에서, 부가 처리, 예컨대 하이-k 재료의 품질을 개선하는 어닐링 공정은 하이-k 게이트 유전체 층 상에 수행될 수 있다. 다음에, 게이트 전극 재료는 유사한 퇴적 기술들 예컨대 ALD, CVD, 또는 PVD를 사용하여 게이트 유전체 층 상에 퇴적될 수 있다. 일부 그러한 특정 실시예들에서, 게이트 전극 재료는 폴리실리콘 또는 금속 층일 수 있지만, 다른 적절한 게이트 전극 재료들이 또한 사용될 수 있다. 교체 금속 게이트(replacement metal gate)(RMG) 공정을 위해 나중에 제거되는 희생 재료일 수 있는 게이트 전극 재료는 일부 예시적인 실시예들에서, 50Å 내지 500Å(예를 들어, 100Å) 범위의 두께를 가질 수 있다. 그 다음, 종래의 패턴화 공정은 예를 들어, 도 2a에 도시된 바와 같이, 게이트 스택을 형성하기 위해 게이트 전극 층 및 게이트 유전체 층의 일부들을 에칭하도록 수행될 수 있다. 게이트 퍼스트/게이트 라스트, RMG, 또는 종래의 SiO2/폴리 게이트의 사용은 본 개시내용과 모두 양립할 수 있다.
도 2a는 게이트 스택이 형성되는 기판(200)을 예시한다. 이러한 예시적인 실시예에서 인지될 수 있는 바와 같이, 게이트 스택은 게이트 유전체 층(202)(하이-k 게이트 유전체 재료일 수 있음) 및 희생 게이트 전극(204)을 포함한다. 하나의 특정 예시적인 경우에, 게이트 스택은 이산화 실리콘 게이트 유전체 층(202) 및 폴리실리콘 게이트 전극(204)을 포함한다. 게이트 스택은 또한 도시된 바와 같이, 상단에 게이트 하드 마스크 층(206)을 포함할 수 있으며, 그것은 후속 이온 주입 공정들로부터 게이트 전극(204)을 보호하는 것과 같은 처리 동안에 특정 이득들 또는 사용들을 제공한다. 하드 마스크 층(206)은 이산화 실리콘, 질화 실리콘, 및/또는 다른 종래의 유전체 재료들과 같은 전형적인 하드 마스크 재료들을 사용하여 형성될 수 있다.
도 1을 더 참조하면, 게이트 스택이 형성된 후에, 예시적인 방법(100)은 게이트 스택에 인접한 기판의 일부들을 높게 도핑하기 위해 도펀트들을 이온 주입 공정에 의해 기판으로 주입함으로써(106) 계속된다. 이온 주입 공정에 사용되는 도펀트는 예를 들어 주입되는 기판 재료의 에칭 속도를 증가시키는 능력에 기초하여 선택될 수 있고, 이온 주입 공정을 위해 선택되는 특정 도펀트는 기판 재료(들) 및 후속 에칭 공정에 사용되는 에천트에 기초하여 변화될 수 있다. 기판의 에칭 속도를 증가시키기 위해 선택될 수 있는 특정 도펀트들은 예를 들어 탄소, 인, 및 비소를 포함한다. 예를 들어, 탄소는 5 내지 15 킬로 전자 볼트(kilo-electron volts)(keV)인 주입 에너지를 사용하여 1 × 1014 내지 1 × 1016 원자들/cm3 범위인 투여량으로 사용될 수 있다. 인은 1 내지 5 keV인 주입 에너지를 사용하여 1 × 1014 내지 5 × 1015 원자들/cm3 범위인 투여량으로 사용될 수 있다. 비소는 2 내지 5 keV인 주입 에너지를 사용하여 1 × 1014 내지 5 × 1015 원자들/cm3 범위인 투여량으로 사용될 수 있다. 다른 적절한 도펀트들 및 적용량 방식들은 본 개시내용을 고려하여 분명해질 것이다. 일부 실시예들에서, 이온 주입은 수직 방향(즉, 기판에 수직인 방향)으로 실질적으로 발생하는 반면에; 다른 실시예들에서 이온 주입 공정의 적어도 일부는 게이트 스택 아래에 이온들을 주입하기 위해 각진 방향으로 발생한다. 하드 마스크(206)가 게이트 전극(204) 재료의 도핑을 방지하기 위해 사용될 수 있다는 점을 주목한다.
다음에, 방법(100)은 기판을 어닐링하는 단계(108)로 계속되며, 이는 도펀트들을 기판으로 더 운반하고 이온 주입 공정 동안에 기판에 의해 지속되는 임의의 투여량을 감소시키기 위해 사용될 수 있다. 일부 실시예들에서, 주입(106) 및 후속 어닐링(108)은 예를 들어 2 nm 내지 20 nm인 기판 깊이에 이온들을 운반할 수 있다. 어닐링(108)은 예를 들어 60초 이하(예를 들어, 5초)의 지속 기간 동안 700℃ 내지 1100℃인 온도로 수행될 수 있다. 이해되는 바와 같이, 어닐링 온도 및 지속 기간은 확산 속도, 기판 재료, 사용된 도펀트, 및 원하는 최종 도펀트 농도와 같은 인자들에 따라, 일 실시예에서 다음 실시예까지 변화될 수 있다.
도 2b는 이온 주입 및 확산 공정 후의 기판(200)을 예시한다. 이러한 예시적인 실시예에 도시된 바와 같이, 이온 주입 공정은 MOS 트랜지스터가 형성되도록, 게이트 유전체 층(202)에 인접한 2개의 도핑된 영역들(208)을 생성한다. 적절한 에천트에 노출될 때, 도핑된 영역들(208)은 주변 기판 재료의 에칭 속도보다 더 높은 에칭 속도를 가질 수 있다. 도핑된 영역들(208) 중 하나는 소스 영역의 일부의 역할을 하는 반면에, 다른 도핑된 영역(208)은 드레인 영역의 일부의 역할을 할 것이다. 도시된 예시적인 실시예에서, 도핑된 영역들(208)이 게이트 유전체 층(202) 아래에 위치되지 않지만; 다른 실시예들에서, 도핑된 영역들(208)이 게이트 유전체 층(202) 아래에 위치될 수 있으며, 이는 예를 들어 에피택셜 S/D 팁들의 형성을 도울 수 있다는 점을 주목한다. 또한, 깊이를 포함하는 도핑된 영역들(208)의 크기는 MOS 트랜지스터가 형성되고/되거나 특정 공정이 사용되는 요건들에 기초하여 변화될 수 있다는 점을 주목한다.
다음에, 방법(100)은 게이트 스택의 양쪽 측면 상에 스페이서들을 형성하는 단계(210)로 계속된다. 스페이서들은 예를 들어 산화 실리콘, 질화 실리콘, 또는 다른 적절한 스페이서 재료들과 같은 종래의 재료들을 사용하여 형성될 수 있다. 스페이서들의 폭은 일반적으로 MOS 트랜지스터가 형성되는 설계 요건들에 기초하여 선택될 수 있다. 그러나, 일부 실시예들에 따르면, 스페이서들의 폭은 소스 및 드레인 에피-팁들(source and drain epi-tips)의 형성에 의해 부과되는 설계 제약들을 받지 않는다. 도 3c는 예시적인 실시예에 따라, 게이트 전극 층(304) 및 게이트 유전체 층(302)의 양쪽 측면 상에 형성되는 스페이서들(310)을 갖는 기판(300)을 예시한다.
도 1을 더 참조하면, 방법(100)은 S/D 영역들이 형성될 수 있는 캐비티들을 형성하기 위해 기판의 도핑된 영역들을 건식 에칭하는 단계(110)로 계속된다. 도 2d를 참조하여 가장 잘 인지되는 바와 같이, 에칭된 캐비티들은 게이트 스택에 일반적으로 인접한다. 일부 예시적인 실시예들에서, 에칭된 캐비티들은 도핑된 영역들보다 더 깊을 수 있는 20 nm 내지 1500 nm인 깊이로 형성될 수 있다. 더 일반적인 의미에서, 에칭 깊이는 원하는 MOS 디바이스 요건들/성능에 기초하여, 필요에 따라 설정될 수 있다. 일부 실시예들에서, 건식 에칭 공정은 도핑된 영역들의 에칭 속도를 증가시키기 위해 이온 주입 공정에 사용되는 도펀트를 보완하는 에천트 레시피를 사용할 수 있으며, 그것에 의해 에칭 공정이 기판(200)의 나머지보다 더 빠른 속도로 도핑된 영역들(208)로부터 기판 재료를 제거할 수 있게 한다.
일부 실시예들에 따르면, 건식 에칭 공정은 플라스마 반응기에서 발생하는 염소화 화학 반응(chemistry)을 사용할 수 있다. 일부 특정 그러한 실시예들에서, 에천트 레시피는 버퍼 또는 캐리어 가스로 사용되는 아르곤 또는 헬륨과 NF3 및 Cl2의 조합을 포함할 수 있다. 일부 그러한 실시예들에 따르면, 활성 에천트 종들에 대한 흐름 속도는 예를 들어 50 내지 200 표준 입방 센티미터/분(standard cubic centimeters per minute)(SCCM)에서 변화될 수 있는 반면에 캐리어 가스의 흐름 속도는 예를 들어 150 내지 400 SCCM에서 변화될 수 있다. 고에너지 플라즈마는 일부 그러한 실시예들에 따라, 100W 미만의 낮은 RF 바이어스에 의해 예를 들어 700W 내지 1100W 범위인 전력으로 이용될 수 있다. 반응기 압력은 일부 그러한 실시예들에 따라, 약 1 파스칼(Pa) 내지 약 2 Pa의 범위일 수 있다. 다른 특정 예시적인 실시예에서, 에천트 화학 반응은 HBr 및 Cl2의 조합을 포함할 수 있다. 일부 그러한 실시예들에서, 에천트 종들에 대한 흐름 속도는 예를 들어 40 SCCM 내지 100 SCCM에서 변화될 수 있다. 일부 그러한 실시예들에 따르면, 고에너지 플라즈마는 100W 미만의 에 의해 낮은 RF 바이어스에 의해 약 600W 내지 약 1000W 범위인 전력으로 이용될 수 있고, 반응기 압력은 약 0.3 Pa 내지 약 0.8 Pa 범위일 수 있다.
또 다른 예시적인 실시예에서, 에천트 화학 반응은 Ar 및 Cl2의 조합을 포함할 수 있다. 일부 그러한 실시예들에서, 에천트 종들에 대한 흐름 속도는 예를 들어 40 SCCM 내지 80 SCCM 사이에서 변화될 수 있다. 일부 그러한 실시예들에 따르면, 중간 에너지 플라즈마는 약 100W 내지 200W의 높은 RF 바이어스에 의해 약 400W 내지 약 800W 범위인 전력으로 이용될 수 있고, 반응기 압력은 약 1 Pa 내지 약 2 Pa 범위일 수 있다. 이들 예시적인 실시예들 각각에 대한 건식 에칭 공정 시간들은 예를 들어 기판당 60초까지일 수 있지만, 원하는 에칭 깊이 및 에천트와 같은 인자들에 따라 변화될 수 있다. 그러한 에칭 공정 파라미터들은 이해되는 바와 같이, 실시예에서 실시예까지 변화될 수 있다.
도 2d는 본 개시내용의 일부 실시예들에 따라, 건식 에칭 공정이 수행된 후의 기판(200)을 예시한다. 도시된 바와 같이, 소스 캐비티(212) 및 드레인 캐비티(214)가 형성된다. 일부 실시예들에서, 건식 에칭(110) 공정은 스페이서들(210) 및 게이트 유전체 층(202)을 언더커팅하는 도핑된 영역들의 일부들을 에칭 아웃할 수 있으며, 그것에 의해, 게이트 스택을 언더랩하는 S/D 캐비티들에 대한 팁들 또는 연장부들을 형성한다. 예를 들어, 도 2dd는 캐비티들(212 및 214)의 연장부들 각각인 소스 팁 캐비티(212') 및 드레인 팁 캐비티(214')의 형성을 야기하는 건식 에칭 공정의 대체 예시적인 결과를 도시한다. 그러한 캐비티 연장부들/팁들은 예를 들어 도핑된 영역들의 에칭 속도를 증가시키는 것 또는 게이트 스택 스페이서들(210)의 폭을 감소시키는 것으로 인해 발생할 수 있다.
건식 에칭 공정이 완료된 후에, 및 도 1을 더 참조하면, 이러한 예시적인 실시예의 방법은 소스 캐비티(212) 및 드레인 캐비티(214)를 세정하고 더 에칭하기 위해 습식 에칭(112)으로 계속된다. 종래의 또는 맞춤 습식 에칭 화학 반응들을 사용하여 수행될 수 있고, 탄소, 플루오르, 클로로플루오르카본들, 및 산화물들 예컨대 산화 실리콘과 같은 오염물질들을 제거하기 위해 사용될 수 있는 습식 에칭(212)은 후속 공정들이 수행될 수 있는 세정 표면을 제공한다. 게다가, 단결정 실리콘 기판을 사용하는 실시예들에서, 습식 에칭(112)은 또한 <111> 및 <001> 결정 평면들을 따라 기판의 얇은 부분을 제거하여 고품질 에피택셜 퇴적이 발생할 수 있는 평활한 표면을 제공하기 위해 사용될 수 있다. 일부 예시적인 경우들에서, 에칭되는 기판의 얇은 부분은 예를 들어 5 nm 두께까지일 수 있고 또한 잔여 오염물질들을 제거할 수 있다. 도 2e에 가장 잘 도시된 바와 같이, 습식 에칭(112)은 소스 캐비티(212) 및 드레인 캐비티(214)의 측면들이 <111> 및 <001> 결정 평면들을 따르게 한다. 그러나, 이전에 설명된 바와 같이, 캐비티 연장부들 또는 팁들을 갖는 S/D 캐비티들을 포함하는 다양한 상이한 캐비티 형상들이 발생할 수 있다. 예를 들어, 도 2ee는 캐비티 연장부(212')를 갖는 소스 캐비티(212) 및 캐비티 연장부(214')를 갖는 드레인 캐비티(214)를 포함하는 최종 구조를 도시한다. 다수의 상이한 인자들은 몇 개만 예를 들자면, 캐비티 형상/깊이/치수들, 예컨대 사용된 에칭 공정들, 게이트 스택 측벽 스페이서 폭, 및 게이트 길이에 영향을 미칠 수 있다.
도 2f는 도 2e로부터의 파선 원형 영역의 확대도를 예시하고 도 2ff는 도 2ee로부터의 파선 원형 영역의 확대도를 예시한다. 도 2e 및 도 2f 둘 다에서 인지될 수 있는 바와 같이, 소스 캐비티(212)의 측면(220)(및 유사하게, 드레인 캐비티(214)의 측면)은 게이트 유전체 층(202)의 외측과 정렬되고, 더 일반적으로, 캐비티 측면들은 게이트 스택의 외측과 정렬된다. 따라서, 이러한 예시적인 구조체에서, S/D 사이에 언더랩이 없다. 이전에 설명된 바와 같이, 게이트 스택을 갖는 S/D 언더랩은 본원에서 Xud로 언급된다. 도 2e 내지 도 2f에서, S/D 캐비티 에칭은 캐비티들의 측면들(220)이 게이트 스택의 외부 바로 아래에 정렬되게 했으므로, Xud = 0이다. 이것은 도 2ee 내지 도 2ff에 도시된 예시적인 구조체와 비교될 수 있으며, Xud는 양(+Xud)이다. Xud는 소스 캐비티 연장부(212')로 도시된 바와 같이(및 드레인 캐비티(214) 및 드레인 캐비티 연장부(214')에 대해 유사하게), 소스 캐비티(212)가 게이트 스택 아래에 연장되기 때문에, 도 2ee 내지 도 2ff에 도시된 예시적인 구조체에서 양이다. 도 2ff는 소스 캐비티 측면(220')이 게이트 스택을 언더랩하는 상태에서 이것을 최상으로 도시한다. 소스 및 드레인 캐비티들은 설명의 용이성을 위해 본 개시내용에서 대칭이지만; 그것은 그 경우일 필요는 없다는 점을 주목한다. 예를 들어, 소스 캐비티는 양의 Xud를 가질 수 있는 반면에, 드레인 캐비티는 일 실시예에서 Xud = 0을 가질 수 있다.
도 1의 방법(100)은 S/D 캐비티들에 GCL을 퇴적하는 단계(114) 및 그 다음 GCL 라이닝된 S/D 캐비티들에 고농도로 도핑된 S/D 충전 재료를 후속 퇴적하는 단계(116)로 계속된다. 일부 실시예들에서, GCL은 고농도로 도핑된 S/D 충전 재료를 퇴적하기 전에, 별개의 퇴적 시퀀스로 퇴적될 수 있다. 다른 실시예들에서, GCL 및 고농도로 도핑된 S/D 충전 재료는 도 1의 방법(100)에서 박스들(114 및 116) 주위의 파선 박스에 의해 예시되는 단일 퇴적 시퀀스로 퇴적될 수 있다. 그러한 실시예들에서, GCL 및 고농도로 도핑된 S/D 충전 재료의 퇴적 사이에 단계적인 또는 갑작스러운 천이가 있을 수 있다. 어느 쪽이든, 고농도로 도핑된 S/D 충전 재료는 상단 표면 상에 접촉 요건을 충족시키는 반면에, 비도핑된(또는 실질적으로 더 낮게 도핑된) 층은 채널을 본원에 설명되는 S/D 계면 이득들에 제공한다. GCL은 S/D 캐비티들에 선택적으로 퇴적될 수 있어, 그것이 S/D 캐비티 재료(예를 들어, Si)에만 고착되고 게이트를 둘러싸는 절연체 영역들에 고착되지 않는 것을 의미한다. 그러한 선택적인 퇴적은 화학 기상 퇴적(CVD) 기술 또는 임의의 다른 적절한 기술, 예컨대 초고 진공(ultra-high vacuum CVD)(UHV-CVD), 고속 열(rapid thermal CVD)(RT-CVD), 저압(low pressure CVD)(LP-CVD), 또는 가스 소스 분자 빔 에피택시(gas source molecular beam epitaxy)(GS-MBE)를 사용하여 수행될 수 있다. GCL의 퇴적은 광범위한 조건들을 통해 가능할 수 있고 에피택셜 또는 다결정일 수 있다.
GCL 퇴적 온도들, 압력들, 흐름 속도들, 캐리어 가스들 등은 퇴적되는 GCL의 재료(들)에 기초하여 선택될 수 있다. 일부 실시예들에서, GCL은 공칭으로 비도핑된 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)으로 구성될 수 있다. 예를 들어, n-형 디바이스들에 대해, GCL은 Si이도록 선택될 수 있는 반면에, p-형 디바이스들에 대해, GCL은 SiGe 또는 Ge이도록 선택될 수 있다. 다른 실시예들에서, GCL은 예를 들어 1E17 cm-3 내지 1E20 cm-3 레벨 이하로 최소로 도핑될 수 있다. 도펀트들은 후속 퇴적되는 고농도로 도핑된 S/D 충전 재료에 기초하여 결정될 수 있다. 예를 들어, n-형 디바이스들에 대해, 인(P) 또는 붕소(B)가 도펀트로 사용될 수 있고, p-형 디바이스들에 대해, 알루미늄(Al), 갈륨(Ga), 인듐(In), 비소(As), 또는 안티몬(Sb)이 도펀트로 사용될 수 있다. 일부 실시예들에서, GCL은 채널 및/또는 S/D 충전 재료들에 기초하여 최소 레벨들의 다른 적절한 도펀트들을 포함할 수 있다. 일부 실시예들에서, GCL 최소 도펀트 레벨은 cm3 당 원자들에 관해서, 고농도로 도핑된 S/D 충전 재료의 용적보다 더 낮은 한 자릿수(one order of magnitude)일 수 있다.
고농도로 도핑된 S/D 충전 재료는 일부 실시예들에서, 고농도로 붕소 도핑된 게르마늄 층으로 덮인 인시튜(in situ) 붕소 도핑된 게르마늄 또는 붕소 도핑된 실리콘 게르마늄을 포함할 수 있다. 예를 들어, n-형 디바이스들에 대해, 고농도로 도핑된 S/D 충전 재료들을 위해 사용되는 도펀트들은 P 또는 B를 포함할 수 있는 반면에, p-형 디바이스들에 대해, 도펀트들은 Al, Ga, In, As, 또는 Sb를 포함할 수 있다. 고농도로 도핑된 S/D 충전 재료는 1E19 내지 9E21 cm-3 범위로 도핑될 수 있지만, 일부 실시예들에서, 1E20 내지 9E21 cm-3 범위로 도핑된다. 하나 이상의 실시예들에서, 임의의 호환가능 세트의 재료들은 결함들이 필름의 접촉 부분으로부터 전체 확산을 회피하기에 충분히 낮게 유지되고 도핑 차이가 라인 단부를 통해 유지되기만 하면, GCL 및 고농도로 도핑된 S/D를 위해 사용될 수 있다.
CVD 공정 또는 다른 적절한 퇴적 기술은 고농도로 도핑된 S/D 충전 재료의 퇴적(116)을 위해 사용될 수 있다. 예를 들어, 퇴적(116)은 CVD 반응기, LPCVD 반응기, 또는 초고 진공 CVD(UHVCVD)에서 수행될 수 있다. 일부 예시적인 경우들에서, 반응기 온도는 예를 들어 600℃ 내지 800℃에 있을 수 있고 반응기 압력은 예를 들어 1 내지 760 토르에 있을 수 있다. 캐리어 가스는 예를 들어 10 내지 50 SLM과 같은 적절한 흐름 속도로 수소 또는 헬륨을 포함할 수 있다. 일부 특정 실시예들에서, 퇴적은 H2로 희석되는 GeH4와 같은 게르마늄 소스 전구체 가스를 사용하여 수행될 수 있다(예를 들어, GeH4는 1-5%로 희석될 수 있다). 예를 들어, 희석된 GeH4는 1% 농도로 및 50 내지 300 SCCM 범위인 흐름 속도로 사용될 수 있다. 붕소의 인시튜 도핑에 대해, 희석된 B2H6이 사용될 수 있다(예를 들어, B2H6이 1 내지 5%로 H2에 희석될 수 있음). 예를 들어, 희석된 B2H6은 3% 농도로 및 10 내지 100 SCCM 범위인 흐름 속도로 사용될 수 있다. 일부 예시적인 경우들에서, 에칭 제는 퇴적의 선택도를 증가시키기 위해 첨가될 수 있다. 예를 들어, HCl 또는 Cl2는 예를 들어 50 내지 300 SCCM 범위인 흐름 속도로 첨가될 수 있다.
도 2g는 본 개시내용의 일 실시예에 따라, GCL(232, 234)이 도 e의 구조체의 S/D 캐비티들에 퇴적된 후의 예시적인 구조체를 예시한다. 도 2gg는 본 개시내용의 일 실시예에 따라, GCL(232', 234')이 도 ee의 구조체의 S/D 캐비티들에 퇴적된 후의 예시적인 구조체를 예시한다. 본 발명의 구현들에 따르면, GCL(232, 232', 234, 234')은 채널 영역(223)과 물리적으로 별개인 층이고 소스 캐비티(212) 및 드레인 캐비티(214)가 형성된 후에 형성된다. 도 2h는 도 2g로부터의 파선 원형 영역의 확대도를 예시하고 도 2hh는 도 2gg로부터의 파선 원형 영역의 확대도를 예시한다. 설명의 용이성을 위해, 소스 캐비티(212) 및 그 위에 퇴적되는 GCL(232)만이 논의되지만; 설명은 소스 및 드레인이 이러한 예시적인 구조체에서 대칭이므로, 드레인 캐비티(214) 및 그 위에 퇴적되는 GCL(234)에 적용된다.
도 2g 내지 도 2h는 도 2h에서 최상으로 인지될 수 있는 바와 같이, S/D 캐비티들이 0의 Xud로 시작된 다음 GCL이 퇴적되어 Xud를 음의 값(-Xud)으로 감소시키는 구조체를 도시한다. 도시된 바와 같이, GCL(232)은 채널(223)을 게이트의 에지 아래로부터 밖으로 당기는 역할을 하며, 그것에 의해 고농도로 도핑된 S/D 충전 재료의 후속 퇴적을 위해 수정된 소스 캐비티(216)(및 수정된 드레인 캐비티(218))를 생성한다. 도 2i는 고농도로 도핑된 S/D 충전 재료(222, 224)가 수정된 S/D 캐비티들(216, 218)에 퇴적된 후의 결과적인 구조체를 도시한다. 도 2i에서 인지될 수 있는 바와 같이, 고농도로 도핑된 소스 재료(222) 및 드레인 재료(224)는 공칭으로 비도핑된(또는 실질적으로 더 낮게 도핑된) GCL의 첨가에 의해 더 분리되며, 그것에 의해 유효 전기 게이트 길이(Leff)를 증가시킨다. 도 2gg 내지 도 2hh는 도 2hh에 최상으로 인지될 수 있는 바와 같이, S/D 캐비티들이 양의 Xud로 시작된 다음 GCL이 퇴적되어 Xud를 더 작은 값으로 감소시키는 구조체를 도시한다. 도 2gg 내지 도 2hh는 소스 및 드레인 영역들을 더 멀리 떨어져서 당기기 위해 GCL(232', 234')이 어떻게 사용될 수 있는지의 부가 예를 제공한다.
일부 실시예들에서, GCL의 두께는 1 내지 6 nm 두께, 또는 일부 다른 적절한 두께와 같은 원하는 값 또는 값 범위로 선택될 수 있다. 일부 실시예들에서, GCL의 두께는 S/D 영역들에 대한 원하는 최종 Xud에 기초하여 결정될 수 있다. 그러한 실시예들에서, GCL의 두께는 S/D 캐비티들의 에칭에서 기인하는 Xud에 기초하여 선택될 수 있다. 하나의 예시적인 실시예에서, GCL 퇴적 후의 타겟 최종 Xud는 거의 -3 nm이다. 그러한 예시적인 실시예에서, S/D 에칭 후의 Xud가 0인 경우에, GCL 두께는 원하는 타겟 최종 Xud를 달성하기 위해 -3 nm일 것이다. 다른 예시적인 실시예에서, 타겟 최종 Xud는 -5 내지 1 nm의 범위에 있다. 일부 실시예들에서, GCL은 공칭으로 등각일 수 있어, GCL의 두께는 S/D 캐비티들 내의 모든 성장 표면들 상에서 실질적으로 동일하다. 일부 그러한 실시예들에서, 실질적으로 동일하다는 것은 3배 이상 내를 의미한다. 예를 들어, 3배 내에서 공칭으로 등각이도록, GCL이 S/D 캐비티들의 한 위치에서 2 nm의 최소 두께를 갖는 특정 사례에서, GCL 최대 두께(S/D 캐비티들의 다른 위치에서)는 아래에 더 상세히 논의되는 바와 같이, 최대 6 nm일 수 있다. 더 일반적인 특정 예에서, 3배 내에서 공칭으로 등각이도록, GCL이 S/D 캐비티들의 측면들(예컨대 도 2f로부터의 소스 캐비티(212)의 측면(220)) 상에서 2 nm의 최소 두께를 갖는(그리고 6 nm를 초과하지 않는) 경우에, S/D 캐비티들의 하단(예컨대 도 2f로부터의 소스 캐비티(212)의 하단(222))의 GCL 두께는 (그것의 가장 얇은 영역이 적어도 2nm이기만 하면) 그것의 최고 두께에서 최대 6 nm일 수 있다.
교체 금속 게이트 공정이 사용될 수 있는 본 개시내용의 일부 실시예들에서, 방법(100)은 통상 행해진 바와 같이 에칭 공정을 사용하여 게이트 스택(더미 게이트 유전체 층(202), 희생 게이트 전극(204), 및 하드 마스크 층(206)을 포함함)을 제거하는 단계(120)로 계속될 수 있다. 대체 구현들에서, 사용되면, 하드 마스크(206) 및 희생 게이트(204)만이 제거될 수 있어, 하이-k 게이트 유전체 층(202)을 남긴다. 게이트 유전체 층(202)이 제거되면, 방법은 새로운 게이트 유전체 층(252)을 트렌치 개구부로 퇴적하는 단계(122)로 계속될 수 있다. 이전에 사용된 것들과 같은 임의의 적절한 하이-k 유전체 재료들, 예컨대 산화 하프늄이 여기서 사용될 수 있다. 동일한 퇴적 공정들이 또한 사용될 수 있다. 게이트 유전체 층의 교체는 예를 들어 건식 및 습식 에칭 공정들의 적용 동안에, GCL 및/또는 높게 도핑된 S/D 충전 재료들의 퇴적 동안에 원래 게이트 유전체 층에 발생할 수 있었던 임의의 손상을 처리하고/하거나, 및/또는 로우-k(또는 희생 유전체 재료)를 하이-k(또는 달리 원하는) 게이트 유전체 재료로 교체하기 위해 사용될 수 있다.
그 다음, 방법(100)은 금속 게이트 전극 층을 트렌치로 그리고 게이트 유전체 층(하이-k 게이트 유전체 층(202)이 새로운 게이트 유전체 층(252)으로 교체되었는지의 여부) 위에 퇴적하는 단계(124)로 계속될 수 있다. 도 2k는 일 실시예에 따라, 하이-k 게이트 유전체 층(252) 및 금속 게이트 전극(254)이 트렌치 개구부로 퇴적된 후의 예시적인 구조체를 예시한다. 몇 개의 공정들만 예를 들자면, CVD, ALD, PVD, 무전해 도금, 또는 전기 도금과 같은 다양한 금속 퇴적 공정들은 금속 게이트 전극 층을 형성하기 위해 사용될 수 있다. 금속 게이트 전극 층은 예를 들어 p-형 일함수 금속, 예컨대 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 예를 들어 산화 루테늄을 포함할 수 있다. 일부 예시적인 구성들에서, 2 이상의 금속 게이트 전극 층들이 퇴적될 수 있다. 예를 들어, 일함수 금속은 알루미늄과 같은 적절한 금속 게이트 전극 충전 금속 전에 퇴적될 수 있다.
방법(100)은 본 개시내용을 고려하여 분명해지는 바와 같이 부가 또는 대체 공정들을 포함할 수 있다. 예를 들어, 방법은 소스 드레인 영역들에 에칭한 후에 S/D 금속 콘택트들 또는 콘택트 층들의 퇴적으로 계속될 수 있다. 소스 및 드레인 콘택트들의 그러한 금속화는 실리사이드화 공정(일반적으로, 콘택트 금속 및 후속 어닐링의 퇴적)을 사용하여 수행될 수 있다. 예를 들어, 니켈, 알루미늄, 니켈-백금 또는 니켈-알루미늄 또는 니켈 및 알루미늄의 다른 합금들을 갖는 실리사이드화, 또는 게르마늄 사전 비정질화 임플란트들을 갖거나 갖지 않는 티탄은 저저항 게르마늄화물을 형성하기 위해 사용될 수 있다. 이전에 설명된 바와 같이, 본원에 설명되는 GCL을 포함하는 트랜지스터 디바이스들은 p-형 또는 n-형 트랜지스터들일 수 있거나, 디바이스들은 (예를 들어, CMOS 디바이스들에 대해) p-형 및 n-형 트랜지스터들의 조합을 포함할 수 있다.
비평면 구성
비평면 아키텍처는 예를 들어 핀 부착(예를 들어, 트리게이트 또는 FinFET) 또는 나노와이어/나노리본 구성들을 사용하여 구현될 수 있다. 핀 부착 구성들은 반도체 재료의 얇은 스트립 주변에 구축되는 트랜지스터(일반적으로 핀으로 언급됨)를 포함한다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는 표준 전계 효과 트랜지스터(field effect transistor)(FET) 노드들을 포함한다. 디바이스의 전도성 채널은 게이트 유전체 아래의 핀의 외부 측면들 상에/내에 상주한다. 구체적으로, 전류는 핀의 상단(기판 표면과 평행한 측면)을 따라 뿐만 아니라, 핀의 양 측벽들(기판 표면에 수직인 측면들)을 따라 흐른다. 그러한 구성들의 전도성 채널은 핀의 3개의 상이한 외부 평면 영역들을 따라 본질적으로 상주하기 때문에, 그러한 구성들은 FinFET 및 트리게이트 트랜지스터들로 칭해졌다. 소위 더블 게이트 FinFET들과 같은 다른 타입들의 핀 부착 구성들이 또한 사용될 수 있으며, 전도성 채널은 핀의 2개의 측벽을 따라서만 주로 상주한다(그리고 예를 들어 핀의 상단을 따라 상주하지 않음). 나노와이어/나노리본 트랜지스터 구성들(때때로 게이트-올-어라운드(gate-all-around)(GAA) FET로 언급됨)은 매우 유사하게 구성되지만, 핀 구조체 대신에, 나노와이어들/나노리본들(예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄 재료로 제조됨)이 사용되고 게이트 재료 일반적으로 모든 측면들 상의 채널 영역을 둘러싼다. 특정 설계에 따라, 나노와이어/나노리본 트랜지스터들은 예를 들어 4개의 유효 게이트들을 가질 수 있다.
도 3a 내지 도 3b는 본 개시내용의 일 실시예에 따라 구성되는 GCL을 포함하는 예시적인 트리게이트 아키텍처들의 사시도들을 도시한다. 더 구체적으로, 도 3a는 도 2g와 유사한 트리게이트 구조체를 도시하고, 도 3b는 도 2i와 유사한 트리게이트 구조체를 도시한다. 본 개시내용을 고려하여 이해되는 바와 같이, 종래의 공정들 및 형성 기술들은 도 3a 내지 도 3b에 도시된 트리게이트 트랜지스터 구조체들을 제작하기 위해 사용될 수 있다. 그러나, 및 본 개시내용의 하나 이상의 실시예들에 따르면, 게이트 제어 층(GCL)은 채널에 걸쳐 게이트 제어를 개선하기 위해 채널 및 소스/드레인 영역들의 계면에 퇴적될 수 있다. 인지될 수 있는 바와 같이, 트리게이트 디바이스는 기판(300)으로부터 절연 영역들(370, 380)을 통해 연장되는 반도체 본체 또는 핀(305)(파선들로 표현됨)을 갖는 기판(300)을 포함한다. 일 실시예에서, 절연 영역들(370, 380)은 기판(300)을 에칭하여 트렌치들을 형성하는 것, 및 그 다음 산화물 재료를 트렌치들 위로 퇴적하여 STI 영역들을 형성하는 것과 같은 종래의 기술들을 사용하여 형성되는 얕은 트렌치 격리(STI) 영역들이다. 절연 영역들(370, 380)은 Si02와 같은 임의의 적절한 유전체/절연 재료들로 제조될 수 있다. 게이트 전극(304)은 3개의 게이트들을 형성하기 위해 핀(305)의 3 표면들에 걸쳐 형성된다. 하드 마스크(306)는 게이트 전극(304)의 상단 위에 형성된다. 게이트 스페이서들(310)은 게이트 전극(304)의 반대 측벽들에 형성된다.
도 3a는 소스 캐비티 내에 퇴적되는 GCL(332)을 도시하고 도 3b는 교체 공정을 사용하여, GCL(332) 위에 퇴적되는 고농도로 도핑된 소스/드레인 충전 재료(322), 및 그 위에 퇴적되는 임의적 캡 층(341)을 도시한다. 도 3b에서 인지될 수 있는 바와 같이, 채널 영역(307)은 게이트 아래에서 소스로부터 드레인으로 연장된다. 도 3c는 나노와이어/나노리본 채널 아키텍처(309)를 포함하는 다른 대안을 도시한다. 도 3b에 도시된 핀 구조체와 유사하게, 도 3c에 도시된 나노와이어/나노리본 구조체는 GCL(332) 및 소스/드레인 영역들(322)을 포함한다. 소스/드레인 영역들(322)은 고농도로 도핑된 S/D 충전 재료들을 포함하는 교체 공정을 사용하여 형성될 수 있다. 도 3c에 도시된 예에서, 구조체는 다수의(2) 나노와이어들/나노리본들(309)을 포함한다. 그러나, 구조체는 본 개시내용을 고려하여 분명해지는 바와 같이, 단 하나의 나노와이어/나노리본 또는 2 초과의 나노와이어들/나노리본들을 포함할 수 있다. GCL(332) 및 고농도로 도핑된 S/D 영역들(322)에 대한 이전 논의는 여기서 동일하게 적용가능하다. 하나의 소스/드레인 영역(322)만이 도 3b 내지 도 3c에 도시되지만, 다수의 그러한 영역들(예를 들어 CMOS 디바이스들에 대해 n-형 및 p-형 영역들의 조합뿐만 아니라, n-형 및 p-형 S/D 영역들 둘 다를 포함함)이 유사한 방식으로 구현될 수 있다는 점을 주목한다. 또한, 소스/드레인 영역들(322) 및 임의적 캡(341)의 예시적인 형상들이 예증적인 목적들을 위해 제공되고 본 개시내용을 제한하도록 의도되지 않는다는 점을 주목한다.
게이트 제어 층( GCL ) 이득들
도 4a는 본 개시내용의 일부 실시예들에 따라, GCL을 포함하는 트랜지스터에 대한 고정 누설량에서 트랜지스터가 턴 온되는 전압(Vt)(404) 대 S/D 언더랩 거리(Xud)(402)를 예시하는 그래프이다. 이러한 그래프에서 인지될 수 있는 바와 같이, Xud(402)가 특정 지점까지 감소함에 따라, Vt(404)가 (고정 누설량에서) 감소하여, 더 낮은 전압 레벨에서 트랜지스터를 작동시킬 수 있는 이득을 야기한다. 도 4b는 본 개시내용의 일부 실시예들에 따라, GCL을 포함하는 트랜지스터에 대한 주어진 게이트 전압에서의 소스 대 드레인 전류 누설(IL)(408) 대 S/D 언더랩 거리(Xud)(406)를 예시하는 그래프이다. 이러한 그래프에서 인지될 수 있는 바와 같이, Xud(406)가 특정 지점까지 감소함에 따라, IL(408)이 (주어진 게이트 전압량에서) 감소하여, 소스와 드레인 사이에서 더 낮은 전류 누설의 이득을 야기한다. Xud가 감소함에 따라, 고농도로 도핑된 소스 및 드레인 영역들 사이가 증가하며, 그것에 의해 유효 전기 게이트 길이(Leff)를 증가시키고 게이트가 채널에 걸쳐 갖는 제어를 개선한다. 양 그래프들은 음의 Xud가 유리한 것을 나타내는데, 이는 본원에 다양하게 설명되는 바와 같이 트랜지스터 형성 동안에 GCL을 사용하여 달성될 수 있다는 점을 주목한다. 또한, GCL은 Leff를 증가시키고 채널을 게이트 에지로부터 밖으로 당겨서 본원에 설명되는 이득들을 제공할 수 있으므로, 거의 20 nm 미만의 게이트 길이들을 갖는 트랜지스터 생성들에 특히 유익할 수 있다는 점을 주목한다. 따라서, GCL을 사용하는 것은 특히, 저전력 적용들을 위해, 트랜지스터 성능의 개선을 초래한다.
예시적인 시스템
도 5는 예시적인 실시예에 따라 구성되는 하나 이상의 트랜지스터 구조체들로 구현되는 컴퓨팅 시스템(500)을 예시한다. 인지될 수 있는 바와 같이, 컴퓨팅 시스템(500)은 마더보드(502)를 수용한다. 마더보드(502)는 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하지만 이들에 제한되지 않는 다수의 구성요소들을 포함할 수 있으며, 그 각각은 마더보드(502)에 물리적으로 및 전기적으로 결합되거나, 그 안에 다른 방법으로 통합될 수 있다. 이해되는 바와 같이, 마더보드(502)는 예를 들어 임의의 인쇄 회로 보드, 메인 보드 또는 메인 보드 상에 실장되는 도터보드 중 어느 것 또는 시스템(500)의 유일한 보드 등일 수 있다. 그것의 적용들에 따라, 컴퓨팅 시스템(500)은 마더보드(502)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 하나 이상의 다른 구성요소들을 포함할 수 있다. 이들 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽스 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등)를 포함할 수 있지만, 이들에 제한되지 않는다. 컴퓨팅 시스템(500)에 포함되는 구성요소들 중 어느 것은 본원에 다양하게 설명되는 바와 같이 하나 이상의 트랜지스터 구조체들(예를 들어, 소스/드레인 및 채널 계면에서 GCL로 제작되는 트랜지스터)을 포함할 수 있다. 이들 트랜지스터 구조체들을 예를 들어 온-보드 프로세서 캐시 또는 메모리 어레이를 구현하기 위해 사용될 수 있다. 일부 실시예들에서, 다수의 기능들은 하나 이상의 칩들로 통합될 수 있다(예를 들어, 예컨대, 통신 칩(506)이 프로세서(504)의 일부이거나 프로세서(504)로 다른 방식으로 통합될 수 있다는 점을 주목한다).
통신 칩(506)은 컴퓨팅 시스템(500)으로 그리고 컴퓨팅 시스템으로부터 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통과하는 변조된 전자기 방사의 사용을 통해 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않지만, 일부 실시예들에서, 디바이스들이 포함하지 않을 수 있는 것을 암시하지 않는다. 통신 칩(506)은 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들을 포함하지만 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(500)은 복수의 통신 칩들(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 NFC, Wi-Fi, 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고, 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.
컴퓨팅 시스템(500)의 프로세서(504)는 프로세서(504) 내에 패키징되는 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이 하나 이상의 트랜지스터 구조체들로 구현되는 온보드 메모리 회로를 포함한다. 용어 "프로세서"는 예를 들어 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
통신 칩(506)은 또한 통신 칩(506) 내에 패키징되는 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이 하나 이상의 트랜지스터 구조체들로 구현되는 하나 이상의 디바이스(예를 들어, 온-칩 프로세서 또는 메모리)를 포함한다. 본 개시내용을 고려하여 이해되는 바와 같이, 다중 표준 무선 능력이 프로세서(504)로 직접 통합될 수 있다는 점(예를 들어, 임의의 칩들(506)의 기능성이 별개의 통신 칩들을 갖는 것보다는 오히려, 프로세서(504)로 통합된다는 점)을 주목한다. 게다가, 프로세서(504)가 그러한 무선 능력을 갖는 칩셋일 수 있다는 점을 주목한다. 요약하면, 임의의 수의 프로세서(504) 및/또는 통신 칩들(506)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 안에 통합되는 다수의 기능을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(500)은 랩톱, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 시스템(500)은 본원에 다양하게 설명되는 바와 같이 데이터를 처리하거나 하나 이상의 트랜지스터 디바이스들을 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가 예시적인 실시예들
이하의 예들은 다수의 순열들 및 구성들이 분명해지는 추가 실시예들과 관련된다.
예 1은 트랜지스터 디바이스이며, 트랜지스터 디바이스는 채널 영역을 갖는 기판; 채널 영역 위의 게이트 스택 - 게이트 스택은 게이트 전극 및 게이트 유전체를 포함함 -; 기판에 형성되는 도핑된 충전 재료를 포함하고 채널 영역에 인접하는 소스 및 드레인 영역들; 및 적어도 도핑된 충전 재료와 채널 영역 사이에서 소스 및 드레인 영역들 각각에 형성되는 게이트 제어 층(GCL)을 포함하고, GCL은 도핑을 갖지 않거나 도핑된 충전 재료의 레벨들보다 더 낮은 최대 도핑 레벨을 갖는다.
예 2는 예 1의 발명 대상을 포함하며, GCL은 1E20 cm-3 미만의 도핑 레벨들을 갖는다.
예 3은 예 1 또는 예 2의 발명 대상을 포함하며, GCL은 비도핑된다.
예 4는 이전 예들 중 어느 것의 발명 대상을 포함하며, GCL은 적어도 실리콘(Si), 게르마늄(Ge), 및/또는 실리콘-게르마늄(SiGe)으로 구성된다.
예 5는 이전 예들 중 어느 것의 발명 대상을 포함하며, GCL은 1 내지 6 nm의 두께를 갖는다.
예 6은 이전 예들 중 어느 것의 발명 대상을 포함하며, GCL은 게이트 스택에 대한 소스 및 드레인 언더랩 거리들 각각을 감소시켜, 언더랩 거리들은 1 내지 -5 nm의 범위 각각에 있다.
예 7은 이전 예들 중 어느 것의 발명 대상을 포함하며, 소스 및 드레인 충전 재료는 1E20 cm-3 내지 9E21 cm-3 범위로 고농도로 도핑된다.
예 8은 이전 예들 중 어느 것의 발명 대상을 포함하며, GCL은 전기 유효 게이트 길이를 증가시킨다.
예 9는 이전 예들 중 어느 것의 발명 대상을 포함하며, GCL은 소스 및 드레인 충전 재료와 동일한 재료로 구성되지만, GCL 재료는 비도핑되거나 cm3 당 원자들에 관해 적어도 한 자릿수만큼 소스 및 드레인 충전 재료보다 더 낮은 도핑 레벨들을 갖는다.
예 10은 이전 예들 중 어느 것의 발명 대상을 포함하며, 게이트 스택 길이는 20 nm 미만이다.
예 11은 이전 예들 중 어느 것의 발명 대상을 포함하며, 디바이스는 평면 트랜지스터이다.
예 12는 예 1 내지 예 10 중 어느 것의 발명 대상을 포함하며, 디바이스는 핀 기반, 나노와이어, 또는 나노리본 트랜지스터 구조체를 갖는다.
예 13은 이전 예들 중 어느 것의 디바이스를 포함하는 집적 회로이다.
예 14는 예 1 내지 예 12 중 어느 것의 디바이스를 포함하는 집적 회로이다.
예 15는 예 1 내지 예 14 중 어느 것의 발명 대상을 포함하는 트랜지스터 디바이스이며, 트랜지스터 디바이스는 채널 영역을 갖는 기판; 채널 영역 위의 게이트 전극 - 게이트 전극과 채널 영역 사이에 게이트 유전체 층이 제공되고, 스페이서들은 게이트 전극의 양쪽 측면 상에 제공됨 -; 기판에 형성되고 채널 영역에 인접한 고농도로 도핑된 소스 및 드레인 영역들 - 소스 및 드레인 영역들은 1E20 cm-3를 초과하는 도핑 레벨들을 갖는 충전 재료를 포함함 -; 및 적어도 고농도로 도핑된 소스/드레인(S/D) 충전 재료와 채널 영역 사이에서 소스 및 드레인 영역들 각각에 형성되는 게이트 제어 층(GCL) - GCL은 1E20 cm-3 미만의 도핑 레벨들을 갖고 GCL은 게이트 유전체 층에 대한 고농도로 도핑된 S/D 충전 재료의 언더랩 거리를 감소시킴으로써 고농도로 도핑된 소스 및 드레인 영역들을 더 분리함 - 를 포함한다.
예 16은 예 15의 발명 대상을 포함하며, 게이트 유전체 층에 대한 고농도로 도핑된 S/D 충전 재료 언더랩 거리는 1 내지 -5 nm의 범위에 있다.
예 17은 예 15 또는 예 16의 발명 대상을 포함하며, 게이트 유전체 층에 대한 고농도로 도핑된 S/D 충전 재료 언더랩 거리는 거의 -3 nm이다.
예 18은 예 15 내지 예 17 중 어느 것의 발명 대상을 포함하며, GCL은 소스 및 드레인 충전 재료와 동일한 재료로 구성되지만, GCL 재료는 비도핑되거나 cm3 당 원자들에 관해 적어도 한 자릿수만큼 소스 및 드레인 충전 재료보다 더 낮은 도핑 레벨들을 갖는다.
예 19는 예 15 내지 예 18 중 어느 것의 발명 대상을 포함하며, GCL은 적어도 실리콘(Si), 게르마늄(Ge), 및/또는 실리콘-게르마늄(SiGe)으로 구성된다.
예 20은 예 15 내지 예 19 중 어느 것의 발명 대상을 포함하며, GCL은 1E17 cm-3 내지 1E20 cm-3 범위의 레벨에서 도핑된다.
예 21은 예 15 내지 예 20 중 어느 것의 발명 대상을 포함하며, GCL은 1 내지 6 nm 범위의 두께를 갖는다.
예 22는 예 15 내지 예 21 중 어느 것의 발명 대상을 포함하며, GCL은 전기 유효 게이트 길이를 증가시킨다.
예 23은 예 15 내지 예 22 중 어느 것의 발명 대상을 포함하며, GCL은 고정 누설량에서 트랜지스터가 턴 온되는 전압을 감소시킨다.
예 24는 예 15 내지 예 23 중 어느 것의 발명 대상을 포함하며, GCL은 주어진 게이트 전압에서 소스 대 드레인 전류 누설을 감소시킨다.
예 25는 예 15 내지 예 24 중 어느 것의 발명 대상을 포함하며, 트랜지스터 디바이스는 p-형 또는 n-형 디바이스이다.
예 26은 예 15 내지 예 25 중 어느 것의 적어도 하나의 p-형 트랜지스터 디바이스 및 예 15 내지 예 25 중 어느 것의 적어도 하나의 n-형 트랜지스터 디바이스를 포함하는 상보형 금속-산화물 반도체(CMOS) 집적 회로이다.
예 27은 예 15 내지 예 25 중 어느 것의 트랜지스터 디바이스를 포함하는 모바일 컴퓨팅 시스템이다.
예 28은 트랜지스터 디바이스를 형성하는 방법이며, 방법은 채널 영역을 갖는 기판을 제공하는 단계; 채널 영역 위에 게이트 전극을 제공하는 단계 - 게이트 전극과 채널 영역 사이에 게이트 유전체 층이 제공되고 게이트 전극의 측면들 상에 스페이서들이 제공됨 -; 채널 영역에 인접하여 기판에 소스 및 드레인 캐비티들을 형성하도록 에칭하는 단계; 소스 및 드레인 캐비티들 각각에 게이트 제어 층(GCL)을 선택적으로 퇴적하는 단계 - 게이트 제어 층은 1E20 cm-3 미만의 도핑 레벨들을 가짐 - ; 및 게이트 제어 층 상에 고농도로 도핑된 소스/드레인(S/D) 충전 재료를 퇴적하는 단계를 포함하고, 고농도로 도핑된 S/D 충전 재료는 1E20 cm- 3를 초과하는 도핑 레벨들을 갖는다.
예 29는 예 28의 발명 대상을 포함하며, GCL 및 고농도로 도핑된 S/D 충전 재료는 단일 퇴적 시퀀스로 퇴적된다.
예 30은 예 29의 발명 대상을 포함하며, GCL의 퇴적과 고농도로 도핑된 S/D 충전 재료의 퇴적 사이에 도핑의 레벨과 관련하여 단계적인 천이가 있다.
예 31은 예 28 내지 예 30 중 어느 것의 발명 대상을 포함하며, GCL은 퇴적 후에 공칭으로 등각이어서, GCL의 두께는 소스 및 드레인 캐비티들 내의 모든 성장 표면들 상에서 실질적으로 동일한 것이다.
예 32는 예 31의 발명 대상을 포함하며, 모든 성장 표면들 상에서 실질적으로 동일하다는 것은 적어도 3배 내를 의미한다.
예 33은 예 28 내지 예 32 중 어느 것의 발명 대상을 포함하며, GCL은 소스 및 드레인 충전 재료와 동일한 재료로 구성되지만, GCL 재료는 비도핑되거나 cm3 당 원자들에 관해 적어도 한 자릿수만큼 소스 및 드레인 충전 재료보다 더 낮은 도핑 레벨들을 갖는다.
예 34는 예 28 내지 예 33 중 어느 것의 발명 대상을 포함하며, GCL은 1 내지 6 nm의 두께를 갖는다.
예 35는 예 28 내지 예 34 중 어느 것의 발명 대상을 포함하며, GCL은 게이트 유전체 층에 대한 고농도로 도핑된 S/D 충전 재료 언더랩 거리를 감소시켜 게이트 유전체 층에 대한 고농도로 도핑된 S/D 충전 재료 언더랩 거리는 1 내지 -5 nm의 범위에 있다.
예 36은 예 28 내지 예 35 중 어느 것의 발명 대상을 포함하며, 게이트 유전체 층에 대한 소스 및 드레인 캐비티들의 언더랩 거리는 소스 및 드레인 캐비티들을 형성하도록 에칭한 후에 0이다.
예 37은 예 28 내지 예 36 중 어느 것의 발명 대상을 포함하며, 게이트 유전체 층에 대한 고농도로 도핑된 S/D 충전 재료 언더랩 거리는 거의 -3 nm이다.
예 38은 예 28 내지 예 37 중 어느 것의 발명 대상을 포함하며, 게이트 유전체 층 및 게이트 전극을 제거한 후에 교체하는 단계를 더 포함한다.
예시적인 실시예들의 이전 설명은 예시 및 설명의 목적들을 위해 제공되었다. 총망라하거나 본 개시내용을 개시된 정확한 형태들에 제한하도록 의도되지 않는다. 많은 수정들 및 변형들은 본 개시내용을 고려하여 가능하다. 본 개시내용의 범위는 이러한 상세한 설명에 의해 제한되는 것이 아니라, 오히려 이에 첨부되는 청구항들에 제한되도록 의도된다. 우선권을 본 출원에 주장하는 장래에 제출된 출원들은 개시된 발명 대상을 상이한 방식으로 주장할 수 있고, 본원에 다양하게 개시되거나 다른 방법으로 입증되는 바와 같이 하나 이상의 제한들의 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. 트랜지스터 디바이스로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 스택 - 상기 게이트 스택은 게이트 전극 및 게이트 유전체를 포함함 -;
    상기 채널 영역에 인접한 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들은 상기 기판에 각각의 캐비티들(respective cavities) 내에 형성되는 도핑된 재료(doped material)를 포함하고, 상기 캐비티들의 측면들은 상기 게이트 스택의 외측과 정렬됨 -; 및
    적어도 상기 도핑된 재료와 채널 영역 사이에서 상기 소스 및 드레인 영역들 각각에 형성되는 게이트 제어 층(GCL)
    을 포함하고, 상기 GCL은 상기 도핑된 재료의 레벨들보다 더 낮은 최대 도핑 레벨의 도핑을 갖는 디바이스.
  2. 제1항에 있어서, 상기 GCL은 1E20 cm-3 미만의 도핑 레벨들을 갖는 디바이스.
  3. 삭제
  4. 제1항에 있어서, 상기 GCL은 적어도 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)으로 구성되는 디바이스.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 소스 및 드레인 재료는 1E20 cm-3 내지 9E21 cm-3 범위로 고농도로 도핑(heavily doped)되는 디바이스.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 디바이스는 핀 기반(fin-based), 나노와이어, 또는 나노리본 트랜지스터 구조체를 갖는 디바이스.
  11. 제1항, 제2항, 제4항, 제7항, 또는 제10항 중 어느 한 항의 디바이스를 포함하는 모바일 컴퓨팅 시스템.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 트랜지스터 디바이스를 형성하는 방법으로서,
    채널 영역을 갖는 기판을 제공하는 단계;
    상기 채널 영역 위에 게이트 전극을 제공하는 단계 - 상기 게이트 전극과 상기 채널 영역 사이에 게이트 유전체 층이 제공되고, 상기 게이트 전극의 측면들 상에 스페이서들이 제공됨 -;
    상기 채널 영역에 인접하여 상기 기판에 소스 및 드레인 캐비티들을 형성하도록 에칭하는 단계 - 상기 캐비티들의 측면들은 상기 게이트 전극의 외측과 정렬됨 -;
    상기 소스 및 드레인 캐비티들 각각에 게이트 제어 층(GCL)을 선택적으로 퇴적하는 단계 - 상기 게이트 제어 층은 1E20 cm-3 미만 레벨들의 도핑을 가짐; 및
    상기 게이트 제어 층 상에 고농도로 도핑된 소스/드레인(S/D) 충전 재료를 퇴적하는 단계 - 상기 고농도로 도핑된 S/D 충전 재료는 1E20 cm-3를 초과하는 도핑 레벨들을 가짐 -
    를 포함하는 방법.
  19. 제18항에 있어서, 상기 GCL 및 고농도로 도핑된 S/D 충전 재료는 단일 퇴적 시퀀스(single deposition sequence)로 퇴적되는 방법.
  20. 제19항에 있어서, 상기 GCL의 퇴적과 상기 고농도로 도핑된 S/D 충전 재료의 퇴적 사이에 도핑의 레벨과 관련하여 단계적인 천이(graded transition)가 있는 방법.
  21. 제18항에 있어서, 상기 GCL은 퇴적 후에 공칭으로 등각(nominally conformal)이어서, 상기 GCL의 두께가 상기 소스 및 드레인 캐비티들 내의 모든 성장 표면들 상에서 실질적으로 동일하고, 모든 성장 표면들 상에 실질적으로 동일하다는 것은 적어도 3배(a factor of three) 내를 의미하는 방법.
  22. 제21항에 있어서, 상기 GCL은 상기 고농도로 도핑된 S/D 충전 재료와 채널 영역 사이에서 거의 3 nm의 두께를 갖는 방법.
  23. 삭제
  24. 삭제
  25. 삭제
KR1020167011302A 2013-12-18 2013-12-18 유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들 KR102216424B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/076232 WO2015094244A1 (en) 2013-12-18 2013-12-18 Techniques for improving gate control over transistor channel by increasing effective gate length

Publications (2)

Publication Number Publication Date
KR20160098172A KR20160098172A (ko) 2016-08-18
KR102216424B1 true KR102216424B1 (ko) 2021-02-17

Family

ID=53403350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167011302A KR102216424B1 (ko) 2013-12-18 2013-12-18 유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들

Country Status (6)

Country Link
US (1) US10109628B2 (ko)
EP (1) EP3084835A4 (ko)
KR (1) KR102216424B1 (ko)
CN (1) CN105723515B (ko)
TW (2) TWI590337B (ko)
WO (1) WO2015094244A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105723515B (zh) 2013-12-18 2019-11-05 英特尔公司 通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术
US20180151684A1 (en) * 2015-06-27 2018-05-31 Intel Corporation Method to form ohmic contacts to semiconductors using quantized metals
US9570567B1 (en) 2015-12-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain process for FinFET
US9721845B1 (en) * 2016-04-26 2017-08-01 International Business Machines Corporation Vertical field effect transistors with bottom contact metal directly beneath fins
KR102552949B1 (ko) * 2016-09-02 2023-07-06 삼성전자주식회사 반도체 장치
US10297664B2 (en) 2017-04-13 2019-05-21 Globalfoundries Inc. Nanosheet transistor with uniform effective gate length
US10276680B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate feature in FinFET device
WO2019066772A1 (en) * 2017-09-26 2019-04-04 Intel Corporation FORMATION OF CRYSTALLINE SOURCE / DRAIN CONTACTS ON SEMICONDUCTOR DEVICES
CN109659233B (zh) * 2017-10-12 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10396156B2 (en) * 2018-01-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET LDD doping
TWI707438B (zh) 2019-07-19 2020-10-11 力晶積成電子製造股份有限公司 電路架構
KR20210026825A (ko) 2019-09-02 2021-03-10 삼성전자주식회사 안티몬 도핑층을 가진 소스/드레인 영역을 포함하는 반도체 소자
US11830948B2 (en) * 2020-02-19 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20230095191A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Transistors with reduced epitaxial source/drain span via etch-back for improved cell scaling

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120181625A1 (en) * 2011-01-19 2012-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US20120319203A1 (en) * 2011-06-15 2012-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US20130228826A1 (en) * 2012-03-01 2013-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS Devices with Modulated Performance and Methods for Forming the Same
US20130264639A1 (en) * 2010-12-21 2013-10-10 Glenn A. Glass Column iv transistors for pmos integration

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US6512274B1 (en) * 2000-06-22 2003-01-28 Progressant Technologies, Inc. CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same
US6437389B1 (en) * 2000-08-22 2002-08-20 Micron Technology, Inc. Vertical gate transistors in pass transistor programmable logic arrays
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP3962009B2 (ja) * 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法
US8207523B2 (en) 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
ITMI20070353A1 (it) 2007-02-23 2008-08-24 Univ Padova Transistore ad effetto di campo con giunzione metallo-semiconduttore.
CN100565921C (zh) * 2007-02-27 2009-12-02 联华电子股份有限公司 半导体元件及其制造方法
DE102009010882B4 (de) 2009-02-27 2012-04-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
US8835982B2 (en) 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
KR20120099863A (ko) * 2011-03-02 2012-09-12 삼성전자주식회사 트랜지스터 및 그 제조 방법
US8497180B2 (en) * 2011-08-05 2013-07-30 Globalfoundries Inc. Transistor with boot shaped source/drain regions
US20130075831A1 (en) * 2011-09-24 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stack having tialn blocking/wetting layer
CN104011870B (zh) 2011-12-20 2017-03-01 英特尔公司 减小的接触电阻的自对准接触金属化
KR20140038826A (ko) * 2012-09-21 2014-03-31 삼성전자주식회사 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
CN105723515B (zh) 2013-12-18 2019-11-05 英特尔公司 通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130264639A1 (en) * 2010-12-21 2013-10-10 Glenn A. Glass Column iv transistors for pmos integration
US20120181625A1 (en) * 2011-01-19 2012-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US20120319203A1 (en) * 2011-06-15 2012-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US20130228826A1 (en) * 2012-03-01 2013-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS Devices with Modulated Performance and Methods for Forming the Same

Also Published As

Publication number Publication date
TWI590337B (zh) 2017-07-01
US20160240534A1 (en) 2016-08-18
TW201535533A (zh) 2015-09-16
TW201730981A (zh) 2017-09-01
EP3084835A4 (en) 2017-08-02
CN105723515B (zh) 2019-11-05
KR20160098172A (ko) 2016-08-18
CN105723515A (zh) 2016-06-29
WO2015094244A1 (en) 2015-06-25
US10109628B2 (en) 2018-10-23
EP3084835A1 (en) 2016-10-26

Similar Documents

Publication Publication Date Title
KR102216424B1 (ko) 유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들
US10541334B2 (en) Techniques for integration of Ge-rich p-MOS source/drain
US10074573B2 (en) CMOS nanowire structure
KR101891458B1 (ko) Iii-v 반도체 재료 층을 갖는 반도체 디바이스
CN105932063B (zh) 用于pmos集成的iv族晶体管
KR102384196B1 (ko) 에피택셜적으로 성장된 소스/드레인 영역들을 갖는 트랜지스터들에서의 저항 감소
US20170229342A1 (en) Transistor fabrication technique including sacrificial protective layer for source/drain at contact location
US9583487B2 (en) Semiconductor device having metallic source and drain regions
US20130154016A1 (en) Tin doped iii-v material contacts
CN106605303B (zh) 金属氧化物金属场效应晶体管(momfet)
CN107667434B (zh) 用于外延生长源极/漏极晶体管区域的碳基界面

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant