CN105723515B - 通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术 - Google Patents

通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术 Download PDF

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Abstract

公开了一种用于通过以在沟道与源极区和漏极区的界面处沉积栅极控制层(GCL)而增大有效电栅极长度(Leff)来改进晶体管的栅极对沟道的控制的技术。GCL是可以在使用替换S/D沉积形成晶体管时进行沉积的名义上未掺杂的层(或相对于重掺杂的S/D填充材料为大体上较低掺杂的层)。在已经形成S/D腔之后并且在沉积重掺杂的S/D填充材料之前，可以在S/D腔中选择性沉积GCL。以此方式，GCL减小了源极和漏极与栅极叠置体的下重叠(Xud)并且还将重掺杂的源极区和漏极区分离。这继而增大了有效电栅极长度(Leff)并且改进了栅极对沟道的控制。

Description

通过增大有效栅极长度来改进栅极对晶体管沟道的控制的 技术
背景技术
包括了形成在半导体衬底上的晶体管、二极管、电阻器、电容器和其它无源和有源电子器件的电路器件的增加的性能典型地是在设计、制造和操作那些器件期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体(MOS)晶体管半导体器件(例如，在互补金属氧化物半导体(CMOS)中使用的那些金属氧化物半导体(MOS)晶体管半导体器件)期间，经常期望针对每个处理生成而缩放节距以支持单位面积上更多的晶体管。通常，对晶体管栅极的关键尺寸进行缩小以缩小总体节距。
附图说明
图1是根据本公开内容的一个或多个实施例的形成包括栅极控制层(GCL)的金属氧化物半导体(MOS)晶体管的方法。
图2A-K图示了根据一些实施例的随着对于平面或非平面晶体管架构来执行的图1的方法而形成的示例性结构。
图3A-C示出了根据本公开内容的实施例而配置的包括GCL的示例性非平面架构结构的透视图。
图4A是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在固定的泄漏量下晶体管导通时的电压(Vt)与源极/漏极(S/D)下重叠(underlap)距离(Xud)的关系的图表。
图4b是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在给定栅极电压下源极-漏极电流泄漏(IL)与S/D下重叠距离(Xud)的关系的图表。
图5图示了以根据示例性实施例而配置的一个或多个晶体管结构来实施的计算系统。
具体实施方式
公开了用于通过经由在沟道与源极区和漏极区的界面处沉积栅极控制层(GCL)而增大有效电栅极长度(Leff)来改进晶体管的栅极对沟道的控制的技术。GCL是可以在使用替换S/D沉积形成晶体管时进行沉积的名义上未掺杂的层(或相对于重掺杂的S/D填充材料为大体上较低掺杂的层)。在已经形成S/D腔之后并且在沉积重掺杂的S/D填充材料之前，可以在S/D腔中选择性沉积GCL。以此方式，GCL减小了源极和漏极与栅极叠置体的下重叠距离(Xud)并且还将重掺杂的源极区和漏极区分离。这继而增加了有效电栅极长度(Leff)并且改进了栅极对沟道的控制(例如，通过在去除栅极电压时增大关断沟道电流的功效)。
概述
如先前所解释的，可以对晶体管栅极的关键尺寸进行缩小以缩小总体节距并且支持单位面积上更多的晶体管。缩小晶体管栅极的关键尺寸使得该晶体管的源极和漏极更靠近在一起。晶体管源极和漏极还可能由于源极/漏极(S/D)下重叠的增大而更靠近在一起，源极/漏极(S/D)下重叠是S/D在栅极电极或栅极叠置体下方延伸的程度。这在例如10nm及之下的图案化节点时成为问题，因为源极和漏极可以如此靠近在一起以使得栅极对沟道的控制可能变弱。对沟道的弱栅极控制可能导致在去除栅极电压时不期望的沟道电流从源极流向漏极。由于电流泄漏，不期望的沟道电流还可能从源极流向漏极。用于增大源极区与漏极区之间的距离的一个选择是增大栅极叠置体间隔体宽度以帮助控制随后的S/D腔蚀刻尺寸。然而，增大的栅极叠置体间隔体宽度减小了多晶(poly)线之间的间隔，从而减小了间隔以使得与源极区和漏极区进行电接触，这继而引起更高的接触电阻。
因此，并且根据本公开内容的一个或多个实施例，提供了用于通过经由沉积栅极控制层(GCL)而增大有效电栅极长度(Leff)来改进晶体管的栅极对沟道的控制的技术。典型地，通过将掺杂剂(例如，硼)注入至衬底中或通过替换S/D沉积来形成源极区和漏极区，这包括蚀刻衬底以形成S/D腔并且然后沉积重掺杂的材料。如鉴于本公开内容将显而易见的，可以在使用替换S/D沉积来形成晶体管时使用GCL。GCL是可以在使用替换S/D沉积来形成晶体管时进行沉积的名义上未掺杂的层(或相对于随后沉积的重掺杂S/D填充材料而言大体上较低掺杂的层)。在已经形成S/D腔之后并且在沉积重掺杂的S/D填充材料之前，可以在S/D腔中选择性沉积GCL。以此方式，GCL还将重掺杂的源极区和漏极区分离，由此增加了有效电栅极长度(Leff)并且向晶体管性能提供了优点，如以下将更详细地讨论的。
可以在蚀刻以形成S/D腔之后在这样的腔中选择性地沉积GCL。在一些情况下，蚀刻工艺可以使S/D腔在栅极叠置体下方延伸，从而导致与栅极叠置体的S/D下重叠。此下重叠距离在本文中被称为Xud。在S/D腔在栅极叠置体下方延伸的情况下，Xud是正的(+Xud)(如在图2F’中示出的)。在一些情况下，蚀刻以形成S/D腔可以使腔刚好延伸至栅极叠置体的边缘，使得Xud＝0(例如，如在图2F中示出的)。在其它情况下，蚀刻以形成S/D腔可以使得腔仅在栅极叠置体间隔体下方(或者甚至更远开外)延伸，而不在栅极叠置体自身下方延伸，使得Xud是负的(-Xud)。如鉴于本公开内容将显而易见的，通过在S/D腔中沉积GCL，Xud可以是更负的或者以其它方式减小，从而进一步将随后沉积的重掺杂的源极区和漏极区分离。通过蚀刻的S/D腔和随后在其上沉积的GCL的厚度的组合来确定最终的Xud值。
在一些实施例中，可以以具体的最终Xud值(例如，大约-3nm)为目标，而在其它实施例中，可以以最终Xud值的具体范围(例如，-5至1nm的范围中的Xud)为目标。在这样的实施例中，可以基于期望的目标Xud来选择GCL厚度。在一些实施例中，可以选择具体的GCL厚度。例如，可以对于GCL选择在1至6nm的范围中的厚度，例如，3nm。另外，在一些实施例中，GCL可以是名义上保形的，以使得GCL的厚度在S/D腔内的所有生长表面上大体上相同。在一些这样的实施例中，大体上相同意指在三倍内或更好。例如，在GCL在S/D腔的一个位置处具有2nm的最小厚度的具体情况下，为了在三倍内的名义上的保形，GCL最大厚度(在S/D腔的另一个位置处)可以最多为6nm，如以下将更详细地讨论的。
在一些实施例中，GCL可以由名义上未掺杂的硅(Si)、锗(Ge)、或硅锗(SiGe)组成。在一些实施例中，GCL可以是名义上掺杂的，例如，具有在1E17cm-3至1E20cm-3范围中的掺杂水平。在一些实施例中，GCL可以大体上是比随后沉积的重掺杂的S/D填充材料更低掺杂的。在这样的实施例中，大体上更低可以包括例如比随后在GCL上沉积的重掺杂的S/D填充材料低至少一个数量级。例如，重掺杂的S/D填充材料可以具有在1E20cm-3至9E21cm-3范围中的掺杂水平，并且因此，GCL可以具有低于1E19cm-3至1E20cm-3范围中的掺杂水平。然而，GCL可以具有任何适合的掺杂水平，如鉴于本公开内容将显而易见的。
一旦分析(例如，扫描电子显微法和/或复合映射(composition mapping))，根据一个实施例而配置的结构将有效地示出在S/D和沟道区的界面处的GCL。此外，在一些情况下，使用如在本文不同地描述的GCL而制造的晶体管将能够在较低电压下工作(因为对于给定的泄漏量晶体管导通时的栅极电压将减小)并且其将呈现出较小的源极-漏极电流泄漏。因此，根据本公开内容的一个实施例而配置的晶体管结构提供了至少相对于功耗而对常规结构的改进。这样的晶体管结构可以用作p型或n型器件或包括p型和n型器件两者(例如，CMOS)的器件以及平面和非平面(例如，三栅极、FinFET、纳米线/纳米带)晶体管配置。可以在不同的处理/图案化节点(例如，在10nm及之下的节点)处形成这样的晶体管结构；然而，晶体管结构不需要如此受限，如鉴于本公开内容将意识到的。因此，具有低功耗和/或高集成度的要求的任何数量的半导体器件或电路可以得益于使用包括如在本文不同地描述的GCL的晶体管。鉴于本公开内容，许多配置和变化将是显而易见的。
架构和方法
图1是根据本公开内容的一个或多个实施例的形成包括GCL的MOS晶体管的方法100。图2A-K图示了根据一些实施例的随着对于平面或非平面晶体管架构来执行的图1的方法100而形成的示例性结构。如鉴于本公开内容将显而易见的，对于非平面晶体管架构(例如，三栅极或FinFET实施例)，图2A-K可以图示沿着半导体鳍的长度而截取的截面视图。
如可以看到的，示例性方法100包括提供102半导体衬底，在半导体衬底上可以形成诸如PMOS或PMOS晶体管之类的MOS器件。在一些实施例中，NMOS和PMOS晶体管两者可以形成在半导体衬底上(例如，对于CMOS衬底而言)。框102还包括可选的浅沟槽隔离(STI)处理，并且在这样的包括STI处理的实施例中，n型和p型区可以由STI(或者在其它实施例中一些其它适合形式的隔离)分离。在一些这样的包括STI的实施例中，扩散区的平面名义上与STI的顶部成平面(例如，在大约10nm内)。在非平面架构的情况下，例如，用于FinFET/三栅极或纳米线/纳米带晶体管器件的非平面架构的情况下，STI位置可以在扩散被限定为窄的结构的地方，其然后被制造为渗出氧化物平面(例如，扩散的水平比顶部STI平面的水平高10nm或更多)。可以例如以体硅、绝缘体上半导体配置(XOI，其中，X是诸如硅、锗、或富含锗的硅之类的半导体材料)或者以多层结构(包括在随后的栅极图案化工艺之前在其上形成鳍或纳米线/纳米带的那些衬底)来实施半导体结构。在其它实施方式中，可以使用替代材料来形成半导体衬底，该替代材料可以或可以不与硅进行组合，例如，锗、硅锗、锑化铟、碲化铅、砷化铟、砷化铟镓、磷化铟、砷化镓或碲化镓。在更通常的意义上，根据本公开内容的实施例，可以使用可以用作基底(在其上可以构建半导体器件)的任何材料。
方法100以在半导体衬底上形成104栅极叠置体而继续。可以如常规所做地或使用任何适合的定制技术来形成栅极叠置体。在本公开内容的一些实施例中，可以通过沉积并且然后图案化栅极电介质层和栅极电极层来形成栅极叠置体。例如，在一个示例性情况下，栅极电介质层可以是使用常规的沉积工艺(例如，化学气相沉积(CVD)、原子层沉积(ALD)、旋涂沉积(SOD)或物理气相沉积(PVD))沉积至半导体衬底上的覆盖层(blanket)。也可以使用替代的沉积技术，例如，栅极电介质层可以是热生长的。可以例如由诸如二氧化硅或高k电介质材料之类的材料来形成栅极电介质材料。高k栅极电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌。在一些具体的示例性实施例中，伪栅极电介质层或高k栅极电介质层可以在左右至左右之间的厚度(例如，至)。通常，栅极电介质层的厚度应当足够以将栅极电极与邻近的源极和漏极接触部电隔离。在另外的实施例中，可以对高k栅极电介质层执行另外的处理，例如，退火工艺，以改进高k材料的质量。接下来，可以使用诸如ALD、CVD或PVD之类的类似的沉积技术来在栅极电介质层上沉积栅极电极材料。在一些这样的具体实施例中，栅极电极材料可以是多晶硅或金属层，尽管也可以使用其它适合的栅极电极材料。在一些示例性实施例中，栅极电极材料(其可以是对于替换金属栅极(RMG)工艺而在稍后去除的牺牲材料)可以具有在至的范围中(例如，)的厚度。例如，可以然后执行常规的图案化工艺以蚀刻掉栅极电极层和栅极电介质层的部分来形成栅极叠置体，如在图2A中示出的。先栅极(gatefirst)/后栅极(gate last)、RMG或常规的SiO2/多晶栅极的使用与本公开内容是全部兼容的。
图2A图示了在其上形成栅极叠置体的衬底200。如根据此示例性实施例可以看到的，栅极叠置体包括栅极电介质层202(其可以是高k栅极电介质材料)和牺牲栅极电极204。在一个具体的示例性情况下，栅极叠置体包括二氧化硅栅极电介质层202和多晶硅栅极电极204。栅极叠置体还可以在顶部上包括如示出的栅极硬掩模层206，其在诸如保护栅极电极204免受随后的离子注入工艺的处理期间提供某些优点或用途。可以使用典型的硬掩模材料(例如，二氧化硅、氮化硅、和/或其它常规的电介质材料)来形成硬掩模层206。
进一步参照图1，在形成栅极叠置体之后，通过使用离子注入工艺将掺杂剂注入106至衬底中以高掺杂衬底的与栅极叠置体相邻的部分而继续示例性方法100。可以例如基于掺杂剂对增加其注入的衬底材料的蚀刻速率的能力来选择在离子注入工艺中使用的掺杂剂，并且为离子注入工艺所选择的具体掺杂剂可以基于衬底材料和在随后的蚀刻工艺中使用的蚀刻剂而变化。可以选择以增加衬底的蚀刻速率的具体掺杂剂包括例如碳、磷和砷。例如，可以使用落在5与15千电子伏特(keV)之间的注入能量、以从1×1014至1×1016原子/cm3的范围的剂量来使用碳。可以使用落在1与5keV之间的注入能量、以从1×1014至5×1015原子/cm3的范围的剂量来使用磷。可以使用落在2与5keV之间的注入能量、以从1×1014至5×1015原子/cm3的范围的剂量来使用砷。鉴于本公开内容，其它适合的掺杂剂和剂量方案将是显而易见的。在一些实施例中，离子注入大体上在垂直方向上发生(即，与衬底垂直的方法)；而在其它实施例中，离子注入工艺的至少一部分在成角度的方向上发生以将离子注入在栅极叠置体之下。注意，硬掩模层206可以用于阻止栅极电极204材料的掺杂。
接下来，方法100以对衬底退火108而继续，对衬底退火可以用于将掺杂剂进一步驱至衬底中并且降低在离子注入工艺期间由衬底承受的任何损伤。在一些实施例中，注入106和随后的退火108可以将离子驱至落在例如2nm与20nm之间的衬底深度。退火108可以在落在例如700℃与1100℃之间的温度下执行多达六十秒或更少(例如，五秒)的持续时间。如将意识到的是，从一个实施例至另一个实施例，退火温度和持续时间可以变化，取决于诸如扩散率、衬底材料、使用的掺杂剂、和期望的终止掺杂剂浓度之类的因素。
图2B图示了在离子注入和扩散工艺之后的衬底200。如在此示例性实施例中示出的，离子注入工艺为正在形成的MOS晶体管产生与栅极电介质层202相邻的两个掺杂区208。当暴露至适合的蚀刻剂时，掺杂区208可以具有比周围的衬底材料的蚀刻速率更高的蚀刻速率。掺杂区208中的一个掺杂区208将用作源极区的一部分，而另一个掺杂区208将用作漏极区的一部分。注意，在所示出的示例性实施例中，掺杂区208不位于栅极电介质层202之下；然而，在其它实施例中，掺杂区208可以位于栅极电介质层202之下，这可以有助于例如外延S/D尖端的形成。同样注意，掺杂区208的尺寸(包括其深度)可以基于正在形成的MOS晶体管的需求和/或正在使用的特定工艺而变化。
接下来，方法100以在栅极叠置体的任一侧上形成210间隔体而继续。可以例如使用常规的材料(例如，氧化硅、氮化硅或其它适合的间隔体材料)来形成该间隔体。可以通常基于正在形成的MOS晶体管的设计需求来选择间隔体的宽度。然而，根据一些实施例，间隔体的宽度不服从由源极和漏极外延尖端的形成而施加的设计约束。图3C图示了根据示例性实施例的具有形成在栅极电极层304和栅极电介质层302的任一侧上的间隔体310的衬底300。
进一步参照图1，方法100以对衬底的掺杂区进行干法蚀刻110以形成S/D区可以形成在其中的腔而继续。如最好参照图2D看到的，蚀刻的腔通常与栅极叠置体相邻。在一些示例性实施例中，可以将蚀刻的腔形成为落在20nm与1500nm之间的深度，其可能比掺杂区更深。在更通常的意义上，可以基于期望的MOS器件要求/性能来根据需要设定蚀刻深度。在一些实施例中，干法蚀刻工艺可以使用蚀刻剂配方，该蚀刻剂配方补充在离子注入工艺中使用的掺杂剂以增大掺杂区的蚀刻速率，从而使得蚀刻工艺能够以比衬底200的剩余部分更快的速率从掺杂区208去除衬底材料。
根据一些实施例，干法蚀刻工艺可以使用发生在等离子体反应器中的含氯的化学品。在一些具体的这样的实施例中，蚀刻剂配方可以包括在使用氩和氦作为缓冲气体或载气的情况下的NF3和Cl2的组合。根据一些这样的实施例，活性蚀刻剂物质的流率可以例如在50与200标准立方厘米每分钟(SCCM)之间变化，而载气的流率可以例如在150与400SCCM之间变化。根据一些这样的实施例，可以利用具有小于100W的低RF偏置、在例如从700W至1100W的范围的功率下的高能量等离子体。根据一些这样的实施例，反应器压强可以在1帕斯卡(Pa)左右到2Pa左右的范围。在另一个具体的示例性实施例中，蚀刻剂化学品可以包括HBr和Cl2的组合。在一些这样的实施例中，蚀刻剂物质的流率可以例如在40SCCM与100SCCM之间变化。根据一些这样的实施例，可以利用具有小于100W的低RF偏置、在600W左右至1000W左右的范围的功率下的高能量等离子体，并且反应器压强可以在0.3Pa左右到0.8Pa左右的范围。
在另一个示例性实施例中，蚀刻剂化学品可以包括Ar和Cl2的组合。在一些这样的实施例中，蚀刻剂物质的流率可以例如在40SCCM与80SCCM之间变化。根据一些这样的实施例，可以利用具有在约100W与200W之间的高RF偏置、在400W左右至800W左右的范围的功率下的中等能量等离子体，并且反应器压强可以在1Pa左右到2Pa左右的范围。对于这些示例性实施例中的每个示例性实施例，干法蚀刻工艺时间可以为例如多达60秒每衬底，但是可以取决于诸如期望的蚀刻深度和蚀刻剂之类的因素而变化。这样的蚀刻工艺参数可以根据不同的实施例而变化，如将意识到的。
图2D图示了根据本公开内容的一些实施例的在已经执行了湿法蚀刻工艺之后的衬底200。如示出的，形成了源极腔212和漏极腔214。在一些实施例中，干法蚀刻110工艺可以蚀刻掺杂区的底切间隔体210和栅极电介质层202的部分，从而形成与栅极叠置体下重叠的S/D腔的尖端或延伸部。例如，图2D’示出了干法蚀刻工艺的替代的示例性结果，其导致分别是腔212和214的延伸部的源极尖端腔212’和漏极尖端腔214’的形成。例如，这样的腔延伸部/尖端可以由于增大掺杂区的蚀刻速率或减小栅极叠置体间隔体210的宽度而发生。
在干法蚀刻工艺已经完成之后，并且进一步参照图1，此示例性实施例的方法以湿法蚀刻112以清洁并进一步蚀刻源极腔212和漏极腔214而继续。可以使用常规或定制的湿法蚀刻化学品来执行湿法蚀刻212并且湿法蚀刻212可以用于去除诸如碳、氟、氯氟烃之类的污染物和诸如氧化硅之类的氧化物以提供清洁的表面，在该表面上可以执行随后的工艺。另外，在使用单晶硅衬底的实施例中，湿法蚀刻112还可以用于去除衬底的沿着<111>和<001>晶面的薄的部分以提供平滑表面，在该表面上可以发生高质量外延沉积。在一些示例性情况下，衬底的可以被蚀刻掉的薄的部分可以例如多达5nm厚并且还可以去除残留的污染物。如最好在图2E中示出的，湿法蚀刻112使得源极腔212和漏极腔214的侧部遵循<111>和<001>晶面。然而，各个不同的腔形状可以发生，包括具有腔延伸部或尖端的S/D腔，如先前所描述的。例如，图2E’示出了包括具有腔延伸部212’的源极腔212和具有延伸部214’的源极腔214的所得到的结构。许多不同的因素可以影响腔形状/深度/尺寸，例如，所使用的蚀刻工艺、栅极叠置体侧壁间隔体宽度、以及栅极长度，仅为了举一些示例。
图2F图示了图2E中的虚线的圆形区域的放大图，并且图2F’示出了图2E’中的虚线的圆形区域的放大图。如在图2E和2F两者中可以看到的，源极腔212的侧部220(以及类似地，漏极腔214的侧部)与栅极电介质层202的外侧部对齐，并且更通常而言，腔侧部与栅极叠置体的外侧部对齐。因此，在此示例性结构中，在S/D之间不存在下重叠。如先前所描述的，S/D与栅极叠置体的下重叠在本文被称为Xud。在图2E-F中，Xud＝0，因为S/D腔蚀刻使得腔的侧部220在栅极叠置体的外侧部下方右对齐。这可以与在图2E’-F’中示出的示例性结构相比较，其中，Xud是正的(+Xud)。在2E’-F’中示出的示例性结构中，Xud是正的，因为源极腔212在栅极叠置体下方延伸，如被示出为源极腔延伸部212’(并且对于漏极腔214和漏极腔延伸部214’是类似的)。图2F’以与栅极叠置体下重叠的此源极腔侧部220’最好地示出该情况。注意，为了便于描述，源极腔和漏极腔在本公开内容中是对称的；然而，其不必是该情况。例如，一个实施例中，源极腔可以具有正的Xud，而漏极腔可以具有Xud＝0。
图1的方法100以在S/D腔中沉积114GCL并且然后随后在GCL内衬的S/D腔中沉积116重掺杂的S/D填充材料而继续。在一些实施例中，在沉积重掺杂的S/D填充材料之前，可以根据分离的沉积序列来沉积GCL。在其它实施例中，可以以单沉积序列来沉积GCL和重掺杂的S/D填充材料，如通过在图1的方法100中的在框114和116周围的虚线框所图示的。在这样的实施例中，在GCL的沉积和重掺杂的S/D填充材料之间可能存在渐变的或突变的过渡。不管哪种方式，重掺杂的S/D填充材料满足顶部表面上的接触需求，而未掺杂的(或大体上较低掺杂的)层提供至S/D界面的沟道在本文所描述的优点。可以在S/D腔中选择性地沉积GCL，意指其仅粘至S/D腔材料(例如，硅)而不粘至围绕栅极的绝缘体区。可以使用化学气相沉积(CVD)技术或任何适合的技术(例如，超高真空CVD(UHV-CVD)、快速热CVD(RT-CVD)、低压CVD)LP-CVD)、或气体源分子束外延(GS-MBE)来执行这样的选择性沉积。GCL的沉积在宽范围的条件下可以是可能的并且可以是外延的或多晶的。
可以基于正在沉积的GCL的材料来选择GCL沉积温度、压强、流率、载气等。在一些实施例中，GCL可以由名义上未掺杂的硅(Si)、锗(Ge)、或硅锗(SiGe)来组成。例如，对于n型器件，可以将GCL选择为Si，而对于p型器件，可以将GCL选择为SiGe或Ge。在其它实施例中，GCL可以是最小掺杂的，例如，在1E17cm-3至1E20cm-3水平或更低的水平。可以基于随后沉积的重掺杂的S/D填充材料来确定掺杂剂。例如，对于n型器件，磷(P)或硼(B)可以用作掺杂剂，对于p型器件，铝(Al)、镓(Ga)、铟(In)、砷(As)或锑(Sb)可以用作掺杂剂。在一些实施例中，基于沟道和/或S/D填充材料，GCL可以包括最低水平的其它适合的掺杂剂。在一些实施例中，GCL最低掺杂剂水平可以在每cm3的原子方面比重掺杂的S/D填充材料的体低一个数量级。
在一些实施例中，重掺杂的S/D填充材料可以包括被硼重掺杂的锗层盖住的原位硼掺杂的锗或硼掺杂的硅锗。对于n型器件，用于重掺杂的S/D填充材料的掺杂剂可以包括P或B，而对于p型器件，掺杂剂可以包括例如Al、Ga、In、As或Sb。重掺杂的S/D填充材料可以以1E19至9E21cm-3的范围来掺杂，但是在一些实施例中，以1E20至9E21cm-3的范围来掺杂。在一个或多个实施例中，任何兼容的材料组可以用于GCL和重掺杂的S/D，只要保持缺陷足够低以避免来自膜的接触部分的严重扩散并且通过线端(end-of-line)保持掺杂差。
CVD工艺或其它适合的沉积工艺可以用于重掺杂S/D填充材料的沉积116。例如，可以在CVD反应器、LPCVD反应器或超高真空CVD(UHVCVD)中执行沉积116。在一些示例性情况下，反应器温度可以落在例如600℃与800℃之间，并且反应器压强可以落在例如1托与760托之间。载气可以包括例如以适合流率(例如，在10与50SLM之间)的氢或氦。在一些具体的实施例中，可以使用锗源前体气体(例如，稀释于H2中的GeH4(例如，GeH4可以稀释为1-5％))来执行沉积。例如，可以以1％浓度并且以在50与300SCCM的范围的流率来使用稀释的GeH4。对于硼的原位掺杂，可以使用稀释的B2H6。(例如，B2H6可以在H2中稀释为1-5％)。例如，可以以3％浓度并且以在10与100SCCM的范围的流率来使用稀释的B2H6。在一些示例性情况下，可以添加蚀刻剂以增大沉积的选择性。例如，可以以例如在50至300SCCM的范围的流率来添加HCl或Cl2。
图2G图示了根据本公开内容的实施例的在GCL 232、234已经沉积在图2E的结构的S/D腔中之后的示例性结构。图2G’图示了根据本公开内容的实施例的在GCL 232’、234’已经沉积在图2E’的结构的S/D腔中之后的示例性结构。根据本发明的实施方式，GCL 232、232’、234、234’是物理上与沟道区223不同的层，并且是在已经形成源极腔212和漏极腔214之后形成的。图2H图示了图2G中的虚线的圆形区域的放大图，并且图2H’图示了图2G’中的虚线的圆形区域的放大图。为了便于描述，将仅讨论在其上沉积的源极腔212和GCL 232；然而，该描述适用于在其上沉积的漏极腔214和GCL 234，因为源极和漏极在此示例性结构中是对称的。
图2G-H示出了其中S/D腔以0的Xud开始并且然后沉积GCL以将Xud减小至负值(-Xud)的结构，如最好在图2H中看到的。如示出的，GCL 232用于将沟道223从栅极的边缘下方拉出，从而产生用于随后对重掺杂的S/D填充材料进行沉积的修改的源极腔216(和修改的漏极腔218)。图2I示出了在重掺杂的S/D填充材料222、224已经沉积在修改的S/D腔216、218中之后的所得到的结构。如在图2I中可以看到的，重掺杂的源极材料222和漏极材料224由名义上未掺杂的(或大体上较低掺杂的)GCL的添加进一步分离，从而增大了有效电栅极长度(Leff)。图2G’-H’示出了其中S/D腔以正的Xud开始并且然后沉积GCL以将Xud减小至更小的值的结构，如在图2H’中可以最好看到的。图2G’-H’提供了GCL 232’、234’可以如何用于将源极区和漏极区进一步拉开的另外的示例。
在一些实施例中，可以将GCL的厚度选择为期望的值或期望的值的范围，例如1-6nm厚或一些其它适合的厚度。在一些实施例中，可以基于S/D区的期望的最终Xud来确定GCL的厚度。在这样的实施例中，可以基于从S/D腔的蚀刻而得到的Xud来选择GCL的厚度。在一个示例性实施例中，在GCL沉积之后的目标最终Xud大约为-3nm。在这样的示例性实施例中，在S/D蚀刻之后的Xud是0的情况下，GCL厚度将是-3nm以实现期望的目标最终Xud。在另一个示例性实施例中，目标最终Xud在-5至1nm的范围中。在一些实施例中，GCL可以是名义上保形的，使得GCL的厚度在S/D腔内的所有生长表面上是大体上相同的。在一些这样的实施例中，大体上相同意指在三倍内或更好。例如，在GCL在S/D腔的一个位置处具有2nm的最小厚度的具体情况下，为了在三倍内的名义上保形，GCL最大厚度(在S/D腔的另一个位置处)可以最多为6nm，如以下将更详细地讨论的。在更具体的示例中，在GCL在S/D腔的侧(例如，图2F中的源极腔212的侧220)上具有2nm(并且不超过6nm)的最小厚度的情况下，为了在三倍内的名义上保形，S/D腔的底部的GCL厚度(例如，图2F中的源极腔212的底部222)可以在其最厚处为最多6nm(只要其最薄区域至少为2nm)。
在可以使用替换金属栅极工艺的本公开内容的一些实施例中，方法100可以如通常所做的以使用蚀刻工艺来去除120栅极叠置体(包括伪栅极电介质层202、牺牲栅极电极204和硬掩模层206)而继续。在替代实施方式中，可以仅去除硬掩模206和牺牲栅极204，留下高k栅极电介质层202，如果使用的话。如果去除了栅极电介质层202，方法可以以将新的栅极电介质层252沉积122至沟槽开口中而继续。这里可以使用诸如先前所描述的那些任何适合的高k电介质材料，例如，氧化铪。还可以使用相同的沉积工艺。可以使用栅极电介质层的替换，例如，以解决在干法和湿法蚀刻工艺的施加期间、在GCL和/或高掺杂的S/D填充材料的沉积期间原始栅极电介质层可能已经发生的任何损伤，或者以利用高k(或以其它方式期望的)栅极电介质材料来替换低k(或牺牲电介质材料)。
方法100可以然后以将金属栅极电极层沉积124至沟槽中和栅极电介质层上方(不管高k栅极电介质层202是否被新的栅极电介质层252所替换)而继续。图2K图示了根据一个实施例的在已经将高k栅极电介质层252和金属栅极电极254沉积至沟槽开口中之后的示例性结构。各种金属沉积工艺可以用于形成金属栅极电极层，例如，CVD、ALD、PVD、无电镀、或电镀，仅为了举一些示例性工艺。金属栅极电极层可以包括例如p型功函数金属，例如，钌、钯、铂、钴、镍和导电的金属氧化物，例如，氧化钌。在一些示例性配置中，可以沉积两个或更多个金属栅极电极层。例如，可以沉积功函数金属，随后沉积诸如铝之类的适合的金属栅极电极填充金属。
如鉴于本公开内容将显而易见的，方法100可以包括另外的或替代的工艺。例如，方法可以以在蚀刻至源极漏极区之后沉积S/D金属接触部或接触层而继续。可以使用硅化工艺(通常，沉积接触金属和随后的退火)来执行这样的对源极和漏极接触部的金属化。例如，具有或不具有锗无定形注入的与镍、铝、镍-铂或镍-铝或镍、铝或钛的其它合金的硅化可以用于形成低电阻锗化物。如先前所描述的，包括如在本文所描述的GCL的晶体管器件可以是p型或n型晶体管，或该器件可以包括p型或n型晶体管的组合(例如，对于CMOS器件)。
非平面配置
可以例如使用有鳍的(例如，三栅极或FinFET)或纳米线/纳米带配置来实施非平面架构。有鳍的配置包括在半导体材料的薄带(通常被称为鳍)周围构建的晶体管。晶体管包括标准的场效应晶体管(FET)节点，其包括栅极、栅极电介质、源极区和漏极区。器件的导电沟道驻留在栅极电介质下方的鳍的外部侧上/内。特别地，电流沿着鳍的两侧壁(与衬底表面垂直的侧)并且沿着鳍的顶部(与衬底表面平行的侧)运行。因为这样的配置的导电沟道实质上沿着鳍的三个不同外部的平面区域而驻留，这样的配置已经被称为FinFET和三栅极晶体管。还可以使用其它类型的有鳍的配置，例如，所谓的双栅极FinFET，其中，导电沟道首要地仅沿着鳍的两个侧壁而驻留(而不是沿着例如鳍的顶部)。以非常类似的方式来配置纳米线/纳米带晶体管配置(有时候被称为全环绕栅极(GAA)FET)，但是使用纳米线/纳米带(例如，由硅、锗或硅锗材料制成)来替代鳍结构，并且栅极材料通常在所有侧上围绕沟道区。取决于特定设计，纳米线/纳米带晶体管可以具有例如四个有效栅极。
图3A-B示出了根据本公开内容的实施例而配置的包括GCL的示例性三栅极架构的透视图。更具体而言，图3A示出了与图2G类似的三栅极结构，并且图3B示出了与图2I类似的三栅极结构。如鉴于本公开内容将意识到的是，常规的工艺和形成技术可以用于制造在图3A-B中示出的三栅极晶体管结构。然而，并且根据本公开内容的一个或多个实施例，栅极控制层(GCL)可以沉积在沟道与源极/漏极区的界面处，以改进栅极对沟道的控制。如可以看到的，三栅极器件包括具有从衬底300延伸通过隔离区370、380的半导体主体或鳍305(如由虚线所表示的)的衬底300。在一个实施例中，隔离区370、380是使用常规工艺(例如，蚀刻衬底300以形成沟槽并且然后将氧化物材料沉积至沟槽上以形成STI区)形成的浅沟槽隔离(STI)区。隔离区379、380可以由诸如SiO2之类的任何适合的电介质/绝缘材料制成。栅极电极304形成在鳍305的3个表面上方以形成三个栅极。硬掩模306形成在栅极电极304的顶部上。栅极间隔体310形成在栅极电极304的相对侧壁上。
图3A示出了在源极腔中沉积的GCL 332，并且图3B示出了使用替换工艺在GCL 332上沉积的重掺杂的源极/漏极填充材料322以及在其上沉积的可选的帽盖层341。如在图3B中可以看到的，沟道区307在栅极下方从源极延伸至漏极。图3C示出了另一个替代方案，其包括纳米线/纳米带沟道架构309。与在图3B中示出的鳍结构类似，在图3C中示出的纳米线/纳米带结构包括GCL 332和源极/漏极区322。源极/漏极区322可以使用替换工艺来形成，其包括重掺杂的S/D填充材料。在图3C中示出的示例中，该结构包括多个(两个)纳米线/纳米带309。然而，该结构可以包括仅一个纳米线/纳米带或多于两个纳米线/纳米带，如鉴于本公开内容将显而易见的。关于GCL 332和重掺杂的S/D区322的先前讨论在这里同样适用。注意，在图3B-C中仅示出一个源极/漏极区322，可以以类似的方式来实施但是许多这样的区(例如，对于CMOS器件，包括n型和p型S/D区两者以及n型和p型区的组合)。同样注意，出于示例性目的而提供了源极/漏极区322和可选的帽盖341的示例性形状，并且所述示例性形状不旨在限制本公开内容。
栅极控制层(GCL)优点
图4A是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在固定的泄漏量下晶体管导通时的电压(Vt)404与源极/漏极(S/D)下重叠距离(Xud)402的关系的图表。如在此图表中可以看到的，随着Xud402减小到达某点时，Vt 404减小(在固定的泄漏量下)，导致能够以较低的电压电平来运行晶体管的优点。图4b是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在给定栅极电压下源极-漏极电流泄漏(IL)408与S/D下重叠距离(Xud)406的关系的图表。如可以在此图表中看到的，随着Xud 406减小到达某点时，IL 408减小(在给定的栅极电压量下)，导致源极与漏极之间的较低电流泄漏的优点。随着Xud减小，重掺杂的源极和漏极区之间的分离增大，从而增加了有效电栅极长度(Leff)，并且改进了栅极对沟道的控制。注意，两个图表都示出了负的Xud是有利的，其可以在如在本文不同地描述的晶体管形成期间使用GCL来实现。同样注意，GCL可以是在具有小于大约20nm的栅极长度的晶体管生成方面特别有益的，因为它可以增大Leff并且用于将沟道从栅极边缘拉出以提供在本文所描述的优点。因此，使用GCL导致在晶体管性能上的改进，特别是对于低功率应用。
示例性系统
图5图示了以根据示例性实施例而配置的一个或多个晶体管结构来实施的计算系统500。如可以看到的，计算系统500容纳母板502。母板502可以包括多个部件，部件包括但不限于处理器504和至少一个通信芯片506，部件中的每个可以物理地和电地耦合至母板502，或者以其它方式集成在母板502中。如将意识到的，母板502可以是例如任何印刷电路板，不论是主板、安装在主板上的子板还是系统500的单机板，等等。根据其应用，计算系统500可以包括可以或可以不物理和电耦合到母板502的一个或多个其它部件。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。包括在计算系统500中的部件中的任何部件可以包括如在本文不同地描述的一个或多个晶体管结构(例如，在源极/漏极与沟道的界面处以GCL制造的晶体管)。这些晶体管结构可以用于例如实施板载处理器缓存或存储器阵列。在一些实施例中，可以将多个功能集成至一个或多个芯片中(例如，注意，通信芯片506可以是处理器504的部分或者以其它方式集成至处理器504中)。
通信芯片506可以使能用于来往于计算设备500的数据的传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经由非固体介质调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。术语并不暗示相关联的设备不包含任何接线，尽管在一些实施例中它们可以不包含接线。通信芯片506可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于较短距离的无线通信，例如，NFC、Wi-Fi和蓝牙，并且第二通信芯片506可以专用于较长距离的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统500的处理器504包括处理器504内封装的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括以如在本文不同地描述的一个或多个晶体管结构而实施的板载存储器电路。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片506还可以包括通信芯片506内封装的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括以如在本文不同地描述的一个或多个晶体管结构而实施的一个或多个设备(例如，片上处理器或存储器)。如鉴于本公开内容将意识到的，注意，多标准无线能力可以直接集成至处理器504中(例如，其中，任何芯片506的功能集成至处理器504中，而不是具有分离的通信芯片)。另外注意，处理器504可以是具有这样的无线能力的芯片组。简言之，可以使用任何数量的处理器504和/或通信芯片506。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算系统500可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频录像机。在另外的实施方式中，系统500可以是处理数据或利用使用如在本文不同地描述的一个或多个晶体管器件的任何其它电子设备。
另外的示例性实施例
下面的示例涉及另外的实施例，根据所述另外的实施例，许多置换和配置将是显而易见的。
示例1是一种晶体管器件，包括：具有沟道区的衬底；在所述沟道区之上的栅极叠置体，所述栅极叠置体包括栅极电极和栅极电介质；在所述衬底中并且邻近所述沟道区而形成的源极区和漏极区，所述源极区和所述漏极区包括掺杂的填充材料；以及在所述源极区和所述漏极区中的每个区中至少在所述掺杂的填充材料与所述沟道区之间形成的栅极控制层(GCL)，其中，所述GCL不具有掺杂或者具有比所述掺杂的填充材料的水平低的最大掺杂水平。
示例2包括示例1的主题，其中，所述GCL具有低于1E20cm-3的掺杂水平。
示例3包括示例1或2的主题，其中，所述GCL是未掺杂的。
示例4包括前述示例中的任一个示例的主题，其中，所述GCL至少由硅(Si)、锗(Ge)、和/或硅锗(SiGe)组成。
示例5包括前述示例中的任一个示例的主题，其中，所述GCL具有1至6nm的厚度。
示例6包括前述示例中的任一个示例的主题，其中，所述GCL使所述源极和所述漏极相对于所述栅极叠置体的下重叠距离中的每个下重叠距离减小，使得所述下重叠距离均在1至-5nm的范围中。
示例7包括前述示例中的任一个示例的主题，其中，源极填充材料和漏极填充材料是在1E20cm-3至9E21cm-3范围中重掺杂的。
示例8包括前述示例中的任一个示例的主题，其中，所述GCL使电有效栅极长度增大。
示例9包括前述示例中的任一个示例的主题，其中，所述GCL由与所述源极填充材料和所述漏极填充材料相同的材料构成，但是所述GCL材料是未掺杂的或者具有在每cm3的原子方面比所述源极填充材料和所述漏极填充材料低至少一个数量级的掺杂水平。
示例10包括前述示例中的任一个示例的主题，其中，所述栅极叠置体长度小于20nm。
示例11包括前述示例中的任一个示例的主题，其中，所述器件是平面晶体管。
示例12包括示例1-10中的任一个示例的主题，其中，所述器件具有基于鳍的纳米线或纳米带晶体管结构。
示例13是包括前述示例中的任一个示例的器件的集成电路。
示例14是包括示例1-12中的任一个示例的器件的集成电路。
示例15是一种晶体管器件，包括：包括示例1-14中的任一个示例的主题，其中，具有沟道区的衬底；在所述沟道区之上的栅极电极，其中，栅极电介质层提供在所述栅极电极与所述沟道区之间，并且间隔体提供在所述栅极电极的任一侧上；在所述衬底中并且邻近所述沟道区而形成的重掺杂的源极区和重掺杂的漏极区，其中，所述源极区和所述漏极区包括具有超过1E20cm-3的掺杂水平的填充材料；以及在所述源极区和所述漏极区中的每个区中至少在重掺杂的源极/漏极(S/D)填充材料与所述沟道区之间形成的栅极控制层(GCL)，其中，所述GCL具有低于1E20cm-3的掺杂水平，并且所述GCL还通过使所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离减小而将所述重掺杂的源极区和所述重掺杂的漏极区分离。
示例16包括示例15的主题，其中，所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离在1至-5nm的范围中。
示例17包括示例15或16的主题，其中，所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离大约为-3nm。
示例18包括示例15-17中的任一个示例的主题，所述GCL由与所述源极填充材料和所述漏极填充材料相同的材料构成，但是所述GCL材料是未掺杂的或者具有在每cm3的原子方面比所述源极填充材料和所述漏极填充材料低至少一个数量级的掺杂水平。
示例19包括示例15-18中的任一个示例的主题，其中，所述GCL至少由硅(Si)、锗(Ge)、和/或硅锗(SiGe)组成。
示例20包括示例15-19中的任一个示例的主题，其中，所述GCL以在1E17cm-3至1E20cm-3范围中的水平进行掺杂。
示例21包括示例15-20中的任一个示例的主题，其中，所述GCL具有在1至6nm范围中的厚度。
示例22包括示例15-21中的任一个示例的主题，其中，所述GCL增大电有效栅极长度。
示例23包括示例15-22中的任一个示例的主题，其中，在固定的泄漏量下，所述GCL减小所述晶体管导通时的电压。
示例24包括示例15-23中的任一个示例的主题，其中，在给定栅极电压下，所述GCL减小源极-漏极电流泄漏。
示例25包括示例15-24中的任一个示例的主题，其中，所述晶体管器件是p型或n型器件。
示例26是一种互补金属氧化物半导体(CMOS)集成电路，所述互补金属氧化物半导体(CMOS)集成电路包括示例15-25中的任一个示例的至少一个p型晶体管器件和示例15-25中的任一个示例的至少一个n型晶体管器件。
示例27是包括示例15-25中的任一个示例的晶体管器件的移动计算系统。
示例28是一种用于形成晶体管器件的方法，包括：提供具有沟道区的衬底；在所述沟道区之上提供栅极电极，其中，栅极电介质层提供在所述栅极电极与所述沟道区之间，并且间隔体提供在所述栅极电极的两侧上；蚀刻以在所述衬底中并且邻近所述沟道区而形成源极腔和漏极腔；在所述源极腔和所述漏极腔中的每个腔中选择性地沉积栅极控制层(GCL)，其中，所述栅极控制层具有低于1E20cm-3的掺杂水平；以及在所述栅极控制层上沉积重掺杂的源极/漏极(S/D)填充材料，其中，所述重掺杂的S/D填充材料具有超过1E20cm-3的掺杂水平。
示例29包括示例28的主题，其中，以单沉积序列来沉积所述GCL和所述重掺杂的S/D填充材料。
示例30包括示例29的主题，其中，所述GCL的沉积与所述重掺杂的S/D填充材料的沉积之间在掺杂的水平方面存在分级过渡。
示例31包括示例28-30中的任一个示例的主题，其中，所述GCL在沉积之后是名义上保形的，使得所述GCL的厚度在所述源极腔和所述漏极腔内的所有生长表面上大体上相同。
示例32包括示例31的主题，其中，在所有生长表面上大体上相同指的是至少在三倍内。
示例33包括示例28-32中的任一个示例的主题，其中，所述GCL由与所述源极填充材料和所述漏极填充材料相同的材料组成，但是所述GCL材料是未掺杂的并且具有在每cm3的原子方面比所述源极填充材料和所述漏极填充材料低至少一个数量级的掺杂水平。
示例34包括示例28-33中的任一个示例的主题，其中，所述GCL具有1至6nm的厚度。
示例35包括示例28-34中的任一个示例的主题，其中，所述GCL减小所述重掺杂S/D填充材料相对于所述栅极电介质层的下重叠距离，使得所述重掺杂S/D填充材料相对于所述栅极电介质层的下重叠距离在1至-5nm的范围中。
示例36包括示例28-35中的任一个示例的主题，其中，在蚀刻以形成所述源极腔和所述漏极腔之后，所述源极腔和所述漏极腔相对于所述栅极电介质层的下重叠距离为0。
示例37包括示例28-36中的任一个示例的主题，其中，所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离大约为-3nm。
示例38包括示例28-37中的任一个示例的主题，还包括去除并且随后替换所述栅极电介质层和所述栅极电极。
已经出于图示和描述的目的给出了示例性实施例的以上描述。它并非旨在穷举或将本公开内容限制到所述公开的精确形式。根据本公开内容，许多修改和变化是可能的。旨在使本公开内容的范围不受本具体实施方式的限制而受其所附权利要求的限定。将来提交的要求享有本申请优先权的申请可以通过不同方式要求所公开的主题，并且通常可以包括本文各处公开或以其它方式展示的一个或多个限制的任何集合。

Claims (31)

1.一种晶体管器件，包括：
具有沟道区的衬底；
在所述沟道区之上的栅极叠置体，所述栅极叠置体包括栅极电极和栅极电介质层；
在所述衬底中的相应腔中并且邻近所述沟道区的源极区和漏极区，所述源极区和所述漏极区包括掺杂的填充材料，其中所述腔的侧部与所述栅极叠置体的外侧部对齐；以及
在所述源极区和所述漏极区中的每个区中至少在所述掺杂的填充材料与所述沟道区之间的栅极控制层(GCL)，其中，所述GCL不具有掺杂或者具有比所述掺杂的填充材料的水平低的最大掺杂水平。
2.根据权利要求1所述的晶体管器件，其中，所述GCL具有低于1E20cm-3的掺杂水平。
3.根据权利要求1所述的晶体管器件，其中，所述GCL与所述栅极电介质层接触并且所述掺杂的填充材料不与所述栅极电介质层接触。
4.根据权利要求1所述的晶体管器件，其中，所述GCL至少由硅(Si)、锗(Ge)和硅锗(SiGe)组成。
5.根据权利要求1所述的晶体管器件，其中，所述GCL具有1nm至6nm的厚度。
6.根据权利要求1所述的晶体管器件，其中，所述GCL使所述掺杂的填充材料相对于所述栅极叠置体的下重叠距离减小，使得所述下重叠距离大约为-3nm。
7.根据权利要求1所述的晶体管器件，其中，源极填充材料和漏极填充材料是在1E20cm-3至9E21cm-3范围中重掺杂的。
8.根据权利要求1所述的晶体管器件，其中，所述GCL在所述掺杂的填充材料和沟道区之间具有大约3nm的厚度。
9.根据前述权利要求中的任一项所述的晶体管器件，其中，所述晶体管器件是平面晶体管。
10.根据权利要求1-8中的任一项所述的晶体管器件，其中，所述晶体管器件具有基于鳍的纳米线或纳米带晶体管结构。
11.一种移动计算系统，包括根据权利要求1-8中的任一项所述的晶体管器件。
12.一种晶体管器件，包括：
具有沟道区的衬底；
在所述沟道区之上的栅极电极，其中，栅极电介质层提供在所述栅极电极与所述沟道区之间，并且间隔体提供在所述栅极电极的任一侧上；
在所述衬底中的相应腔中并且邻近所述沟道区的重掺杂的源极区和重掺杂的漏极区，其中，所述源极区和所述漏极区包括具有超过1E20cm-3的掺杂水平的填充材料，其中所述腔的侧部与所述栅极电极和所述栅极电介质层的外侧部对齐；以及
在所述源极区和所述漏极区中的每个区中至少在重掺杂的源极/漏极(S/D)填充材料与所述沟道区之间的栅极控制层(GCL)，其中，所述GCL具有低于1E20cm-3的掺杂水平，并且所述GCL还通过使所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离减小而将所述重掺杂的源极区和所述重掺杂的漏极区分离。
13.根据权利要求12所述的晶体管器件，其中，所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离大约为-3nm。
14.根据权利要求12所述的晶体管器件，其中，所述GCL使所述晶体管器件在固定的泄漏量下导通时的电压减小。
15.根据权利要求12所述的晶体管器件，其中，所述GCL使在给定栅极电压下的源极-漏极电流泄漏减小。
16.根据权利要求12-15中的任一项所述的晶体管器件，其中，所述GCL在所述重掺杂的S/D填充材料和沟道区之间具有大约3nm的厚度。
17.根据权利要求12-15中的任一项所述的晶体管器件，其中，所述GCL与所述栅极电介质层接触并且所述重掺杂的S/D填充材料不与所述栅极电介质层接触。
18.一种互补金属氧化物半导体(CMOS)集成电路，包括至少一个p型的根据权利要求12-17中的任一项所述的晶体管器件以及至少一个n型的根据权利要求12-15中的任一项所述的晶体管器件。
19.一种用于形成晶体管器件的方法，包括：
提供具有沟道区的衬底；
在所述沟道区之上提供栅极电极，其中，栅极电介质层提供在所述栅极电极与所述沟道区之间，并且间隔体提供在所述栅极电极的两侧上；
蚀刻以在所述衬底中并且邻近所述沟道区而形成源极腔和漏极腔，其中所述源极腔和所述漏极腔的侧部与所述栅极电极和所述栅极电介质层的外侧部对齐；
在所述源极腔和所述漏极腔中的每个腔中选择性地沉积栅极控制层(GCL)，其中，所述栅极控制层具有低于1E20cm-3的掺杂水平；以及
在所述栅极控制层上沉积重掺杂的源极/漏极(S/D)填充材料，其中，所述重掺杂的S/D填充材料具有超过1E20cm-3的掺杂水平。
20.根据权利要求19所述的方法，其中，以单沉积序列来沉积所述GCL和所述重掺杂的S/D填充材料。
21.根据权利要求20所述的方法，其中，所述GCL的沉积与所述重掺杂的S/D填充材料的沉积之间在掺杂的水平方面存在分级过渡。
22.根据权利要求19所述的方法，其中，所述GCL在沉积之后是名义上保形的，使得所述GCL的厚度在所述源极腔和所述漏极腔内的所有生长表面上大体上相同，其中，在所有生长表面上大体上相同指的是至少在三倍内。
23.根据权利要求19-22中的任一项所述的方法，其中，所述GCL在所述重掺杂的S/D填充材料和沟道区之间具有大约3nm的厚度。
24.根据权利要求19-22中的任一项所述的方法，其中，所述GCL由与所述源极填充材料和所述漏极填充材料相同的材料组成，但是所述GCL材料是未掺杂的或者具有在每cm3的原子方面比所述源极填充材料和所述漏极填充材料低至少一个数量级的掺杂水平。
25.根据权利要求23所述的方法，其中，所述GCL由与所述源极填充材料和所述漏极填充材料相同的材料组成，但是所述GCL材料是未掺杂的或者具有在每cm3的原子方面比所述源极填充材料和所述漏极填充材料低至少一个数量级的掺杂水平。
26.根据权利要求19-22中的任一项所述的方法，其中，所述GCL减小所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离，使得所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离大约为-3nm。
27.根据权利要求23所述的方法，其中，所述GCL减小所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离，使得所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离大约为-3nm。
28.根据权利要求19-22中的任一项所述的方法，其中，在蚀刻以形成所述源极腔和所述漏极腔之后，所述源极腔和所述漏极腔相对于所述栅极电介质层的下重叠距离为0。
29.根据权利要求23所述的方法，其中，在蚀刻以形成所述源极腔和所述漏极腔之后，所述源极腔和所述漏极腔相对于所述栅极电介质层的下重叠距离为0。
30.根据权利要求19-22中的任一项所述的方法，其中，所述GCL与所述栅极电介质层接触并且所述重掺杂的S/D填充材料不与所述栅极电介质层接触。
31.根据权利要求23所述的方法，其中，所述GCL与所述栅极电介质层接触并且所述重掺杂的S/D填充材料不与所述栅极电介质层接触。
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