DE112017007835T5 - Bildung von kristallinen source-/drain-kontakten an halbleitervorrichtungen - Google Patents

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Scott J. Maddox
Cory C. Bomberger
Anand S. Murthy
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Abstract

Techniken, um Kontakte zu bilden, die mindestens einen Kristall an Source- und Drain-(S/D) Regionen von Halbleitervorrichtungen umfassen, sind beschrieben. Kristalline S/D-Kontakte können so gebildet sein, dass sie einigen oder allen der oberen und seitlichen Flächen der S/D-Regionen entsprechen. Kristalline S/D-Kontakte dieser Offenbarung werden durch selektive Abscheidung eines Vorläufers auf einem offengelegten Abschnitt einer oder mehrerer S/D-Regionen gebildet. Der Vorläufer wird dann in situ auf dem offenliegenden Abschnitt der S/D-Region zum Reagieren gebracht. Diese Reaktion bildet den leitfähigen kristallinen S/D-Kontakt, der der Fläche der S/D-Regionen entspricht.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen sind elektronische Bauteile, die die elektronischen Eigenschaften von Halbleitermaterialien, wie etwa Silizium (Si), Germanium (Ge) und Siliziumgermanium (SiGe) nutzen. Ein Feldeffekttransistor (FET) ist eine Halbleitervorrichtung, die drei Anschlüsse aufweist: ein Gate, eine Source, und ein Drain. Ein FET verwendet ein elektrisches Feld, das durch das Gate aufgebracht wird, um die elektrische Leitfähigkeit eines Kanals zu steuern, durch den Ladungsträger (z. B. Elektronen oder Löcher) von der Source zum Drain fließen. In Fällen, in denen die Ladungsträger Elektronen sind, wird der FET als eine n-Kanalvorrichtung bezeichnet, und in Fällen, in denen die Ladungsträger Löcher sind, wird der FET als eine p-Kanalvorrichtung bezeichnet. Standarddotiermittel, die für Si, Ge und SiGe verwendet werden, umfassen Bor (B) für p-(Akzeptor) Dotiermittel und Phosphor (P) oder Arsen (As) für n-(Donor) Dotiermittel. Weiterhin umfassen Metall-Oxid-Halbleiter-FETs (MOSFETs) ein Gatedielektrikum zwischen dem Gate und dem Kanal. MOSFETs können auch als Metall-Isolator-Halbleiter-FETs (MISFETSs) oder isolierte Gate-FETs (IGFETs) bekannt sein. Komplementäre MOS- (CMOS) Strukturen verwenden eine Kombination aus p-Kanal-MOSFET (p-MOS) und n-Kanal-MOSFET (n-MOS) zum Umsetzen von Logikgates und anderen digitalen Schaltungen.
  • Ein FinFET ist ein MOSFET-Transistor, der um einen dünnen Streifen Halbleitermaterial herum aufgebaut ist (allgemein bezeichnet als eine Finne). Der leitfähige Kanal der FinFET-Vorrichtung sitzt an den äußeren Abschnitten der Finne, die an das Gatedielektrikum angrenzt. Speziell läuft der Strom entlang/innerhalb beider Seitenwände der Finne (Seiten rechtwinklig zur Substratfläche) sowie entlang der Oberseite der Finne (Seite parallel zur Substratfläche). Da der leitfähige Kanal solcher Konfigurationen im Wesentlichen entlang der drei verschiedenen äußeren planaren Regionen der Finne verläuft, wird ein solches FinFET-Design manchmal als Trigatetransistor bezeichnet. Andere Arten von FinFET-Konfigurationen sind ebenfalls verfügbar, wie etwa sogenannte Doppelgate-FinFETs, wobei der leitfähige Kanal grundsätzlich nur entlang der beiden Seitenwände der Finne (und nicht entlang der Oberseite der Finne) sitzt.
  • Figurenliste
    • 1 ist ein Verfahrensablaufdiagramm, das ein beispielhaftes Verfahren für die Herstellung einer FinFET-Halbleitervorrichtung darstellt, die Source- und Drainregionenkontakte umfasst, die mindestens einen Kristall umfassen, nach einer Ausführungsform dieser Offenbarung.
    • 2 ist ein Verfahrensablaufdiagramm, das ein beispielhaftes Verfahren für die Herstellung von Source- und Drainregionenkontakten darstellt, die mindestens einen Kristall an entsprechenden Source- und Drainregionen umfassen, nach einer Ausführungsform dieser Offenbarung.
    • 3A bis 3K sind schematische perspektivische Ansichten einer FinFET-Halbleitervorrichtung an verschiedenen Stufen der beispielhaften Verfahrensflussdiagramme von 1 und 2, nach einer Ausführungsform dieser Offenbarung.
    • 4A und 4B sind eine Querschnittsansicht bzw. eine perspektivische Ansicht einer beispielhaften FinFET-Halbleitervorrichtung, die nach den beispielhaften Verfahren erstellt wurde, die in 1 und 2 dargestellt sind, wobei die Source- und Drainregionenkontakte von mindestens einem Kristall an einer oberen Fläche der Source- und Drainregionen angeordnet sind, und der Querschnitt von 4A rechtwinklig zu einem Gate vorgenommen wurde, nach einer Ausführungsform dieser Offenbarung.
    • 4C ist eine Querschnittsansicht einer beispielhaften FinFET-Halbleitervorrichtung, die nach den beispielhaften Verfahren erstellt wurde, die in 1 und 2 dargestellt sind, wobei die Source- und Drainregionenkontakte von mindestens einem Kristall an einer oberen Fläche und einem Abschnitt gegenüberliegender Seitenwände der Source- und Drainregionen angeordnet sind, nach einer Ausführungsform dieser Offenbarung.
    • 4D ist eine perspektivische Ansicht einer beispielhaften FinFET-Halbleitervorrichtung, die nach den beispielhaften Verfahren erstellt wurde, die in 1 und 2 dargestellt sind, wobei die Source- und Drainregionen epitaktisch aus einem darunterliegenden Substrat aufgebaut sind und konforme Source- und Drainkontakte von mindestens einem Kristall aufweisen, der sich zusammen mit den offenliegenden Flächen der Source- und Drainregionen erstreckt, nach einer Ausführungsform dieser Offenbarung.
    • 4E und 4E' sind Querschnittsansichten von S/D-Regionen parallel zu einem Gate mit Kontakten, die durch elementare Metallabscheidung bzw. durch Vorläuferabscheidung vorbereitet werden, und die die verschiedene Variabilität der Kontaktdicke illustrieren.
    • 4F und 4F' sind Querschnittsansichten von S/D-Regionen parallel zu einem Gate mit Kontakten, die durch elementare Metallabscheidung bzw. durch Vorläuferabscheidung vorbereitet werden, und die ein unterschiedliches Ausmaß an Dotiermitteldiffusion von der S/D-Region in die Kontakte illustrieren.
    • 5 illustriert ein Rechnersystem, das mit integrierten Schaltungsstrukturen und/oder Transistorvorrichtungen umgesetzt ist, die unter Verwendung der hierin offenbarten Techniken ausgebildet sind, nach einigen Ausführungsformen dieser Offenbarung.
  • Diese und andere Merkmale dieser Ausführungsformen sind besser durch Lesen der folgenden ausführlichen Beschreibung zu verstehen, die zusammen mit den hierin beschriebenen Figuren zu nehmen ist. In den Zeichnungen kann jede identische oder annähernd identische Komponente, die in verschiedenen Figuren illustriert ist, durch eine gleiche Ziffer dargestellt werden. Zum Zweck der Klarheit ist möglicherweise nicht jede Komponente in jeder Zeichnung beschriftet. Ferner sind, wie zu erkennen ist, die Figuren nicht notwendigerweise maßstabsgetreu gezeichnet und sollen die beschriebenen Ausführungsformen nicht auf die spezifischen dargestellten Konfigurationen beschränken. Beispielsweise zeigen zwar einige Figuren allgemein gerade Linien, rechte Winkel und glatte Flächen an, aber eine tatsächliche Umsetzung der offenbarten Techniken weist möglicherweise nicht perfekt gerade Linien und rechte Winkel auf, und einige Merkmale können eine Oberflächen-Topographie aufweisen oder anderweitig nicht glatt sein, da die Herstellungsprozesse in der echten Welt Einschränkungen unterliegen. Noch weiter können einige der Merkmale in den Zeichnungen eine strukturierte und/oder schattierte Füllung umfassen, die vornehmlich bereitgestellt ist, um bei der visuellen Unterscheidung der verschiedenen Merkmale zu helfen. Kurz gesagt, die Figuren sind lediglich bereitgestellt, um beispielhafte Strukturen zu zeigen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es sind Techniken offenbart, um Kontakte zu bilden, die mindestens einen Kristall an Source- und Drain- (S/D) Regionen von Halbleitervorrichtungen umfassen. S/D-Regionskontakte von mindestens einem Kristall (kurz „kristalline S/D-Kontakte“) können an mindestens einem Abschnitt einer oberen Fläche entsprechender S/D-Regionen gebildet sein. In einigen Ausführungsformen können kristalline S/D-Kontakte so gebildet sein, dass sie einigen oder allen der oberen und seitlichen Flächen der S/D-Regionen entsprechen. Je größer das Ausmaß der Deckung einer S/D-Region durch einen kristallinen Kontakt ist, desto geringer ist der Kontaktwiderstand zwischen dem Kontakt und seiner entsprechenden Source- oder Drainregion, und umso besser die Leistung der Halbleitervorrichtung, nach einigen Ausführungsformen. Kristalline S/D-Kontakte dieser Offenbarung werden beispielsweise durch selektive Abscheidung von Vorläufern auf einem offengelegten Abschnitt einer oder mehrerer S/D-Regionen gebildet. Die Vorläufer werden dann miteinander in situ auf dem offenliegenden Abschnitt der S/D-Region zum Reagieren gebracht. Diese Reaktion bildet den leitfähigen kristallinen S/D-Kontakt, der der Fläche der S/D-Regionen entspricht. Die Abmessungen der kristallinen S/D-Kontakte dieser Offenbarung können von einer Ausführungsform zur nächsten variieren, aber in einigen Fällen weisen die kristallinen S/D-Kontakte (vertikale) Dicken von 5 nm bis 30 nm auf (z. B. 20 nm oder weniger). Weiter kann, da kristalline S/D-Kontakte durch Abscheidung von Vorläufern gebildet werden können, die einheitlich abgeschieden werden können, im Gegensatz zu gesputterten elementaren Metallen, die Variation der Dicke zwischen S/D-Kontakten über mehrere S/D-Regionen und integrierte Schaltungsvorrichtungen hinweg auf einem Substrat relativ gering sein (z. B. 5 nm oder weniger, maximal 3 nm, maximal 2 nm, maximal 1 nm, oder 0,9 nm oder weniger). Weiter können, aufgrund des Komforts, mit dem Vorläufer abgeschieden werden, S/D-Kontakte mit relativ geringer Dicke und geringer Variabilität wie oben gezeigt auch für integrierte Schaltungsvorrichtungen gebildet werden, bei denen ein Abstand zwischen angrenzenden Sourceregionen und Drainregionen 100 nm oder weniger beträgt. Integrierte Schaltungsvorrichtungen, die nach Ausführungsformen dieser Offenbarung erzeugt wurden, können somit höhere Herstellungserträge und eine bessere Vorrichtungsleistung aufweisen, weil die einheitlicheren Kontakte einen geringeren Kontaktwiderstand als Vorrichtungen aufweisen, die durch Abscheidung amorpher elementarer Metalle als ein Kontaktmaterial vorbereitet werden.
  • Allgemeiner Überblick
  • Ein wichtiges Merkmal der Leistung von integrierten Schaltungsvorrichtungen ist der elektrische Kontaktwiderstand zwischen Source- und Drain- (S/D) Regionen und den entsprechenden S/D-Kontakten. Ein hoher Kontaktwiderstand zwischen einer S/D-Region und einem entsprechenden Kontakt verringert die Transistorleistung durch Umwandlung von elektrischem Strom in Abwärme, und Verlangsamung des Stromflusses durch den Transistor. S/D-Kontakte werden oft durch nichtselektive Abscheidung einer amorphen Deckschicht aus einem elementaren Metall (z. B. durch Sputtern, auch bekannt als physische Gasphasenabscheidung oder PVD) über einem Substrat gebildet, das mehrere S/D-Regionen umfasst. Elementare Metalle, die oft für diese Deckenabscheidung gewählt werden, sind Titan (Ti), Nickel (Ni) und Kobalt (Co), Platin (Pt), Erbium (Er) und andere. Die Deckschicht wird dann photolithographisch durch Maskierung und Ätzen strukturiert, sodass der größte Teil der Deckschicht entfernt werden kann. Die Abschnitte der Deckmetallschicht, die nach dem Ätzen zurückbleiben, entsprechen allgemein den S/D-Regionskontakten. Dann wird Wärme auf die Abschnitte der Deckmetallschicht aufgebracht, die an den S/D-Regionen verbleiben, sodass das elementare Metall mit dem Material der S/D-Regionen reagiert, um ein leitfähiges Metallsilizid (bei S/D-Regionen, die Silizium und optional ein Dotiermittel umfassen) und/oder ein leitfähiges Metallgermanid (bei S/D-Regionen, die Germanium und optional ein Dotiermittel umfassen) zu bilden. Das resultierende Silizid und Germanid bilden daher amorphe S/D Kontakte.
  • Die Deckenabscheidung eines elementaren Metalls stellt eine Anzahl von Herausforderungen für die Herstellung einheitlicher S/D-Kontakte mit einem geringen Kontaktwiderstand dar. Zuerst kann es herausfordernd sein, die Filmdicke zu steuern, wenn Material durch Sputtern abgeschieden wird. Beim Sputtern der Deckmetallschicht kann die Dicke zwischen den verschiedenen S/D-Regionen auf einem Substrat um Werte von weit mehr als 5 nm schwanken, und in einigen Fällen um Werte von mehr als 10 nm oder 20 nm. Diese Variation der Dicke kann wiederum zu Variationen der Dicke und des elektrischen Widerstands des Silizid- oder Germanidkontakts führen. Variationen der Kontaktschichtdicke (und daher Variationen des Widerstands) können zu Timingverzögerungen zwischen dem Betrieb von Transistoren führen, für die ein koordinierter Betrieb vorteilhaft wäre. Zweitens kann, weil der Anteil des Flächenbereichs eines Substrats, das durch S/D-Regionen bedeckt wird, relativ gering ist, das Entfernen des größten Teils der Deckschicht aus elementarem Metall eine Herausforderung darstellen. Abschnitte der Deckschicht aus elementarem Metall, die nicht auf einer S/D-Region sitzen und versehentlich nicht entfernt werden, können elektrische Kurzschlüsse zwischen Transistoren innerhalb einer integrierten Schaltungsvorrichtung bilden. Diese können manchmal bei Prüfungen als Fehler erkannt werden, was zu der Entfernung der integrierten Schaltungsvorrichtung führt. Dieses Ergebnis wird oft als „Ertragsverlust“ bezeichnet. Bei anderen Gelegenheiten bilden diese Restabschnitte von nicht korrekt platziertem Metall erst nach Verwendung in einer Vorrichtung einen elektrischen Kurzschluss, was die Zuverlässigkeit der integrierten Schaltungsvorrichtung verringert. Das Risiko eines unvollständig entfernten Deckmetalls und falsch platzierten Restmetalls erhöht sich, wenn die Abmessungen der Transistorvorrichtungen kleiner werden, und spezieller wenn ein Mindestabstand zwischen angrenzenden S/D-Regionen und/oder angrenzenden Gateregionen angrenzender Transistoren auf 100 nm oder weniger schrumpft.
  • Weiter können die Hochtemperaturprozesse, die verwendet werden, um das elementare Metall mit dem Silizium (und/oder Siliziumgermanium) der S/D-Regionen reagieren zu lassen, um die Kontakte zu bilden, mehrere unerwünschte Nebenwirkungen erzeugen. Beispielsweise können die Hochtemperaturprozesse eine Diffusion von Dotiermitteln aus den S/D-Regionen (und genauer aus den Abschnitten der S/D-Regionen, die an den Kontakt angrenzen) in das Kontaktmaterial verursachen. In einigen Fällen kann Dotiermittel (z. B. Phosphor für n-S/D-Regionen und Bor für p-S/D-Regionen) mehr als 10 nm oder mehr als 20 nm in den Kontakt diffundieren. Dies hat die Wirkung, die Dotiermittelkonzentration in dem S/D zu verringern und damit den Kontaktwiderstand zu erhöhen und die Leistung der Vorrichtung zu verringern. Zweitens handelt es sich, auch wenn die Hochtemperaturprozesse vorgesehen sind, um das elementare Metall mit dem Material des S/D reagieren zu lassen, um den Kontakt zu bilden, um eine diffusionsbeschränkte Solid-State-Reaktion, die daher unvollständig sein kann. In einigen Fällen kann diese unvollständige Reaktion zur Bildung von Titansilizid (TiSi) statt dem Titandisilizid (TiSi2) mit geringerem Widerstand führen, das durch die Reaktion erzeugt werden soll. Das Ergebnis dieser Wirkungen ist ein Kontaktwiderstand von mehr als 2 × 10-9 Ohm - cm.
  • So werden hierin Techniken zum Bilden von kristallinen S/D-Kontakten beschrieben. In einer Ausführungsform umfassen die Techniken selektives Abscheiden von Vorläufern auf mindestens einem Abschnitt der Source- und Drainregionen einer integrierten Schaltungsvorrichtung. Diese selektive Abscheidung wird durch den energetischen Vorzug für die Vorläufer für kristalline Flächen relativ zu amorphen Flächen (z. B. ILD) ermöglicht. Dies verringert praktischerweise den Flächenbereich, auf dem die Vorläufer abgeschieden werden, im Vergleich mit der elementaren Metalldeckschicht wie oben beschrieben. Die Vorläufer werden auf den S/D-Regionen beispielsweise unter Verwendung einer chemischen Gasphasenabscheidung (CVD), metallorganischen chemischen Gasphasenabscheidung (MOCVD), Atomlagenabscheidung (ALD) und molekularen Strahlepitaxie (MBE), unter anderen, bereitgestellt. Abhängig von den Abschnitten der S/D-Regionen, die offengelegt bleiben, können S/D-Kontakte sogar einen offenliegenden Abschnitt einer S/D-Region von der Oberfläche der S/D-Region bis zu einer unteren Fläche der S/D-Region verkapseln, die an ein darunterliegendes Substrat oder einen darunterliegenden Finnenstummel angrenzt. Wenn die Vorläufer selektiv auf kristallinen S/D-Flächen abgeschieden sind, werden sie miteinander (und nicht dem Material der S/D-Regionen) in situ auf den Abschnitten der S/D-Regionen zur Reaktion gebracht, auf denen sie abgeschieden sind, um leitfähige, konforme, metallische Silizide und/oder Germanide von mindestens einem Kristall zu bilden. Dieser Prozess lässt die elementare Deckmetallabscheidung, umfassende Ätzung und komplizierte thermale Bearbeitung aus, die verwendet werden, um die S/D-Kontakte zu bilden wie oben beschrieben.
  • Ein Vorteil des Bildens der S/D-Kontakte nach einigen Ausführungsformen dieser Offenbarung umfasst einen verringerten Kontaktwiderstand zwischen einer S/D-Halbleiterregion und ihrem entsprechenden konformen kristallinen Kontakt aufgrund des erhöhten Schnittstellenbereichs und der erhöhten Kristallinität relativ zu einem Kontakt, der von einer amorphen Deckschicht aus Metall gebildet wird. Dieser verringerte Kontaktwiderstand kann wiederum die Leistung der integrierten Schaltungsvorrichtung durch Erhöhen der Transistorschaltgeschwindigkeit und Verringern des Leistungsverbrauchs verbessern. Ein anderer Vorteil einiger hierin beschriebener Ausführungsformen umfasst die Verringerung von falsch platziertem Metall, das zu elektrischen Kurzschlüssen führen kann, wie oben beschrieben. Ein weiterer Vorteil einiger Ausführungsformen dieser Offenbarung umfasst verbesserte Einheitlichkeit der S/D-Kontaktdicke, mit einer Variation zwischen S/D-Kontaktdicken von maximal 5 nm (und in einigen Ausführungsformen maximal 3 nm oder maximal 2 nm oder maximal 1 nm, wie etwa 0,9 nm oder weniger in Dickenvariation) über ein Substrat, das Tausende, Zehntausende oder Millionen von S/D-Regionen umfassen kann. Dies kann auch die Leistung der integrierten Schaltungsvorrichtung durch Verringern der Kontaktwiderstandsvariabilität der integrierten Schaltungsvorrichtungen über ein Substrat hinweg verbessern.
  • Herstellungstechniken
  • 1 und 2 illustrieren Verfahren 100 bzw. 122 zum Bilden einer integrierten Schaltung (IC) einschließlich eines oder mehrerer Transistoren, umfassend kristalline Source- und Drainkontakte, nach Ausführungsformen dieser Offenbarung. 3A bis 3K und 4A bis 4D illustrieren beispielhafte IC-Strukturen, die gebildet werden, wenn die Verfahren 100 und 200 aus 1 und 2 nach einigen Ausführungsformen ausgeführt werden. Die Strukturen aus 3A bis 3K sind vornehmlich hierin in Zusammenhang mit dem Bilden von Finnen- oder FinFET-Transistorkonfigurationen zur einfacheren Illustration dargestellt und beschrieben (z. B. Tri-Gate-Transistorkonfigurationen). In einigen Ausführungsformen können die Techniken jedoch verwendet werden, um Transistoren jeder geeigneten Geometrie oder Konfiguration zu bilden, wie basierend auf dieser Offenbarung verstanden werden kann. Beispielsweise zeigt 3J eine beispielhafte IC-Struktur, einschließlich Transistoren mit Nanodrahtkonfigurationen, wie nachfolgend ausführlicher beschrieben wird. Es ist auch zu beachten, dass die Techniken und Strukturen vornehmlich in Zusammenhang mit dem Bilden von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) dargestellt und beschrieben sind. Diese Offenbarung soll jedoch nicht so eingeschränkt werden, wenn nicht anders festgelegt. Es ist ferner zu beachten, dass Verfahren 100 einen primären Pfad umfasst, der einen Gate-zuletzt-Transistorherstellungsprozessablauf nach einigen Ausführungsformen illustriert. In anderen Ausführungsformen kann jedoch ein Gate-Zuerst-Prozessablauf verwendet werden, wie hierin beschrieben wird (und der mit dem alternativen Gate-Zuerst-Ablauf-100'-Anzeiger in 1 illustriert ist). Zahlreiche Variationen und Konfigurationen sind mit Blick auf diese Offenbarung offenkundig.
  • Zahlreiche verschiedene Transistoren und transistorbasierte Vorrichtungen können die Techniken nutzen, die hierin beschrieben sind, die unter anderem Feldeffekttransistoren (FETs), Metall-Oxid-Halbleiter-FETs (MOSFETs), Tunnel-FETs (TFETs) und Fermifilter-FETs (FFFETs) umfassen können, um einige Beispiel zu nennen. Beispielsweise können die Techniken verwendet werden, um einer oder beiden der S/D-Regionen einer n-Kanal-MOSFET-(n-MOS) Vorrichtung zu dienen, die ein Source-Kanal-Drain-Dotierungsschema von n-p-n oder n-i-n umfassen kann, wobei ‚n‘ n-dotiertes Halbleitermaterial anzeigt, ‚p‘ p-dotiertes Halbleitermaterial anzeigt und ‚i‘ intrinsisches/undotiertes Halbleitermaterial anzeigt (das auch nominal undotiertes Halbleitermaterial umfassen kann, einschließlich beispielsweise Dotiermittelkonzentrationen von weniger als 1E16 Atomen pro Kubikzentimeter (cm)), nach einigen Ausführungsformen. In einem anderen Beispiel können die Techniken verwendet werden, um einer oder beiden der S/D-Regionen einer p-Kanal MOSFET- (p-MOS) Vorrichtung zu helfen, die ein Source-Kanal-Drain-Dotierungsschema von p-n-p oder p-i-p nach einigen Ausführungsformen umfassen kann. In noch einem anderen Beispiel können die Techniken verwendet werden, um einer oder beiden der S/D-Regionen einer TFET-Vorrichtung zu helfen, die nach einigen Ausführungsformen ein Source-Kanal-Drain-Dotierungsschema von p-i-n oder n-i-p umfassen kann. In noch einem anderen Beispiel können die Techniken verwendet werden, um einer oder beiden der S/D-Regionen einer FFFET-Vorrichtung zu dienen, die nach einigen Ausführungsformen ein Source-Kanal-Drain-Dotierungsschema von np-i-p (oder np-n-p) oder pn-i-n (oder pn-p-n) umfassen kann. Ferner können die Techniken verwendet werden, um komplementären Transistorschaltungen zu nutzen, wie etwa CMOS-Schaltungen, wobei die Techniken verwendet werden können, um einem oder mehreren der enthaltenen n-Kanal- und/oder p-Kanal-Transistoren zu nutzen, die die CMOS-Schaltung darstellen. Andere beispielhafte Transistorvorrichtungen, die von den hierin beschriebenen Techniken profitieren können, umfassen nach einigen Ausführungsformen wenige bis einzelne Elektronenquantentransistorvorrichtungen. Ferner kann jede dieser Vorrichtungen beispielsweise Halbleitermaterialien, die dreidimensionale Kristalle sind, sowie zweidimensionale Kristalle oder Nanoröhren verwenden. In einigen Ausführungsformen können die Techniken verwendet werden, um Vorrichtungen verschiedener Größenordnungen zu nutzen, wie etwa IC-Vorrichtungen mit kritischen Abmessungen im Mikrometer- (Mikron-) Bereich und/oder im Nanometer- (nm) Bereich (z. B. gebildet an den 22-, 14-, 10-, 7-, 5- oder 3-nm-Prozessknoten oder darüber hinaus).
  • Das Verfahren 100 aus 1 umfasst eine Strukturierungs- 102 Hartmaske auf einem Substrat, wie etwa einer Strukturierungshartmaske 310 auf Substrat 300 zum Bilden der beispielhaften Struktur aus 3A nach einigen Ausführungsformen. In einigen Ausführungsformen kann die Hartmaske 310 abgeschieden oder anderweitig unter Verwendung beliebiger geeigneter Techniken, die mit Blick auf diese Offenbarung offensichtlich werden, auf dem Substrat 300 gebildet sein. Beispielsweise kann die Hartmaske 310 deckabgeschieden oder anderweitig auf dem Substrat 300 unter Verwendung von chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physischer Gasphasenabscheidung (PVD), Spin-On-Bearbeitung und/oder jedem anderen geeigneten Prozess zum Bilden der Hartmaske 310 auf dem Substrat 300 aufgebaut werden. In einigen Fällen kann die obere Fläche des Substrats 300, auf dem die Hartmaske 310 abgeschieden werden soll, behandelt werden (z. B. über chemische Behandlung, Wärmebehandlung usw.), bevor das Hartmasken- 310 Material abgeschieden wird. Nach der Bildung der Decke auf dem Substrat 300 kann die Hartmaske 310 dann unter Verwendung beliebiger geeigneter Techniken strukturiert werden, wie etwa beispielsweise eines oder mehrerer Lithographie- und Ätzprozesse. Die Hartmaske 310 kann jedes geeignete Material umfassen, wie etwa beispielsweise Oxidmaterial, Nitridmaterial und/oder jedes andere geeignete Dielektrikum/elektrische Isolatormaterial. Spezifische Oxid- und Nitridmaterialien können Siliziumoxid, Titanoxid, Hafniumoxid, Aluminiumoxid, Siliziumnitrid und Titannitrid umfassen, um nur einige Beispiel zu nennen. In einigen Fällen kann das Material der Hartmaske 310 etwa basierend auf dem Material des Substrats 300 gewählt werden.
  • In Ausführungsformen kann das Substrat 300 sein: ein Bulksubstrat, das Gruppe-IV-Halbleitermaterial (z. B. Si, Ge, SiGe), Gruppe-III-V-Halbleitermaterial und/oder jedes andere geeignete Material (Materialien) umfasst, die mit Blick auf diese Offenbarung offensichtlich ist; eine X-auf-Isolator- (XOI) Struktur, wobei X eines der obigen Materialien ist (z. B. Gruppe-IV- und/oder Gruppe-III-V-Halbleitermaterial) und das Isolatormaterial ein Oxidmaterial oder Dielektrikum oder ein anderes elektrisch isolierendes Material ist, so dass die XOI-Struktur die elektrisch isolierende Materialschicht zwischen zwei Halbleiterschichten umfasst; oder eine andere geeignete mehrschichtige Struktur, wobei die obere Schicht eines der zuvor genannten Halbleitermaterialien umfasst (z. B. Gruppe-IV- und/oder Gruppe-III-V-Halbleitermaterial). Die Verwendung von „Gruppe-IV-Halbleitermaterial“ (oder „Gruppe-IV-Material“ oder allgemein „IV“) hierin umfasst mindestens ein Gruppe-IV-Element (z. B. Silizium, Germanium, Kohlenstoff, Zinn), wie etwa Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe) und so weiter. Die Verwendung von „Gruppe-III-V-Halbleitermaterial“ (oder „Gruppe-III-V-Material“ oder allgemein „III-V“) hierin umfasst mindestens ein Gruppe-III-Element (z. B. Aluminium, Gallium, Indium) und mindestens ein Gruppe-V-Element (z. B. Stickstoff, Phosphor, Arsen, Antimon, Wismut), wie etwa Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumaluminiumarsenid (InAlAs), Galliumphosphid (GaP), Galliumantimonid (GaSb), Indiumphosphid (InP) und so weiter. Es ist zu beachten, dass beispielsweise Gruppe-III auch als die Borgruppe oder IUPAC-Gruppe 13 bekannt sein kann, Gruppe-IV auch als die Kohlenstoffgruppe oder IUPAC-Gruppe 14 bekannt sein kann, und Gruppe V auch als die Stickstofffamilie oder IUPAC-Gruppe 15 bekannt sein kann.
  • In einigen Ausführungsformen kann das Substrat 300 mit jedem geeigneten n- und/oder p-Dotiermittel dotiert sein, das mit Blick auf das Dotiermittel gewählt wird, das verwendet wird, um Ersatzfinnen zu dotieren (wie hierin beschrieben). Beispielsweise kann im Fall eines Si-Substrats das Si unter Verwendung eines geeigneten Akzeptors (z. B. Bor) p-dotiert sein oder unter Verwendung eines geeigneten Donors (z. B. Phosphor, Arsen) n-dotiert sein, um einige Beispielfälle bereitzustellen. In einigen Ausführungsformen kann jedoch das Substrat 300 beispielsweise undotiert/intrinsisch oder relativ minimal dotiert sein (wie etwa einschließlich einer Dotiermittelkonzentration von weniger als 1 E 16 Atomen pro Kubikzentimeter).
  • In einigen Ausführungsformen kann das Substrat 300 eine Oberflächenkristallinausrichtung umfassen, die durch einen Millerindex von (100), (110) oder (111) oder seine Äquivalente beschrieben ist, wie mit Blick auf diese Offenbarung offensichtlich wird. Auch wenn Substrat 300 in dieser beispielhaften Ausführungsform zur Vereinfachung der Illustration als eine Dicke (Dimension in der Y-Achsenrichtung) ähnlich wie andere Lagen, die in nachfolgenden Strukturen gezeigt sind, aufweisend dargestellt ist, kann in einigen Fällen das Substrat 300 viel dicker sein als die anderen Schichten, wie etwa eine Dicke im Bereich von 50 bis 950 Mikron aufweisen, oder eine andere geeignete Dicke, wie mit Blick auf diese Offenbarung offensichtlich wird.
  • In einigen Ausführungsformen kann das Substrat 300 für eine oder mehrere andere IC-Vorrichtungen verwendet werden, wie etwa für verschiedene Dioden (z. B. lichtemittierende Dioden (LEDs) oder Laserdioden), verschiedene Transistoren (z. B. MOSFETs oder TFETs), verschiedene Kondensatoren (z. B. MOSCAPs), verschiedene mikroelektromechanische Systeme (MEMS), verschiedene nanoelektromechanische Systeme (NEMS), verschiedene Funkfrequenz- (RF) Vorrichtungen, verschiedene Sensoren oder alle anderen geeigneten Halbleiter- oder IC-Vorrichtungen, abhängig von der Endverwendung oder der Zielanwendung. Dementsprechend können in einigen Ausführungsformen die hierin beschriebenen Strukturen in einer System-auf-einem-Chip- (SoC) Anwendung enthalten sein, wie mit Blick auf diese Offenbarung klar werden wird.
  • Das Verfahren 100 aus 1 fährt mit der Durchführung 104 eines Ätzens von seichten Grabenausschnitten (STR) fort, um Finnen 302 aus dem Substrat 300 zu bilden, wodurch die resultierende beispielhafte Struktur aus 3B nach einigen Ausführungsformen gebildet wird. In einigen Ausführungsformen kann das STR-Ätzen 104, das verwendet wird, um Gräben 315 und Finnen 302 zu bilden, alle geeigneten Techniken umfassen, wie etwa verschiedene Maskierungsprozesse und Nass- und/oder Trockenätzprozesse. In einigen Fällen kann das STR-Ätzen 104 in situ/ohne Luftabstand ausgeführt werden, während in anderen Fällen das STR-Ätzen 104 etwa ex-situ ausgeführt werden kann. Gräben 315 können mit unterschiedlichen Breiten (Abmessung in der Richtung der X-Achse) und Tiefen (Abmessung in der Richtung der Y-Achse) gebildet werden, wie auf Grundlage dieser Offenbarung zu verstehen ist. Beispielsweise können mehrere Hartmaskenstrukturierungs- 102 und STR-Ätzungs- 104 Verfahren ausgeführt werden, um verschiedene Tiefen der Gräben 315 zwischen den Finnen 302 zu erreichen. Die Finnen 302 können gebildet sein, um verschiedene Breiten Fw (Abmessung in der Richtung der X-Achse) und Höhen Fh (Abmessung in der Richtung der Y-Achse) aufzuweisen. Beispielsweise können in einem Grabenfüllintegrationsschema die Finnen gebildet sein, um bestimmte Verhältnisse von Höhe zu Breite aufzuweisen. Es ist zu beachten, dass zwar Hartmaskenstrukturen 310 weiter in der Beispielstruktur von 3B vorhanden sind, aber dies in einigen Fällen nicht der Fall sein muss, da sie etwa während des STR-Ätzens entfernt worden sein können.
  • In einigen Ausführungsformen können die Finnenbreiten Fw (in 3B beschriftet, um eine Abmessung in der horizontalen oder X-Achsenrichtung zu zeigen) beispielsweise im Bereich von 2-400 nm (oder in einem Unterbereich von 2-10, 2-20, 2-50, 2-100, 2-200, 4-10, 4-20, 4-50, 4-100, 4-200, 4-400, 10-20, 10-50, 10-100, 10-200, 10-400, 50-100, 50-200, 50-400 oder 100-400 nm) oder in jedem anderen geeigneten Wert oder Bereich liegen, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen können die Finnenhöhen Fh (in 3B beschriftet, um eine Abmessung in der vertikalen oder Y-Achsenrichtung zu zeigen) beispielsweise im Bereich von 4-800 nm (oder in einem Unterbereich von 4-10, 4-20, 4-50, 4-100, 4-200, 4-400, 10-20, 10-50, 10-100, 10-200, 10-400, 10-800, 50-100, 50-200, 50-400, 50-800, 100-400, 100-800 oder 400-800 nm) oder in jedem anderen geeigneten Wert oder Bereich liegen, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen können die Finnenhöhen Fh mindestens 25, 50, 75, 100, 125, 150, 175, 200, 300, 400 oder 500, 600, 700 oder 800 nm hoch sein, oder mehr als jede andere geeignete Grenzhöhe, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen kann das Verhältnis Höhe zu Breite der Finnen (Fh:Fw) mehr als 1, wie etwa mehr als 1,5, 2, 2,5, 3, 3,5, 4, 4,5, 5, 6, 7, 8, 9, 10 oder 20 sein, oder mehr als jedes andere geeignete Grenzverhältnis, wie mit Blick auf diese Offenbarung offensichtlich wird. Es ist zu beachten, dass die Gräben 315 und Finnen 302 in dieser Beispielstruktur zur einfacheren Illustration als je im Wesentlichen die gleichen Größen und Formen aufweisend dargestellt sind; diese Offenbarung ist jedoch nicht darauf beschränkt. Beispielsweise können in einigen Ausführungsformen die Finnen 302 gebildet sein, um verschiedene Höhen Fh, verschiedene Breiten Fw, verschiedene Startpunkte (oder verschiedene Starthöhen), verschiedene Formen und/oder alle anderen geeigneten Variationen aufzuweisen, die mit Blick auf diese Offenbarung offensichtlich wird. Weiterhin können die Gräben 315 gebildet sein, um verschiedene Tiefen, verschiedene Breiten, verschiedene Startpunkte (oder verschiedene Starttiefen), verschiedene Formen und/oder alle anderen geeigneten Variationen aufzuweisen, wie mit Blick auf diese Offenbarung offensichtlich wird. Ferner ist zu beachten, dass zwar zur leichteren Illustration in der Beispielstruktur von 3B vier Finnen 302 gezeigt sind, aber jede Anzahl von Finnen gebildet werden kann, wie etwa eine, zwei, drei, fünf, zehn, hunderte, tausende, Millionen, Milliarden und so weiter, wie auf Grundlage dieser Offenbarung zu verstehen ist.
  • Das Verfahren 100 aus 1 fährt mit der Abscheidung 106 von Shallow-Trench-Isolations- (STI) Material 320 und der Planarisierung/Politur der Struktur zum Bilden der beispielhaften resultierenden Struktur von 3C nach einigen Ausführungsformen fort. In einigen Ausführungsformen kann die Abscheidung 106 des STI-Materials 320 alle geeigneten Abscheidungstechniken umfassen, wie etwa die hierin beschriebenen (z. B. CVD, ALD, PVD), oder jeden anderen geeigneten Abscheidungsprozess. In einigen Ausführungsformen kann das STI-Material 320 (das als eine STI-Schicht bezeichnet werden kann) jedes geeignete elektrisch isolierende Material umfassen, wie etwa ein oder mehrere Dielektrika, Oxid- (z. B. Siliziumdioxid) und/oder Nitrid- (z. B. Siliziumnitrid) Materialien. In einigen Ausführungsformen kann das Material der STI-Schicht 320 basierend auf dem Material des Substrats 300 gewählt werden. Beispielsweise kann im Fall eines Si-Substrats das STI-Material gewählt sein, um Siliziumdioxid oder Siliziumnitrid zu sein, um einige Beispiele bereitzustellen. In einigen Ausführungsformen umfasst der/umfassen die Planarisierungs- und/oder Politurprozess(e), durchgeführt nach dem Bilden des STI-Materials 320, möglicherweise beliebige geeignete Techniken, wie etwa chemisch-mechanische Planarisierung-/Politur- (CMP) Prozesse.
  • In Ausführungsformen, bei denen die Finnen entfernt und ersetzt werden sollen, um das Ersatzhalbleitermaterial zu bilden 110 (z. B. zur Verwendung in der Kanalregion einer oder mehrerer Transistorvorrichtungen), ermöglicht die Struktur von 3C eine solche Bearbeitung. Beispielsweise können, fortfahrend von der Struktur aus 3C, Finnen 302 unter Verwendung von selektiver Ätzbearbeitung geätzt 108 werden, und so ausgeschnitten oder entfernt werden. Das heißt, beispielsweise, für ein bestimmtes Ätzmittel, dass das Halbleitermaterial der Finnen 302 selektiv für das Isolatormaterial der STI-Schicht 320 geätzt 108 wird, um finnenförmige Gräben zwischen STI-Material 320 zu bilden. Ein Ersatzhalbleitermaterial kann abgeschieden/aufgebaut werden (oder allgemeiner „gebildet werden“) 110 (z. B. unter Verwendung aller geeigneten Techniken, wie etwa CVD, metallorganischem CVD (MOCVD), ALD, Molekularstrahlepitaxie (MBE), PVD). Beispielsweise ist 3C' eine vergrößerte Ansicht eines Abschnitts von 3C, und illustriert alternative Ausschnitts- und Ersatzbearbeitung zum Bilden 110 einer Ersatzmaterialfinne nach einigen Ausführungsformen. In 3C' wurde die Ersatzfinne 330 gebildet 110, und die Ersatzfinne 330 (und allgemein jede gebildete Ersatzfinne) kann jedes geeignete Halbleitermaterial (z. B. Gruppe-IV- und/oder-III-V-Halbleitermaterial) umfassen. Beispielsweise können Ersatzfinnen einschließlich SiGe oder Ge durch Ätzen 108 von nativen Si-Finnen bei einer solchen Verarbeitung und Ersetzen davon durch das SiGe- oder Ge-Material gebildet 110 werden, um einige Beispiele bereitzustellen. Weiterhin kann die Ersatzfinne 330 jedes geeignete derart gewählte n- oder p-Dotiermittel umfassen, dass eine Sourceregion und eine Drainregion letztlich einen entgegengesetzt geladenen Träger in Vergleich zu dem eines Substrats aufweisen, wie hierin beschrieben. In einigen Ausführungsformen können Ersatzmaterialfinnen, wie die Ersatzfinne 330 aus 3C', unter Verwendung von alternativer Verarbeitung gebildet werden. Beispielsweise können in einigen Ausführungsformen Ersatzmaterialfinnen durch Deckenaufbau des Ersatzmaterials auf dem Substrat (z. B. unter Verwendung epitaktischer Abscheidungsbearbeitung) und dann Strukturierung des Ersatzmaterials in Ersatzmaterialfinnen gebildet 110 werden, um eine beispielhafte Alternative bereitzustellen. Ein solcher beispielhafter alternativer Prozess kann auch das Bilden von STI-Material zwischen den Ersatzmaterialfinnen umfassen, um eine Struktur zu bilden 110, die beispielsweise ähnlich wie die in 3C' gezeigte ist. Es ist zu beachten, dass die Ersatzfinne 330 nur mit Strukturierung/Schattierung illustriert ist, um bei der optischen Identifizierung des Merkmals zu helfen.
  • Es ist zu beachten, dass in der beispielhaften Ausführungsform von 3C' nur eine Finne als ersetzt zu sehen ist; diese Offenbarung ist jedoch nicht so eingeschränkt zu betrachten. In einigen Ausführungsformen können alle nativen Finnen 302 ersetzt werden oder nur ein Untersatz kann ersetzt werden (z. B. sodass einige Ersatzfinnen für nachfolgende Bearbeitung zur Verfügung stehen und einige native Finnen 302 zur nachfolgenden Bearbeitung zur Verfügung bleiben). Ferner kann in einigen Ausführungsformen der Ausschnitt- und Ersetzungsvorgang so oft wie gewünscht ausgeführt werden, um so viele Untersätze von Ersatzfinnen wie gewünscht zu bilden, indem die Bereiche markiert werden, die in jeder Verarbeitung für einen Ersatzfinnenuntersatz nicht bearbeitet werden sollen. In einigen solchen Ausführungsformen kann ein erster Untersatz von Ersatzfinnen für n-Kanal-Transistoren gebildet werden (wobei z. B. das erste Ersatzmaterial gewählt wird, um die Elektronenmobilität zu erhöhen) und ein zweiter Untersatz von Ersatzfinnen kann für p-Kanaltransistoren gebildet werden (wobei z. B. das zweite Ersatzmaterial gewählt wird, um die Lochmobilität zu erhöhen). Noch weiter kann in einigen Ausführungsformen eine mehrschichtige Ersatzfinne gebildet werden, um die nachfolgende Bildung von Nanodrähten oder Nanoribbons in der Kanalregion eines oder mehrerer Transistoren zu ermöglichen, wobei einige der Schichten in der mehrlagigen Ersatzfinne Opferschichten sind und vorgesehen sind, durch selektives Ätzen entfernt zu werden (z. B. während der Ersatzgatebearbeitung.
  • Es ist zu beachten, dass der Ausschnittsprozess, der verwendet wird, um die Ersatzfinne 330 zu bilden 110, das Ausschneiden der nativen Finne 302 (d. h., nativ für das Substrat 300) auf eine Tiefe wie dargestellt umfasst, sodass ein Abschnitt der nativen Finne 302 zurückbleibt (angezeigt in 3C' als Finnenabschnitt 303 oder sogenannter Finnenstummel).
  • Weiter können in dem Szenario, das in 3C' dargestellt ist, die Finnen allgemein in einem Grabenfüllintegrationsschema gebildet werden, um bestimmte Höhen-BreitenVerhältnisse aufzuweisen, (z. B. mindestens 2-5), sodass, wenn sie später entfernt oder ausgeschnitten werden, die resultierenden gebildeten Gräben erlauben, dass das Abscheiden des Ersatzmaterials vertikal von dem nativen darunterliegenden Substrat aufgebaut wird und durch nichtkristalline/dielektrische Seitenwände eingeschlossen werden kann. Das Material, das verwendet wird, um diese Gräben zu füllen, kann ausreichend mit dem Substrat (oder einer Pufferschicht, die zwischen dem Substrat und dem Ersatzmaterial verwendet wird) gitterabgeglichen werden, sodass effektiv keine Entspannung oder Einfädelungspassfehlerverschiebungsbildung auftritt (z. B. treten die Passfehlerverschiebungen auf Ebenen unter 1E5-Verschiebungen pro Quadratzentimeter auf). Beispielsweise ist diese Gitterabgleichsbedingung wahr für native Si-Finnen und Grabenfüllung von SiGe-Ersatzmaterial mit Ge-Konzentration (nach atomarem Prozentsatz) von weniger als 45 % und Finnenhöhen Fh von weniger als 50 nm. Alternativ dazu kann unter Verwendung des Si-Substrats (sodass die nativen Si-Finnen ausgeschnitten sind, um Gräben zu bilden) eine Ersatzmaterialgrabenfüllung von Ge, SiGe mit Ge-Konzentration von mindestens 80%, oder GaAs ausgeführt werden, sodass die Verschiebungen sich direkt an der nativen/Ersatzmaterialschnittstelle bilden und erneut effektiv keine Einfädelungspassfehlerverschiebungsbildung an der oberen Fläche der Ersatzmaterialfinne auftritt.
  • Das Verfahren 100 aus 1 fährt mit dem Ausschneiden 112 des STI-Materials 320 fort, um mindestens einen Abschnitt 304 der Finnen 302 zu veranlassen, von der STI-Ebene vorzuspringen, wodurch die resultierende Beispielstruktur gebildet wird, die in 3D nach einigen Ausführungsformen zu sehen ist. In einigen Ausführungsformen kann das Ausschneiden 112 unter Verwendung aller geeigneter Techniken ausgeführt werden, wie etwa des Verwendens eines oder mehrerer Nass- und/oder Trockenätzprozesse, die erlauben, dass das STI-Material 320 selektiv relativ zu dem Material der Finne 302 ausgeschnitten wird, und/oder jede andere geeignete Bearbeitung, wie mit Blick auf diese Offenbarung offensichtlich wird. Wie basierend auf dieser Offenbarung zu verstehen ist, können die Finnenabschnitte 304 in der aktiven Kanalregion eines oder mehrerer Transistoren verwendet werden, sodass Finnenabschnitte 304 (die Abschnitte der Finnen 302 über der oberen Ebene der STI-Schicht 320 nach dem Ausführen des Ausschnitts 112) hierin etwa als aktive Finnenabschnitte bezeichnet werden können.
  • Wie in 3D gezeigt, weisen die Abschnitte 304 der Finnen 302, die über der oberen Ebene der STI-Schicht 320 hervortreten, eine aktive Finnenhöhe auf, die als Fah angegeben ist, die beispielsweise im Bereich von 4-800 nm (z. B. im Unterbereich von 4-10, 4-20, 4-50, 4-100, 4-200, 4-400, 10-20, 10-50, 10-100, 10-200, 10-400, 10-800, 50-100, 50-200, 50-400, 50-800, 100-400, 100-800 oder 400-800 nm) liegen kann, oder einem beliebigen anderen geeigneten Wert oder Bereich, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen können die aktiven Finnenhöhen Fah mindestens 25, 50, 75, 100, 125, 150, 175, 200, 300, 400, 500, 600, 700 oder 800 nm hoch sein, oder mehr als jede andere geeignete Grenzhöhe, wie mit Blick auf diese Offenbarung offensichtlich wird. Die aktive Finnenhöhe wird so bezeichnet, weil mindestens ein Abschnitt der Finne (entlang der Z-Achse) in der Kanalregion von mindestens einem Transistor verwendet werden kann, wobei der Finnenabschnitt 303 (der zwischen zwei Regionen STI-Material 320 platziert ist) kein Teil der Kanalregion sein soll, die den Ort für den aktiven Kanal umfasst. 3D' ist eine vergrößerte Ansicht eines Abschnitts von 3D, die die Ersatzfinne 330 aus 3C' nach einigen Ausführungsformen illustriert, wenn das STI-Material ausgeschnitten wurde.
  • Das Verfahren 100 aus 1 fährt mit der optionalen Bildung 114 eines Dummygatestapels fort, um die beispielhafte resultierende Struktur aus 3E nach einigen Ausführungsformen zu bilden. Es ist daran zu denken, dass das Verfahren 100 hierin vornehmlich in dem Zusammenhang eines Gate-Zuletzt-Transistorherstellungsprozessablaufs beschrieben wird, wobei die Bearbeitung das Bilden eines Dummygatestapels, die Ausführung der S/D-Bearbeitung und dann das Bilden des letzten Gatestapels nach Bearbeitung der S/D-Regionen umfasst. In anderen Ausführungsformen können die Techniken jedoch unter Verwendung eines Gate-Zuerst-Prozessablaufs ausgeführt werden. In einem solchen beispielhaften Fall würde der Prozess 114 (Bilden eines Dummygatestapels) nicht ausgeführt, und der Prozess 114 kann daher in einigen Ausführungsformen optional sein (wie etwa in denen, die den Gate-Zuerst-Prozessablauf nutzen). Dies ist in dem alternativen Ort widergespiegelt, der zum Ausführen 120 der Endgatestapelbearbeitung vorgesehen ist, die als der optionale Gate-Zuerst-Ablauf 100' in 1 gezeigt ist, wobei das Ausführen 120 der letzten Gatestapelbearbeitung zum Beispiel in Ausführungsformen, die einen Gate-Zuerst-Prozessablauf verwenden, stattdessen am Ort der Box 114 stattfinden würde. Die Beschreibung von Verfahren 100 verwendet jedoch weiterhin einen Gate-Zuletzt-Prozessablauf, um einen solchen Ablauf (der allgemein eine weitere Bearbeitung umfasst) angemessen beschreiben zu können.
  • Fortfahrend mit dem Bilden 114 eines Dummygatestapels, kann ein solcher Dummygatestapel (wenn eingesetzt) ein Dummygatedielektrikum 342 und eine Dummygateelektrode 344 umfassen und damit die beispielhafte resultierende Struktur aus 3E in dieser beispielhaften Ausführungsform bilden. In dieser beispielhaften Ausführungsform können das Dummygatedielektrikum 342 (z. B. Dummyoxidmaterial) und die Dummygateelektrode 344 (z. B. Dummypolysiliziummaterial) für einen Ersatzgateprozess verwendet werden. Es ist zu beachten, dass ebenfalls Seitenwandabstandhalter 350, allgemein bezeichnet als Gateabstandhalter (oder einfach Abstandhalter), auf jeder Seite des Dummygatestapels gebildet wurden, und dass solche Abstandhalter 350 verwendet werden können, um zu helfen, die Kanallänge zu bestimmen, und/oder beispielsweise bei Ersatzgateprozessen zu helfen. Wie auf Grundlage dieser Offenbarung zu verstehen ist, kann der Dummygatestapel (und die Abstandhalter 350) helfen, die Kanalregion und die Source/Drain-(S/D) Regionen jeder Finne zu bestimmen, wobei die Kanalregion unter dem Dummygatestapel liegt (da sie unter dem letzten Gatestapel platziert sein wird), und die S/D-Regionen sich auf jeder Seite der und angrenzend an die Kanalregion befinden. Es ist zu beachten, dass, weil die IC-Strukturen in Zusammenhang mit dem Bilden von Finnentransistoren beschrieben sind, der letzte Gatestapel in Ausführungsformen, die eine Finnen- (z. B. FinFET) Konfiguration einsetzen, ebenfalls an jede Seite der Finne angrenzt, da der Gatestapel entlang von drei Wänden der Finnenkanalregionen liegt.
  • Die Bildung des Dummygatestapels kann das Abscheiden des Dummygatedielektrikums 342 und des Dummygateelektrodenmaterials 344, Strukturierung des Dummygatestapels, Abscheiden des Gateabstandhaltermaterials 350 und Ausführen einer Abstandhalterätzung zum Bilden der Struktur umfassen, die etwa in 3E gezeigt wird. Die Abstandhalter 350 können jedes geeignete Material umfassen, wie etwa einen beliebigen geeigneten elektrischen Isolator, ein Dielektrikum, ein Oxid- (z. B. Siliziumoxid) und/oder Nitrid- (z. B. Siliziumnitrid) Material, wie mit Blick auf diese Offenbarung offensichtlich wird. Es ist zu verstehen, dass zwar die Abstandhalter 350 hierin als eine einzelne (vertikal ausgerichtete oder horizontal ausgerichtete) Schicht umfassend dargestellt sind, dies jedoch nicht der Fall sein muss. In einigen Beispielen können die Abstandhalter 350 mehr als eine Schicht umfassen, sei es um die elektrischen Eigenschaften (z. B. dielektrische Konstante) der Abstandhalter 350 oder eine oder mehrere physische Abmessungen zuzuschneiden. Es ist zu beachten, dass in einigen Ausführungsformen, wie zuvor beschrieben, die hierin beschriebenen Techniken nicht notwendigerweise das Bilden eines Dummygatestapels umfassen, sodass im ersten Fall ein letzter Gatestapel gebildet werden kann. Unabhängig davon umfasst die Endstruktur den letzten Gatestapel, der hierin beschrieben ist, wie mit Blick auf dieser Offenbarung offensichtlich wird. Außerdem ist zu beachten, dass in einigen Ausführungsformen eine Hartmaske über dem Dummygatestapel gebildet sein kann (die auch über den Abstandhaltern 350 gebildet sein kann oder nicht), um den Dummygatestapel während der nachfolgenden Bearbeitung zu schützen, wie etwa bei der Kontaktvorläuferabscheidung, wie nachfolgend beschrieben wird. Die obige relevante Beschreibung der Hartmaske 310 gilt ebenfalls für ein solches Hartmaskenmerkmal, wenn dieses eingesetzt wird.
  • Das Verfahren 100 aus 1 fährt fort mit dem Ausführen 116 der Source/Drain- (S/D) Regionsbearbeitung, um die beispielhafte resultierende Struktur aus 3G nach einigen Ausführungsformen zu bilden. Das Durchführen 116 der Bearbeitung umfasst in dieser beispielhaften Ausführungsform das Entfernen von Abschnitten der Finnen 304 (oder Ersatzfinnen 330, wenn eingesetzt), die sich in den S/D-Regionen befinden, die durch den Dummygatestapel (in dieser beispielhaften Ausführungsform) definiert sind, um S/D-Gräben 305 zu bilden, wie in der beispielhaften resultierenden Struktur aus 3F zu sehen. In einigen Ausführungsformen, einschließlich der aus 3F, kann sich dies in das Substrat 300 erstrecken. In einigen Ausführungsformen kann das Entfernen der Abschnitte von Finnen 304 (oder der Abschnitte der Ersatzfinnen 330, wenn eingesetzt) in den S/D-Regionen alle geeigneten Techniken umfassen, wie etwa einen oder mehrere Nass- und/oder Trockenätzprozesse. Ferner kann in einigen Ausführungsformen das Ersetzen der S/D-Regionen 304 (oder 330) unter Verwendung aller geeigneter Techniken ausgeführt werden, wie etwa eines oder mehrerer der Abscheidungsprozesse, die hierin beschrieben sind (z. B. CVD, MOCVD, ALD, PVD, MBE), und/oder aller anderen geeigneten Prozesse, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen solchen Ausführungsformen können die Ersatz-S/D-Regionen 304 (oder 330) unter Verwendung eines selektiven Ausscheidungsprozesses gebildet werden, z. B. so, dass das S/D-Material nur oder vornehmlich von den offenliegenden Halbleitermaterialunterfinnenabschnitten 303 aus wächst (oder nur in einer monokristallinen Struktur wächst), wie auf Grundlage dieser Offenbarung verstanden werden kann. Es ist zu beachten, dass die S/D-Regionen 304 (oder 330) hierin zur einfacheren Beschreibung so bezeichnet werden, dass jedoch jede S/D-Region 304 (oder 330) entweder eine Sourceregion oder eine Drainregion sein kann, sodass die entsprechende S/D-Region (auf der anderen Seite der Kanalregion, und daher auf der anderen Seite des Dummygatestapels) die andere der Sourceregion und Drainregion ist, wodurch ein Paar aus Source- und Drainregion gebildet wird. Beispielsweise gibt es, wie in der resultierenden Struktur aus 3G gezeigt, vier verschiedene Paare aus S/D-Regionen 334.
  • Wenn auch die Ersatzfinne 334 unter Verwendung der hierin beschriebenen Techniken gebildet wurde, die einen finnenförmigen Graben einsetzen, kann die Ersatzfinne 334' in anderen Ausführungsformen unter Verwendung alternativer Techniken gebildet werden, wie etwa durch Deckabscheidung des Ersatzmaterials und Bilden des Ersatzmaterials in Finnen, gefolgt durch STI-Bearbeitung, wie zuvor beschrieben. Beispielsweise zeigt 3G' eine beispielhafte Ausführungsform, in der eine Ersatzfinne 334' (von denen aus Komfortgründen nur zwei gezeigt sind) epitaktisch aus dem Finnenabschnitt 303 aufgebaut ist. In dem dargestellten Beispiel, in dem der Finnenabschnitt 303 aus {111} Silizium ist, umfasst die epitaktisch aufgebaute Einzelkristallersatzfinne 334' {111} kristallografische Facetten an den oberen Flächen, wobei eine der oberen Flächen der S/D-Regionen in 3G' als 332 benannt ist (die andere Fläche befindet sich hinter der Fläche, die als 336 bezeichnet ist, und ist in der Ansicht aus 3G' nicht zu sehen). In anderen Worten, die obersten Flächen (z. B. die Flächen, die am weitesten von dem Substrat 300 entfernt sind) umfassen in dieser beispielhaften Ausführungsform {111} Facettierung. In einigen Ausführungsformen kann eine {111} kristallografisch facettierte Fläche 336 einer bestimmten S/D-Region 334' dadurch dargestellt sein, dass die Fläche einen nichtorthogonalen Winkel (illustriert in 3G' als Winkel D) von ca. 54,7 Grad (plus/minus 5 Grad) etwa relativ zur Ebene (001), der Hauptebene des Substrats 300, der oberen Ebene des Substrats 300, und/oder der oberen Ebene der STI-Schicht 320 einschließt.
  • In einigen Ausführungsformen können die S/D-Regionen verschiedene Formen aufweisen. Beispielsweise ist 3G" eine Illustration einer alternativen abgerundeten S/D-Region 334", die nach einigen Ausführungsformen gebildet werden kann. Wie dargestellt, umfasst die abgerundete S/D-Region 334" eine abgerundete und unfacettierte Oberseite, und die abgerundete oder gebogene S/D-Region 334" erstreckt sich auch an dem darunterliegenden Unterfinnenabschnitt 303 in der Richtung der X-Achse vorbei. Wie basierend auf dieser Offenbarung zu verstehen ist, können S/D-Regionen, die jede Form (wie etwa die Diamantform der S/D-Regionen 334' oder die gerundete Form der S/D-Region 334") umfassen, von konformen kristallinen S/D-Kontakten profitieren, wie hierin beschrieben.
  • Unabhängig von der Form der Ersatz-S/D-Region können die S/D-Regionen 334 in einigen Ausführungsformen jedes geeignete Halbleitermaterial umfassen, wie mit Blick auf diese Offenbarung offensichtlich wird, wie etwa monokristallines Gruppe-IV-Halbleitermaterial. Beispielsweise kann eine bestimmte S/D-Region Ge-reiches Material umfassen, wie etwa Ge oder SiGe mit einer Ge-Konzentration von mindestens 50 % (in Atomprozent). So kann in solchen Ausführungsformen, wenn eine bestimmte S/D-Region Ge-reiches Material umfasst, die Ge-Konzentration im Bereich von 50-100% (oder in einem beliebigen geeigneten Unterbereich, wie etwa im Unterbereich von 50-60, 50-70, 50-80, 50-90, 60-70, 60-80, 60-90, 60-100, 70-80, 70-90, 70-100, 80-90, 80-100 oder 90-100%) oder jedem anderen geeigneten Wert oder Bereich liegen, wie mit Blick auf diese Offenbarung offensichtlich wird. Die Ersatz-S/D-Region kann auch eines oder mehrere aus In, Ga, As, Al, Si, Ge, Sn oder anderen Elementen umfassen.
  • In einigen Ausführungsformen kann eine gegebene S/D-Region eine Ge-Konzentration (in Atomprozent) von beispielsweise mindestens 50, 55, 60, 65, 70, 75, 80, 85, 90 oder 95 % umfassen. In einigen Ausführungsformen können die S/D-Regionen 334 Halbleitermaterial umfassen, das n-dotiert sein und/oder kein p-Dotiermittel umfassen kann. Wenn vorhanden, kann das Dotiermittel beispielsweise in einer Konzentration in dem Bereich von 1E17 bis 5E22 Atomen pro Kubikzentimeter enthalten sein. In einigen Ausführungsformen kann eine bestimmte S/D-Region eine Abstufung (z. B. Erhöhung und/oder Verringerung) der Konzentration eines oder mehrerer Materialien innerhalb des Merkmals umfassen, wie etwa die Abstufung einer Halbleitermaterialkomponentenkonzentration und/oder die Abstufung der Dotiermittelkonzentration. Beispielsweise kann in einigen solchen Ausführungsformen die Dotiermittelkonzentration, die in einer bestimmten S/D-Region enthalten ist, so abgestuft sein, dass sie in der Nähe der entsprechenden Kanalregion geringer ist und in der Nähe der {111} facettierten Flächen, entsprechend einem S/D-Kontakt, höher ist, was durch eine beliebige geeignete Verarbeitung erreicht werden kann, wie etwa durch das Einstellen der Menge an Dotiermittel im Reagenzfluss (z. B. während eines In-Situ-Dotierungsschemas). In einigen Ausführungsformen kann eine bestimmte S/D-Region eine mehrschichtige Struktur umfassen, die mindestens zwei unterschiedlich zusammengesetzte Materialschichten aufweist. Beispielsweise kann nach einigen Ausführungsformen in dem Fall einer FFFET-Vorrichtung die Sourceregion eine mehrschichtige Struktur umfassen, die eine p-dotierte Region und eine n-dotierte Region umfasst. In einigen Ausführungsformen kann eine bestimmte S/D-Region angehoben sein, sodass sie sich höher als eine entsprechende Kanalregion erstreckt (z. B. in der vertikalen oder Y-Achsenrichtung).
  • Es ist zu beachten, dass die Merkmale der S/D-Regionen 334 nur mit Strukturierung gezeigt werden, um bei der optischen Identifizierung der verschiedenen Merkmale in den Figuren zu helfen. Außerdem ist zu beachten, dass die S/D-Regionen 334 zur einfacheren Illustration alle als dieselben Größen/Formen in den Beispielstrukturen enthaltend dargestellt werden; die vorliegende Offenbarung soll jedoch nicht so eingeschränkt sein. Die Strukturierung und Größe jedes der Merkmale in den Figuren soll nicht diese Offenbarung in irgendeiner Weise einschränken. Außerdem ist zu beachten, dass S/D-Regionen 334 zur einfacheren Illustration alle als dasselbe Material und dieselben Größen/Formen in der Beispielstruktur von 3G aufweisend dargestellt werden; diese Offenbarung ist jedoch nicht so eingeschränkt zu betrachten. Beispielsweise kann in einigen Ausführungsformen eine der S/D-Regionen 334 in einem entsprechenden S/D-Regionspaar (wie etwa die Region 334 auf einer Seite des Dummygatestapels) getrennt von der anderen S/D-Region in dem Paar bearbeitet werden (auf der gegenüberliegenden Seite des Dummygatestapels), sodass ein entsprechendes S/D-Paar ein unterschiedliches Material, einen unterschiedlichen Dotiermitteltyp, eine unterschiedliche Dotiermittelkonzentration, unterschiedliche Größen, unterschiedliche Formen und/oder andere geeignete Unterschiede aufweisen kann, wie auf Grundlage dieser Offenbarung zu verstehen ist. Beispielsweise kann im Fall einer TFET-Vorrichtung eine der S/D-Regionen n-dotiertes Halbleitermaterial umfassen und die andere der S/D-Regionen kann p-dotiertes Halbleitermaterial umfassen, um einen Beispielfall bereitzustellen, sodass die n-S/D-Region getrennt von der p-S/D-Region bearbeitet werden kann. Die separate Bearbeitung kann unter Verwendung jeder geeigneten Technik erreicht werden, wie etwa der Maskierung von S/D-Regionen, die nicht bearbeitet werden sollen, um die Bearbeitung anderer S/D-Regionen zu erlauben, und dann der Maskierung der anderen S/D-Regionen, um etwa die Bearbeitung der ursprünglich maskierten S/D-Regionen zu erlauben. In einigen Ausführungsformen kann eine bestimmte S/D-Region dieselbe oder eine ähnliche Materialzusammensetzung (z. B. innerhalb eines Unterschieds von 1 %) wie die entsprechende/angrenzende Kanalregion (wie etwa beide dasselbe Ge-reiche Material umfassend) umfassen. In anderen Ausführungsformen kann eine bestimmte S/D-Region jedoch eine andere Materialzusammensetzung umfassen (z. B. um mindestens 1, 2, 3, 4, 5 oder 10% unterschiedlich) als etwa die entsprechende/angrenzende Kanalregion.
  • Wie in 1 gezeigt, können die kristallinen S/D-Kontakte direkt nach der Bildung 116 der S/D-Regionen und vor der Bildung einer ILD-Schicht, die die S/D-Regionen verkapselt, die als Teil der letzten Gatestapelbearbeitung 120 ausgeführt wird, gebildet 118 werden. Dies wird in 1 als alternatives Vor-ILD-Kontaktbildungsverfahren 100" gezeigt. Die Beschreibung der Kontaktbildung 118 ist ausführlich in Zusammenhang mit der Bildung 122 beschrieben, die folgt. Es versteht sich, dass das optionale Verfahren 100" praktisch für die Bildung kristalliner Kontakte eingesetzt werden kann, die koextensiv mit der oberen Fläche und gegenüberliegenden Seitenwänden der S/D-Regionen bis zu einem Boden der S/D-Regionen sind, die an STI 320 angrenzen. Diese umfassende Abdeckung von annähernd allen der S/D-Regionsflächen liegt daran, dass die obere Fläche und die gegenüberliegenden Seitenwände der S/D-Regionen nicht durch eine ILD-Schicht verkapselt sind und damit den Kontaktvorläufern ermöglichen, sich darauf abzuscheiden und zu reagieren. Eine Ausführungsform der Halbleitervorrichtung, die nach dem alternativen Vor-ILD-Kontaktbildungsverfahren 100" hergestellt wurde, ist nachfolgend im Zusammenhang mit 4D zu sehen und beschrieben.
  • Das Verfahren 100 aus 1 fährt fort mit dem Ausführen 120 der letzten Gatestapelbearbeitung, um die beispielhafte resultierende Struktur aus 3H nach einigen Ausführungsformen zu bilden. Wie dargestellt, umfasste die Bearbeitung in dieser beispielhaften Ausführungsform das Abscheiden einer Zwischenschichtdielektrikums- (ILD) Schicht 370 auf der Struktur von 3G, gefolgt von einer Planarisierung und/oder Politur (z. B. CMP) zum Offenlegen des Dummygatestapels. Es ist zu beachten, dass die ILD-Schicht 370 in der beispielhaften Struktur von 3H als transparent dargestellt wird, damit die darunterliegenden Merkmale zu sehen sind; diese Offenbarung ist jedoch nicht so eingeschränkt zu betrachten. Es ist ebenfalls zu beachten, dass die ILD-Schicht 370 eine mehrschichtige Struktur umfassen kann, auch wenn sie als eine einzige Schicht illustriert ist. Es ist ferner zu beachten, dass in einigen Fällen die ILD-Schicht 370 und das STI-Material 320 nicht unbedingt eine klare Schnittstelle umfassen, wie in 3H gezeigt, insbesondere wenn z. B. die ILD-Schicht 370 und das STI-Material 320 dasselbe Dielektrikum umfassen (z. B. wenn beide Siliziumdioxid umfassen). In einigen Ausführungsformen kann die ILD-Schicht 370 jeden gewünschten elektrischen Isolator, jedes gewünschte Dielektrikum, Oxid- (z. B. Siliziumoxid) und/oder Nitrid- (z. B. Siliziumnitrid) Material umfassen, wie mit Blick auf diese Offenbarung offensichtlich wird.
  • Die letzte Gatestapelbearbeitung 120 in dieser beispielhaften Ausführungsform fährt mit dem Entfernen des Dummygatestapels (einschließlich des Dummygates 344 und des Dummygatedielektrikums 342) fort, um das Bilden des letzten Gatestapels zu erlauben. Der letzte Gatestapel ist in 3H zu sehen. Wie in 3H gezeigt, kann das Bilden des letzten Gatestapels, der das Gatedielektrikum 382 und die Gateelektrode 384 umfasst, unter Verwendung eines Gate-Zuerst-Ablaufs (auch als Up-Front-Hi-k-Gate bezeichnet) ausgeführt werden. In solchen Ausführungsformen kann die letzte Gatestapelbearbeitung alternativ wie durch den optionalen Gate-Zuerst-Ablauf 100' im Verfahren 100 statt durch Bilden eines Dummygatestapels ausgeführt worden sein. In dieser beispielhaften Ausführungsform wird jedoch der letzte Gatestapel unter Verwendung eines Gate-Zuletzt-Ablaufs gebildet (auch bezeichnet als ein Ersatzgate- oder Ersatzmetallgate- (RMG) Prozess). Unabhängig davon, ob eine Gate-Zuerst- oder eine Gate-Zuletzt-Bearbeitung eingesetzt wird, kann der letzte Gatestapel ein Gatedielektrikum 382 und eine Gateelektrode 384 umfassen, wie in 3H gezeigt und hierin beschrieben. Es ist zu verstehen, dass das Gatedielektrikum 382 eine oder mehrere Schichten umfassen kann. Beispielsweise kann das Gatedielektrikum 382 mindestens ein natives Oxid umfassen, das sich auf der Kanalregion der Finne bildet, und mindestens eine weitere dielektrische Schicht.
  • Es ist zu beachten, dass, wenn das Dummygate entfernt wird, die Kanalregion der Finnen 304 (oder Ersatzmaterialfinnen 330), die der Abschnitt der Finnen ist, die durch den Dummygatestapel bedeckt wurden (in den Querschnitten von 4A und 4C bezeichnet als ein „Halbleiterkörper“) offengelegt werden, um eine beliebige gewünschte Bearbeitung dieser Kanalregionen zu erlauben. Eine solche Bearbeitung einer bestimmten Kanalregion kann verschiedene unterschiedliche Techniken umfassen, wie etwa das Entfernen und Ersetzen der Kanalregion mit Ersatzmaterial, das Dotieren der Kanalregion wie gewünscht, das Bilden der Kanalregion in einen oder mehrere Nanodrähte (oder Nanoribbons) für eine Gate-All-Around-(GAA) Transistorkonfiguration, das Bilden der Kanalregion in eine Beaded-Fin-Konfiguration, Reinigung/Politur der Kanalregion, und/oder jede andere geeignete Bearbeitung, wie mit Blick auf diese Offenbarung offensichtlich wird. Beispielsweise ist eine Kanalregion, die den Finnen 334 in 3H entspricht, illustriert (was die Kanalregion der ganz links liegenden der vier ursprünglichen Finnenstrukturen ist) und die Finnenkanalregion kann ein Abschnitt der Ersatzmaterialfinne 330 sein und/oder kann in einer geeigneten Weise bearbeitet worden sein (z. B. entfernt oder durch anderes Ersatzmaterial ersetzt, in einer gewünschten Weise dotiert, usw.). Um ein anderes Beispiel bereitzustellen, kann die Nanodrahtkanalregion 336 (die die Kanalregion der ganz rechten der vier ursprünglichen Finnenstrukturen ist) nach Entfernen des Dummygates und Offenlegen der Kanalregionen der Finnen gebildet worden sein, indem die Finnenstruktur an dem Ort beispielsweise unter Verwendung geeigneter Techniken in die gezeigten Nanodrähte 336 umgewandelt wird. Beispielsweise kann die Originalfinnenkanalregion eine mehrschichtige Struktur umfasst haben, wobei eine oder mehrere der Schichten Opferschichten waren und selektiv geätzt wurden, um die Opferschichten zu entfernen und die Nanodrähte 336 freizugeben. Wie in 3H zu sehen, umfasst die Nanodrahtkanalregion 336 in diesem Beispielfall 2 Nanodrähte (oder Nanoribbons). Ein Nanodraht- (oder Nanoribbon- oder GAA-) Transistor, der unter Verwendung der hierin offenbarten Techniken gebildet wird, kann jedoch eine beliebige Anzahl von Nanodrähten (oder Nanoribbons) umfassen, wie etwa 1, 3, 4, 5, 6, 7, 8, 9, 10 oder mehr, abhängig von der gewünschten Konfiguration. In einigen Ausführungsformen kann jedoch ein Nanodraht oder Nanoribbon als finnenförmig betrachtet werden, wobei der Gatestapel sich um jeden finnenförmigen Nanodraht oder jedes finnenförmige Nanoribbon in einer GAA-Transistorkonfiguration wickelt.
  • Wie basierend auf dieser Offenbarung zu verstehen ist, liegt die Kanalregion in dieser beispielhaften Ausführungsform mindestens unter dem Gatestapel. Beispielsweise kann die Kanalregion in dem Fall einer Finnentransistorkonfiguration unter und zwischen dem Gatestapel liegen, da der Stapel auf drei Seiten des Halbleiterkörpers gebildet ist, wie im Stand der Technik bekannt ist. Wenn jedoch die Transistorvorrichtung umgekehrt würde und mit dem verbunden würde, das das Endsubstrat darstellen wird, kann die Kanalregion über dem Gate liegen. Daher kann allgemein nach einigen Ausführungsformen die Beziehung zwischen Gate und Kanal eine Nähebeziehung umfassen (die eine oder mehreren dazwischenliegende Gatedielektrikumschichten und/oder andere geeignete Schichten umfassen kann oder nicht), wobei sich das Gate in der Nähe der Kanalregion befindet, sodass es in einer Weise eine Kontrolle über die Kanalregion ausüben kann (z. B. in einer elektrischen Weise). Ferner kann in dem Fall einer Nanodraht- (oder Nanoribbon- oder GAA-) Transistorkonfiguration der Gatestapel vollständig jeden Nanodraht/jedes Nanoribbon in der Kanalregion umgeben (oder jeden Nanodraht wenigstens im Wesentlichen umgeben, wie etwa jeden Nanodraht zu mindestens 70, 80 oder 90 % umgeben). Noch weiter kann im Fall einer planaren Transistorkonfiguration der Gatestapel einfach über der Kanalregion liegen. In einigen Ausführungsformen kann die Kanalregion Gruppe-IV-Halbleitermaterial (z. B. Si, SiGe, Ge), Gruppe-III-V-Halbleitermaterial (z. B. GaAs, InGaAs, InAs), und/oder jedes andere geeignete Material umfassen, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen kann die Kanalregion dotiert sein (z. B. mit jedem geeigneten n- und/oder p-Dotiermittel) oder intrinsisch/undotiert (oder nominal undotiert) sein, abhängig von der speziellen Konfiguration. Beispielsweise kann die Kanalregion in einigen solchen Ausführungsformen Ge-reiches Material umfassen (z. B. Ge oder SiGe mit mindestens 50 % Ge-Konzentration), das dotiert sein kann oder nicht, wie gewünscht (es kann z. B. mit p-Dotiermittel dotiert sein), um einige Beispiele bereitzustellen.
  • Es ist zu beachten, dass S/D-Regionen 334 an jede Seite einer entsprechenden Kanalregion angrenzen, wie etwa in 3H gezeigt wird. Genauer sind die S/D-Regionen 334 direkt an eine entsprechende Kanalregion angrenzend, sodass in dieser beispielhaften Ausführungsform keine Zwischenschichten zwischen den S/D-Regionen und der Kanalregion vorhanden sind. Diese Offenbarung ist jedoch nicht so eingeschränkt zu betrachten. Es ist ebenfalls zu beachten, dass die Konfiguration/Geometrie eines Transistors, der unter Verwendung der hierin beschriebenen Techniken gebildet ist, vornehmlich basierend auf der Form der jeweiligen Kanalregion des Transistors beschrieben werden kann. Beispielsweise kann ein Nanodraht- (oder Nanoribbon- oder GAA-) Transistor deswegen so bezeichnet werden, weil er einen oder mehrere Nanodrähte (oder Nanoribbons) in der Kanalregion des Transistors umfasst, und weil der Gatestapel (einschließlich des Gates) sich um jeden Nanodraht (oder jedes Nanoribbon) wickelt (oder mindestens im Wesentlichen darum wickelt). Der Transistortyp (z. B. MOSFET, TFET, FFFET, oder ein anderer geeigneter Typ) kann jedoch basierend auf dem Dotierungs- und/oder Betriebsplan der Source-, Kanal- und Drainregionen beschrieben werden, und so können diese jeweiligen Regionen verwendet werden, um etwa den Typ oder die Klassifizierung eines bestimmten Transistors zu bestimmen. Beispielsweise können MOSFET- und TFET-Transistoren sich strukturell sehr ähnlich (oder gleich) sein, sie umfassen jedoch verschiedene Dotierschemas (z. B. Source-Drain-Dotierschemas für MOSFET von p-p oder n-n im Vergleich mit p-n oder n-p für TFET).
  • Mit der Durchführung 120 der letzten Gatestapelbearbeitung fortfahrend kann dann nach einigen Ausführungsformen, nachdem das Dummygate entfernt wurde und alle gewünschte Kanalregionsbearbeitung ausführt wurde, der letzte Gatestapel gebildet werden. In dieser beispielhaften Ausführungsform umfasst der letzte Gatestapel das Gatedielektrikum 382 und die Gateelektrode 384, wie in 3H zu sehen. Das Gatedielektrikum 382 kann etwa jedes geeignete Oxid (wie etwa Siliziumdioxid), ein Dielektrikum mit hohem k-Wert und/oder jedes andere geeignete Material umfassen, wie mit Blick auf diese Offenbarung offensichtlich wird. Beispiele von Dielektrika mit hohem k-Wert umfassen beispielsweise Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat, um einige Beispiel bereitzustellen. In einigen Ausführungsformen kann ein Temperprozess auf dem Gatedielektrikum 382 ausgeführt werden, um seine Qualität zu verbessern, wenn das Dielektrikum mit hohem k-Wert verwendet wird. Die Gateelektrode 384 kann einen großen Bereich von Materialien umfassen, wie etwa Polysilizium oder verschiedene geeignete Metalle oder Metalllegierungen, wie etwa Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu), Titannitrid (TiN) oder Tantalnitrid (TaN). In einigen Ausführungsformen können das Gatedielektrikum 382 und/oder die Gateelektrode 384 eine mehrschichtige Struktur von beispielsweise zwei oder mehr Materialschichten umfassen. In einigen Ausführungsformen können das Gatedielektrikum 382 und/oder die Gateelektrode 384 eine Abstufung (z. B. Erhöhen und/oder Verringern) des Inhalts/der Konzentration eines oder mehrerer Materialien in mindestens einem Abschnitt des Merkmals/der Merkmale umfassen. Weitere Schichten können in dem letzten Gatestapel in einigen Ausführungsformen vorhanden sein, wie etwa eine oder mehrere Arbeitsfunktionsschichten oder andere geeignete Schichten. Es ist zu beachten, dass zwar das Gatedielektrikum 382 in der beispielhaften Ausführungsform aus 3H nur unter der Gateelektrode 384 gezeigt wird, dass das Gatedielektrikum 382 jedoch in anderen Ausführungsformen auch an einer oder beiden Seiten der Gateelektrode 384 vorhanden sein kann, sodass das Gatedielektrikum 382 auch beispielsweise zwischen der Gateelektrode 384 und einem oder beiden Abstandhaltern 350 sein kann. Zahlreiche verschiedene Gatestapelkonfigurationen sind mit Blick auf diese Offenbarung offenkundig.
  • Das Verfahren 100 aus 1 fährt mit dem Bilden 122 von S/D-kristallinen Kontakten an S/D-Regionen fort. Dieser Prozess wird mit Verweis auf 2 beschrieben, die beispielhafte Komponententechniken dieser Bildung 122 illustriert.
  • Bezüglich 2 beginnt die Bildung 122 kristalliner Kontakte an den S/D-Regionen 334 durch optionales Offenlegen 128 von mindestens einem oberen Abschnitt der S/D-Regionen. Die Offenlegung 128 wird als ein optionaler Schritt angezeigt, weil in einigen Ausführungsformen wie oben beschrieben das Verfahren, das dem Bilden 122 entspricht, mit S/D-Regionen 330 (oder 334) beginnt, die bereits offengelegt sind. So ist keine Entfernung des ILD (oder einer photolithographischen Maske) vor dem Bereitstellen der Kontaktvorläufer an den kristallinen Flächen der S/D-Regionen 330 (oder 334) notwendig. Diese Konfiguration ist in 1 als das optionale Verfahren 100" gezeigt, in dem eine ILD-Schicht, die die S/D-Regionen verkapselt, nach dem Bilden der S/D-Kontakte gebildet wird. Ein Beispiel für S/D-Regionen, die nicht durch ILD verkapselt sind und daher nicht das Offenlegen 128 der S/D-Regionen verlangen, ist in 3K illustriert.
  • Für Ausführungsformen, in denen die S/D-Regionen durch ILD verkapselt sind, das während der letzten Gatestapelbearbeitung 120 gebildet wird, kann das Offenlegen 128 von mindestens einem Abschnitt der S/D-Regionen 334 durch Bilden von S/D-Kontaktgräben 372 durch das ILD 370 und über den S/D-Regionen 330 (oder 334) erreicht werden, wie in 31 zu sehen. In einigen solchen Ausführungsformen können die Kontaktgräben 372 unter Verwendung aller geeigneter Techniken gebildet werden, wie etwa durch Ausführen eines oder mehrerer Nass- und/oder Trockenätzprozesse zum Entfernen von Abschnitten der ILD-Schicht 370 wie dargestellt, und/oder anderer geeigneter Bearbeitung wie mit Blick auf diese Offenbarung offensichtlich wird. Eine solche Ätzbearbeitung kann als die S/D-KontaktGrabenätzbearbeitung oder einfach als Kontaktgrabenätzbearbeitung bezeichnet werden. Ferner kann in einigen solchen Ausführungsformen das ILD zuerst so strukturiert sein, dass etwa Bereiche, die nicht über die Kontaktgrabenätzbearbeitung entfernt werden sollen, maskiert werden. In anderen Ausführungsformen kann jedoch die Kontaktgrabenbearbeitung mehr oder weniger Material entfernen. Beispielsweise kann in einer Ausführungsform der Kontaktgraben 372 aus 31 erweitert werden, um koextensiv mit einer oberen Fläche einer oder mehrerer der S/D-Regionen 330 (oder 334) zu sein. In noch einer anderen Ausführungsform aus 3J kann das ILD 370 einheitlich über mehrere S/D-Regionen hinweg entfernt werden, um obere Flächen der S/D-Regionen 330 (oder 334) sowie mindestens einige der gegenüberliegenden Seitenwände der S/D-Regionen 330 (oder 334) offenzulegen. So kann eine Menge des S/D-Flächenbereichs für die Kontaktbildung gewählt werden, wodurch ein Kontaktwiderstand zwischen einem Kontakt und seiner entsprechenden S/D-Region gewählt wird.
  • Unabhängig davon, wie eine oder wie viel von einer S/D-Region 330 (oder 334) offengelegt wird, fährt das Verfahren 122 durch Abscheidung 130 von Kontaktmaterialvorläufern auf den Abschnitten der S/D-Regionen fort, die durch den Kontaktgraben 372 oder durch eine einheitlich verringerte Menge an ILD offengelegt werden. Die Abscheidung 130 von Kontaktmaterialvorläufern, die gasförmig sind oder in der Lage sind, verdampft zu werden, kann unter anderem durch eines oder mehrere aus chemischer Gasphasenabscheidung (CVD), metallorganischer chemischer Gasphasenabscheidung (MOCVD), Atomlagenabscheidung (ALD) und Molekularstrahlepitaxie (MBE) erfolgen. Allgemein werden mindestens zwei verschiedene Arten von Vorläufern abgeschieden 130: eine erste Art, die eines aus Silizium oder Germanium umfasst, und eine zweite Art, die ein Metall umfasst, das mit der ersten Art reagieren kann, um ein Metallsilizid oder ein Metallgermanid zu bilden. Beispiele der ersten Art von Vorläufer, die eines aus Silizium oder Germanium umfasst, umfassen unter anderem SiH4, Si2H6, Si3H8, Si4H10, SiH2Cl2, SiCl4, SiHCl3, GeH4, Ge2H6, Ge3H8, Ge4H10, GeCl4. Beispiele der zweiten Art von Vorläufer, die ein Metall umfasst, umfassen unter anderem: TiCl4; organische Metalle wie Ti(OMe)4, Ti(OEt)4, Ti(OPr)4, Ti(OBu)4 und Ti(N(CH3)2)4, C8H10Ni, N(C5H5)2Ni, Ni(C5H4C2H5)2, Co(C5H5)2, C14H18Co. Bei den vorherigen Vorläufern bezieht sich „Me“ auf Methyl, „Et“ bezieht sich auf Ethyl, „Pr“ bezieht sich auf Propyl, und „Bu“ bezieht sich auf Butyl. Während die Metalle in den Beispielen der zweiten Art des Vorläufers wie oben dargestellt Titan, Nickel und Kobalt umfassen, sind auch andere Vorläufer, die andere Metalle bereitstellen, im Umfang dieser Offenbarung möglich.
  • Wie oben angezeigt, sind die Vorläufer selektiv für kristalline Flächen. In anderen Worten, wenn Vorläufer (und genauer Vorläufergase) in Gegenwart kristalliner Flächen und nichtkristalliner Flächen gebracht werden, ist die Verweilzeit der Vorläufer auf den kristallinen Flächen größer als auf den nichtkristallinen Flächen. Weil die Vorläufer auf kristallinen Flächen für einen längeren Zeitraum angeordnet sind, bevor sie erneut mobil werden, steht mehr Zeit zur Verfügung, und es ist daher wahrscheinlicher, dass Vorläufermoleküle miteinander reagieren. Die Verweilzeit der Vorläufer an kristallinen Flächen (z. B. S/D-Regionen) ist so viel größer als die für nichtkristalline Flächen (z. B. ILD), dass sich effektiv S/D-Kontaktmaterial vornehmlich auf den offenliegneden Abschnitten der kristallinen S/D-Regionen bildet. Weiter ist es, weil die Vorläufer unter Verwendung der oben genannten Techniken abgeschieden 130 werden, leichter, die Rate und Einheitlichkeit der Abscheidung 130 zu steuern, insbesondere im Vergleich mit dem Sputtern. Verwendung der Vorläufer und einer oder mehrerer der verschiedenen Techniken der Abscheidung 130, die oben genannt sind, ermöglicht so konforme Kontaktbildung sowie dimensional einheitliche Kontakte, die von einem Kontakt zum nächsten in der Dicke um weniger als 5 nm, weniger als 3 nm oder sogar weniger als 1 nm schwanken. In noch anderen Ausführungsformen variieren die dimensional einheitlichen Kontakte in der Dicke um weniger als 2 nm oder weniger als 1 nm (Subnanometerbereich).
  • Unabhängig davon, wann mindestens ein Vorläufer jeder Art von Vorläufer an einer kristallinen Fläche einer S/D-Region abgeschieden 130 und auf zwischen 250 °C und 800 °C erhitzt wird, wodurch die Vorläufer an den offenliegenden Abschnitten der S/D-Regionen in situ miteinander reagieren 134 (und nicht mit dem Material der S/D-Regionen), werden konforme S/D-Kontakte von mindestens einem Kristall gebildet.
  • Verschiedene Darstellungen der Ausführungsformen von Source-/Drainregionen und ihren entsprechenden Kontakten sind in 4A, 4B, 4C und 4D illustriert. Eine Ausführungsform eines kristallinen S/D-Kontakt, der konform an einer oberen Fläche von S/D-Regionen angeordnet ist, ist in 4A im Querschnitt (rechtwinklig zum Gate) und in 4B in perspektivischer Ansicht illustriert. Wie in beiden dieser Figuren zu sehen ist, umfasst eine Halbleitervorrichtung 400 ein Substrat 404, eine Sourceregion 408, eine Drainregion 412, ILD 470, einen Halbleiterkörper 410 (dessen Flächen die Kanalregion umfassen) zwischen der Sourceregion 408 und der Drainregion 412, eine Sourcekontakt 414A und einen Drainkontakt 414B. Der Gatestapel umfasst Abstandhalter 450, ein Gatedielektrikum 482 und eine Gateelektrode 484.
  • Es ist zu erkennen, dass die Sourceregion 408 und die Drainregion 412 einer oder mehreren der Finnen 304 (in einigen Ausführungsformen optional dotiert) und den oben beschriebenen Ersatzfinnen, einschließlich Ersatzfinnen 330, 334, 334', 334", entsprechen können.
  • Wie gezeigt, wurde das ILD 470 so gebildet, dass eine obere Fläche der S/D-Regionen 408 und 412 offengelegt wird, aber nicht die Seitenflächen. Diese Konfiguration kann erreicht werden, indem entweder Kontaktgräben geätzt werden, die koextensiv mit einer oberen Fläche einer S/D-Region sind (z. B. durch eine Variation der Ausführungsform, die in 31 illustriert ist), oder einheitlich eine ILD-Schicht konfigurieren (entweder durch kontrollierte Abscheidung oder Abscheidung gefolgt von Ätzen), um obere Flächen der S/D-Regionen (z. B. wie in 3J illustriert) offenzulegen. Unbeschadet dessen werden S/D Vorläufer, die selektiv für kristalline Flächen sind, an die S/D-Regionen bereitgestellt und zum Reagieren gebracht, sodass sie S/D-Kontakte 414A und 414B auf den zuvor offengelegten kristallinen oberen Flächen der S/D-Regionen 408 und 412 bilden.
  • 4C illustriert eine alternative Ausführungsform im Querschnitt (rechtwinklig zum Gate genommen). Die Halbleitervorrichtung 452 aus 4C weist zahlreiche derselben Elemente auf, die in 4A dargestellt sind (die keine weitere Beschreibung verlangen). Anders als die Halbleitervorrichtung 400 von 4A jedoch weist die Halbleitervorrichtung 452 ein ILD 472 auf, das dazu konfiguriert ist, eine obere Fläche und einen Anteil der gegenüberliegenden Seitenwände der Sourceregion 408 und der Drainregion 412 offenzulegen. Aufgrunddessen sind der Sourcekontakt 416A und Drainkontakt 416B nicht nur mit der offenliegenden oberen Fläche der entsprechenden Sourceregion 408 und Drainregion 412 koextensiv, sondern auch an den Abschnitten der Seitenwände der Sourceregion 408 und Drainregion 412, die durch das ILD 472 offengelegt sind.
  • 4D illustriert eine Halbleitervorrichtung 488 mit zwei Unterscheidungen relativ zu den Halbleitervorrichtungen aus 4A bis 4C. Die erste Unterscheidung liegt in der Form der Sourceregionen 490 und Drainregionen 492. Diese Ersatz-S/D-Regionen 490, 492 sind einzelne Kristalle, die epitaktisch aus dem Finnenabschnitt 403 gewachsen sind, wie oben im Zusammenhang mit 3G' beschrieben ist. So umfassen die Ersatz-S/D-Regionen 490, 492 {111} kristallographische Facetten, und bilden in dieser beispielhaften Ausführungsform daher eine diamantenähnliche Form. Es ist zu erkennen, dass jede der zuvor beschriebenen Ausführungsformen diese epitaktisch geformten S/D-Regionen umfassen kann, ohne vom Umfang dieser Offenbarung abzuweichen.
  • Die zweite Unterscheidung, die durch die Halbleitervorrichtung 488 in 4D illustriert ist, ist, dass die kristallinen S/D-Kontakte 418A und 418B in Kontakt und koextensiv mit der gesamten Fläche der entsprechenden S/D-Regionen 490, 492 sind. Dies liegt daran, dass, wie oben beschrieben, die Kontaktbildung in diesem Beispiel vor der Bildung von ILD auftritt (oder entsprechend nach dem Entfernen des ILD und vor der erneuten Abscheidung von ILD). Ferner ist die konforme Art der kristallinen S/D-Kontakte 418A, 418B bei Betrachten von 4D offensichtlich, da die S/D-Kontakte 418A, 418B sich der diamantähnlichen Form der epitaktisch gewachsenen S/D-Regionen 490, 492 angeglichen haben. Wie oben gezeigt, erfolgt diese konforme Abscheidung durch Bereitstellen der kristallselektiven Kontaktvorläufer unter Verwendung von MBE, ALD, CVD, MOCVD oder anderen ähnlichen Techniken. Eine Dicke des kristallinen Sourcekontakts 418A ist als Dicke „T“ angegeben, die zwischen 5 nm und 30 nm liegen kann, wie oben angegeben. Wie ebenfalls oben angegeben kann die Dicke des Kontakte 418A in einigen Ausführungsformen eine andere Dicke als die andere Kontakte (z. B. unter anderem 418B) von maximal 5 nm oder, in einigen anderen Ausführungsformen, maximal 4 nm oder maximal 3 nm oder maximal 2 nm oder maximal 1 nm aufweisen. In einigen beispielhaften Fällen ist diese relativ einheitliche Dicke unter den Kontakten wie hierin jeweils beschrieben so, dass der größte Unterschied der Dicke zwischen zwei beliebigen Kontakten im Subnanometerbereich liegt, wie etwa im Bereich von 0,01 nm bis 0,90 nm oder 0,15 nm bis 0,75 nm oder 0,20 nm bis 0,60 nm oder einem anderen Subnanometerbereich.
  • In den beispielhaften Strukturen, die in verschiedenen Figuren dargestellt sind, ist zu verstehen, dass die kristallinen S/D-Kontakte dieser Offenbarung elektrisch mit entsprechenden S/D-Regionen verbunden sind, aber nicht in physischem Kontakt mit diesen Regionen stehen müssen. In einigen Ausführungsformen kann eine dazwischenliegende kristalline Schicht beispielsweise zwischen den S/D-Kontakten und ihren jeweiligen S/D-Regionen liegen. In einigen Ausführungsformen können weitere Schichten in den S/D-Kontaktregionen vorhanden sein, wie etwa Klebeschichten (z. B. Titannitrid) und/oder Auskleidungs- oder Barriereschichten (z. B. Tantalnitrid), wenn gewünscht. In anderen Ausführungsformen versteht es sich jedoch, dass S/D-Kontakte auch in physischem Kontakt mit den S/D-Regionen stehen können.
  • Wieder mit Verweis auf 1 fährt das Verfahren 100 nach einigen Ausführungsformen damit fort, die Bearbeitung der integrierten Schaltung (IC) abzuschließen 126 wie gewünscht. Eine solche zusätzliche Bearbeitung zum Abschließen der IC kann Back-End- oder Back-End-of-Line- (BEOL) Bearbeitung umfassen, um eine oder mehrere Metallisierungsschichten zu bilden und/oder beispielsweise die Transistorvorrichtungen, die während der Front-End- oder Front-End-of-Line- (FEOL) Bearbeitung gebildet wurden, zu verbinden. Jede andere geeignete Bearbeitung kann ausgeführt werden, wie mit Blick auf diese Offenbarung offensichtlich wird. Es ist zu beachten, dass die Prozesse der Verfahren 100 und 200 für einfachere Beschreibung in einer bestimmten Reihenfolge gezeigt sind. Die verschiedenen Elemente der Verfahren 100 und 200 können jedoch in einer anderen Reihenfolge ausgeführt werden oder gar nicht ausgeführt werden. Beispielsweise ist Box 114 ein optionaler Prozess, der nicht in Ausführungsformen ausgeführt werden muss, die beispielsweise einen Gate-Zuerst-Prozessablauf verwenden. Es ist daran zu denken, dass die Techniken verwendet werden können, um eine Mehrzahl verschiedener Transistortypen und Konfigurationen zu bilden. Auch wenn die Techniken hierin vornehmlich im Zusammenhang mit der Bildung kristalliner Kontakte für beide S/D-Regionen eines bestimmten Transistors dargestellt und beschrieben sind, ist diese Offenbarung nicht dafür vorgesehen, so eingeschränkt zu sein, da die Techniken in einigen Ausführungsformen verwendet werden können, um nur einer S/D-Region eines bestimmten Transistors zu nutzen (und daher nur einer Seite einer bestimmten Kanalregion), und nicht der anderen. Zahlreiche Variationen und Konfigurationen sind mit Blick auf diese Offenbarung offenkundig.
  • 4E, 4E', 4F und 4F' vergleichen verschiedene Aspekte der Kontakte, die nach elementarer Metallabscheidung gebildet sind, im Vergleich mit entsprechenden Aspekten der Kontakte, die nach einigen Ausführungsformen dieser Offenbarung gebildet sind. Beispielsweise illustrieren 4E und 4E' die relative Variabilität der Kontaktdicke für Kontakte, die nach einer elementaren Metalldeckenabscheidung vorbereitet wurden (4E) und für Kontakte, die unter Verwendung einiger Ausführungsformen dieser Offenbarung (4E') vorbereitet wurden. Wie in 4E gezeigt, weisen die Kontakte 496A, 496B und 496C, die durch die Deckabscheidung aus elementarem Metall und die thermalen Bearbeitung mit hoher Temperatur auf entsprechenden S/D-Regionen 494A, 494B und 494C gebildet werden, Dicken von mindestens 20 nm auf. Ebenfalls ist bei Betrachtung offensichtlich, dass die Variabilität der Dicke (das heißt die Differenz zwischen den Dicken) der verschiedenen S/D-Regionen 494A, 494B und 494C mehr als 20 nm betragen kann. Beispielsweise weist der Kontakt 496A eine Dicke von ca. 20 nm auf, während der Kontakt 496B eine Dicke von ca. 40 nm aufweist.
  • Dies steht im Gegensatz zu den Kontakten 416A, 416B und 416C, die auf Sourceregionen 408A, 408B und 408C nach einigen Ausführungsformen dieser Offenbarung gebildet sind. Wie gezeigt wird, variieren die Kontakte 416A, 416B und 416C in der Dicke relativ zueinander um weniger als 10 nm (z. B. zwischen Kontakt 416A und 416B) und sogar weniger als 3 nm (z. B. zwischen Kontakt 416A und 416C). 4F und 4F' illustrieren zwei Arten von Differenzen zwischen Kontakten, die nach elementarer Metallabscheidung gebildet sind, im Vergleich mit entsprechenden Aspekten der Kontakte, die nach einigen Ausführungsformen dieser Offenbarung gebildet sind. Diese beiden illustrierten Differenzen sind (1) die Distanz, um die das S/D-Dotiermittel in den Kontakt diffundiert und (2) die Distanz, um die das elementare Metall, das verwendet wird, um das Kontaktmaterial zu bilden (Titan in dem dargestellten Beispiel) in die S/D-Region diffundiert, statt reagiert, um das leitfähige Silizid (oder Germanid) des Kontakts zu bilden.
  • Wie in 4F gezeigt, kann sich TiSi relativ zur S/D-Kontaktschnittstelle um mehr als 10 nm in die S/D-Regionen 494A, 494B, 494C erstrecken, wenn Kontakte durch Sputtern von elementarem Metall auf S/D-Regionen 494 gebildet und mit dem S/D-Regionsmaterial durch thermale Bearbeitung mit hoher Temperatur zum Reagieren gebracht werden. Während dieser Bearbeitung mit hoher Temperatur (z. B. 800 °C oder mehr) kann das Dotiermittel in dem S/D um mehr als 10 nm (z. B. 20 nm über die S/D-Kontaktschnittstelle hinaus im Fall des Kontakts 496B) in die Kontakte 496A, 496B und 496C diffundieren. Diese Merkmale, die in 4F illustriert sind, stehen im Gegensatz zu entsprechenden Merkmalen, die in 4F für Kontakte illustriert sind, die nach einigen Ausführungsformen dieser Offenbarung vorbereitet sind. Wie gezeigt, erstreckt sich eine TiSi-Region weniger als 10 nm von der S/D-Kontaktschnittstelle in die Sourceregion 408A, und sogar weniger als 5 nm in den Fällen der Sourceregionen 408B und 408C. Das Dotiermittel aus den Sourceregionen 408A, 408B und 408C diffundiert 10 nm oder weniger von der S/D-Kontaktschnittstelle in die Kontakte 416A, 416B und 416C.
  • Teilweise können die reduzierte TiSi-Region und die reduzierte Dotiermitteldiffusion in einigen Ausführungsformen dieser Offenbarung einen Kontaktwiderstand zwischen den Sourceregionen 408A, 408B, 408C (und/oder den entsprechenden Drainregionen, nicht dargestellt) und entsprechenden Kontakten 416A, 416B, 416C erzeugen, der weniger als 2 × 10-9 Ohm-cm beträgt. Ausführungsformen aus 4F, die nach gesputtertem elementarem Metall hergestellt sind, weisen allgemein einen Kontaktwiderstand auf, der größer als 2 × 10-9 Ohm-cm ist.
  • Die Verwendung von Techniken und Strukturen, die hierin bereitgestellt sind, kann unter Verwendung von Werkzeugen wie den folgenden erkennbar sein: Elektronenmikroskopie, einschließlich Raster-/Transmissionselektronenmikroskopie (SEM/TEM), Rastertransmissionselektronenmikroskopie (STEM) und Reflexionselektronenmikroskopie (REM); Kompositionsabbildung; Röntgenkristallographie oder Diffraktion (XRD); energiedispersive Röntgenspektroskopie (EDS); sekundäre Ionenmassespektrometrie (SIMS); Time-of-Flight-SIMS (ToF-SIMS); Atomsondenbildgebung oder Tomographie; lokale Elektrodenatomsondierungs- (LEAP) Techniken; 3D-Tomographie; Atomsondentomographie (APT); oder hochauflösende physische oder chemische Analyse, um nur einige geeignete beispielhafte analytische Werkzeuge zu nennen. Insbesondere können in einigen Ausführungsformen solche Werkzeuge verwendet werden, um konforme S/D-Kontakte zu erkennen, die mindestens einen Kristall (oder eine kristalline Region) umfassen, der eine Dickenvariabilität über ein Substrat hinweg von nicht mehr als 5 nm, nicht mehr als 3 nm, nicht mehr als 2 nm oder nicht mehr als 1 nm (z. B. 0,9 nm oder weniger) Dickevariation aufweist. In anderen Beispielen können solche Werkzeuge angrenzende konforme Kontakte identifizieren, die während der Abscheidung zusammengewachsen sind und somit ein negatives Merkmal (d. h. einen Graben) von der Abscheidung einer nachfolgenden Schicht verschleiern. In noch weiteren Beispielen können diese Werkzeuge verwendet werden, um das Vorhandensein von TiSi zu erkennen, das sich weiter als 10 nm in eine S/D-Region erstreckt, und/oder das Vorhandensein eines S/D-Dotiermittels (z. B. P oder B oder einer anderen Unreinheit, die eine Dotierungsfunktion bereitstellen soll), das sich weiter als 10 nm in einen Kontakt auf einer S/D-Region erstreckt.
  • Beispielhaftes System
  • 5 ist ein beispielhaftes Rechnersystem, das mit einer oder mehreren der integrierten Schaltungsstrukturen umgesetzt ist, wie hierin nach einigen Ausführungsformen dieser Offenbarung offenbart. Wie zu sehen ist, beinhaltet das Rechnersystem 500 ein Motherboard 502. Das Motherboard 502 kann eine Anzahl von Bauteilen umfassen, einschließlich unter anderem eines Prozessors 504 und mindestens eines Kommunikationschips 506, von denen jedes physisch und elektrisch mit dem Motherboard 502 gekoppelt oder anderweitig darin integriert sein kann. Wie zu erkennen ist, kann das Motherboard 502 beispielsweise eine beliebige Platine sein, egal ob es sich um ein Mainboard, ein Daughterboard auf einem Mainboard oder die einzige Platine des Systems 500, usw. handelt.
  • Abhängig von seinen Anwendungen kann das Rechnersystem 500 eine oder mehrere andere Komponenten umfassen, die physisch und elektrisch mit dem Motherboard 502 gekoppelt sein können, aber nicht müssen. Diese anderen Komponenten können flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreenanzeige, einen Touchscreencontroller, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Global-Positioning-System- (GPS) Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie etwa ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter) umfassen, sind aber nicht darauf beschränkt. Jede der in dem Rechnersystem 500 enthaltenen Komponenten kann eine oder mehrere integrierte Schaltungsstrukturen oder Vorrichtungen umfassen, die nach einer beispielhaften Ausführungsform konfiguriert sind (z. B. um einen oder mehrere konforme S/D-Kontakte zu umfassen, die mindestens einen Kristall umfassen, wie hierin verschieden dargestellt). In einigen Ausführungsformen können mehrere Funktionen in einen oder mehrere Chips integriert sein (z. B. ist zu beachten, dass der Kommunikationschip 506 Teil des Prozessors 504 oder anderweitig darin integriert sein kann).
  • Der Kommunikationschip 506 ermöglicht drahtlose Kommunikation für die Übertragung von Daten an das und von dem Rechnersystem 500. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte umfassen, wenn es auch in einigen Ausführungsformen der Fall sein kann. Der Kommunikationschip 506 kann jedes aus einer Anzahl von Drahtlosstandards oder -protokollen umfassen, einschließlich unter anderem Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivaten davon sowie aller anderen Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet sind. Das Rechnersystem 500 kann mehrere Kommunikationschips 506 umfassen. Beispielsweise kann ein erster Kommunikationschip 506 für Drahtloskommunikationen mit kürzerer Reichweite vorgesehen sein, wie etwa Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 506 kann für Drahtloskommunikationen mit längerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere vorgesehen sein. In einigen Ausführungsformen kann der Kommunikationschip 506 eine oder mehrere Transistorstrukturen umfassen, die einen oder mehrere konforme S/D-Kontakte aufweisen, die mindestens einen Kristall umfassen, wie hierin verschieden beschrieben.
  • Der Prozessor 504 des Rechnersystems 500 umfasst ein integriertes Schaltungsdie, das in dem Prozessor 504 verpackt ist. In einigen Ausführungsformen umfasst das integrierte Schaltungsdie des Prozessors Onboard-Schaltungen, die mit einer oder mehreren integrierten Schaltungsstrukturen oder Vorrichtungen umgesetzt werden, wie hierin verschieden beschrieben. Der Begriff „Prozessor“ kann sich auf alle Vorrichtungen oder Abschnitte einer Vorrichtung beziehen, die beispielsweise elektronische Daten von Registern und/oder Speicher bearbeiten, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 506 kann auch ein integriertes Schaltungsdie umfassen, das in dem Kommunikationschip 506 verpackt ist. Nach einigen solchen beispielhaften Ausführungsformen umfasst das integrierte Schaltungsdie des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder Vorrichtungen wie hierin verschieden beschrieben. Wie mit Blick auf diese Offenbarung zu erkennen ist, ist zu beachten, dass Multistandard-Drahtlosfähigkeit direkt in den Prozessor 504 integriert sein kann (wobei z. B. die Funktionalität aller Chips 506 in den Prozessor 504 integriert ist, statt separate Kommunikationschips aufzuweisen). Es ist ferner zu beachten, dass der Prozessor 504 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit aufweist. Kurz gesagt, jede Anzahl von Prozessor- 504 und/oder Kommunikationschips 506 kann verwendet werden. Ebenso können in jeden Chip oder Chipsatz mehrere Funktionen integriert sein.
  • In verschiedenen Umsetzungen kann das Rechnersystem 500 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder jede andere elektronische Vorrichtung sein, die Daten bearbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder Vorrichtungen verwendet, die unter Verwendung der offenbarten Techniken gebildet werden, wie hierin verschieden beschrieben.
  • Weitere beispielhafte Ausführungsformen
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen, von denen zahlreiche Permutationen und Konfigurationen offensichtlich sein werden.
    • Beispiel 1 ist eine integrierte Schaltungsvorrichtung, umfassend: einen Halbleiterkörper, umfassend eine obere Fläche und gegenüberliegende Seitenwände; eine Gatestruktur an der oberen Fläche und gegenüberliegenden Seitenwänden des Halbleiterkörpers, wobei die Gatestruktur eine Gateelektrode und ein Gatedielektrikum zwischen der Gateelektrode und dem Halbleiterkörper umfasst; eine Halbleitersourceregion und eine Halbleiterdrainregion; einen Sourcekontakt an mindestens einem Abschnitt der Sourceregion, wobei der Sourcekontakt mindestens einen Kristall umfasst; und einen Drainkontakt an mindestens einem Abschnitt der Drainregion, wobei der Drainkontakt mindestens einen Kristall umfasst, wobei eine Variation der Dicke zwischen dem Sourcekontakt und dem Drainkontakt maximal 5 nm beträgt.
    • Beispiel 2 umfasst den Inhalt von Beispiel 1, wobei der Sourcekontakt und der Drainkontakt beide maximal 20 nm dick sind.
    • Beispiel 3 umfasst den Inhalt der Beispiele 1 oder 2, wobei die Variation der Dicke maximal 3 nm beträgt. In weiteren beispielhaften Ausführungsformen beträgt die Variation der Dicke maximal 2 nm oder maximal 1 nm (einschließlich des Subnanometerbereichs von 0,0 bis 0,9 nm).
    • Beispiel 4 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei ein Abstand zwischen angrenzenden Sourceregionen und Drainregionen 100 nm oder weniger beträgt.
    • Beispiel 5 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei ein Höhen-Breiten-Verhältnis der Sourceregionen und der Drainregionen mindestens 10 beträgt.
    • Beispiel 6 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei der Sourcekontakt sich an einer oberen Fläche und mindestens einem Abschnitt von Seitenwänden der Sourceregion befindet.
    • Beispiel 7 umfasst den Inhalt von Beispiel 6, wobei sich der Sourcekontakt an den Seitenwänden von der oberen Fläche der Sourceregion bis zu einer unteren Fläche der Sourceregion befindet.
    • Beispiel 8 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei sich der Drainkontakt an einer oberen Fläche und mindestens einem Abschnitt von Seitenwänden der Drainregion befindet.
    • Beispiel 9 umfasst den Inhalt von Beispiel 8, wobei sich der Drainkontakt an den Seitenwänden von der oberen Fläche der Drainregion bis zu einer unteren Fläche der Drainregion befindet.
    • Beispiel 10 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei mindestens eine der Sourceregion und der Drainregion kristallographische Facetten eines monokristallinen Materials umfasst, das für die Sourceregion und die Drainregion verwendet wird; und wobei sich eines oder mehrere des Sourcekontakts und Drainkontakts an entsprechenden kristallographischen Facetten befindet.
    • Beispiel 11 umfasst den Inhalt von Beispiel 10, wobei die kristallographischen Facetten des monokristallinen Materials nicht orthogonal sind.
    • Beispiel 12 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei der Sourcekontakt und der Drainkontakt Silizium und Titan umfassen.
    • Beispiel 13 umfasst den Inhalt eines der Beispiele 1 bis 11, wobei der Sourcekontakt und der Drainkontakt Germanium und Nickel umfassen.
    • Beispiel 14 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei der Halbleiterkörper Silizium umfasst.
    • Beispiel 15 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei der Halbleiterkörper Silizium und Germanium umfasst.
    • Beispiel 16 umfasst den Inhalt eines der Beispiele 1 bis 13, wobei der Halbleiterkörper ein III-V-Halbleitermaterial umfasst.
    • Beispiel 17 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei mindestens eines aus einer Sourceregion und einem Sourcekontakt und einer Drainregion und einem Drainkontakt einen Kontaktwiderstand von weniger als 8 x 10-9 Ohm-cm aufweist.
    • Beispiel 18 umfasst den Inhalt eines der vorhergehenden Beispiele, wobei die Sourceregion ein Sourcedotiermittel umfasst und die Drainregion ein Draindotiermittel umfasst, und das Sourcedotiermittel und das Draindotiermittel in entsprechendem Sourcekontakt und Drainkontakt innerhalb weniger als 15 nm einer Schnittstelle zwischen der Sourceregion und dem entsprechenden Sourcekontakt und der Drainregion und dem entsprechenden Drainkontakt vorhanden sind.
    • Beispiel 19 ist eine Rechnervorrichtung, die die integrierte Schaltungsvorrichtung eines der vorhergehenden Beispiele umfasst.
    • Beispiel 20 ist ein Verfahren zum Bilden einer integrierten Schaltungsvorrichtung, umfassend: Bilden eines Halbleiterkörpers, umfassend eine erste obere Fläche und gegenüberliegende Seitenwände; Bilden einer Gatestruktur an der oberen Fläche und den gegenüberliegenden Seitenwänden des Halbleiterkörpers, wobei die Gatestruktur eine Gateelektrode und ein Gatedielektrikum zwischen der Gateelektrode und dem Halbleiterkörper umfasst; Bilden einer Halbleitersourceregion und einer Halbleiterdrainregion; Bilden eines Sourcekontakts an mindestens einem Abschnitt der Sourceregion, wobei der Sourcekontakt mindestens einen Kristall umfasst; und Bilden eines Drainkontakts an mindestens einem Abschnitt der Drainregion, wobei der Drainkontakt mindestens einen Kristall umfasst.
    • Beispiel 21 umfasst den Inhalt von Beispiel 20, wobei das Bilden des Sourcekontakts und das Bilden des Drainkontakts umfassen: Offenlegen von mindestens den Abschnitten der oberen Fläche der Sourceregion bzw. der oberen Fläche der Drainregion; Bereitstellen von Vorläufern für die offengelegten oberen Abschnitte der Sourceregion und der Drainregion; und Reagieren der Vorläufer miteinander auf den offenliegenden Abschnitten der Sourceregion und der Drainregion zum Bilden der entsprechenden Kontakte.
    • Beispiel 22 umfasst den Inhalt von Beispiel 21, wobei das Bereitstellen der Vorläufer das Verwenden von chemischer Gasphasenabscheidung umfasst.
    • Beispiel 23 umfasst den Inhalt eines der Beispiele 21 oder 22, wobei das Bereitstellen der Vorläufer das Verwenden von Atomlagenabscheidung umfasst.
    • Beispiel 24 umfasst den Inhalt eines der Beispiele 21 bis 23, wobei das Bereitstellen der Vorläufer das Verwenden von molekularer Strahlepitaxie umfasst.
    • Beispiel 25 umfasst den Inhalt eines der Beispiele 21 bis 24, wobei die Vorläufer, die für die Abschnitte der Sourceregion und der Drainregion bereitgestellt sind, umfassen: einen ersten Vorläufer, der mindestens eines aus Silizium und Germanium umfasst; und einen zweiten Vorläufer, der mindestens eines aus Titan, Nickel und Kobalt umfasst.
    • Beispiel 26 umfasst den Inhalt von Beispiel 25, wobei: der erste Vorläufer ferner mindestens eines aus Wasserstoff und Chlor umfasst; und der zweite Vorläufer ferner mindestens eines aus Sauerstoff, Stickstoff und Kohlenstoff umfasst; und mindestens eines aus einer Methylgruppe, einer Ethylgruppe, einer Propylgruppe und einer Butylgruppe.

Claims (25)

  1. Integrierte Schaltungsvorrichtung, umfassend: einen Halbleiterkörper, umfassend eine obere Fläche und gegenüberliegende Seitenwände; eine Gatestruktur an der oberen Fläche und gegenüberliegenden Seitenwänden des Halbleiterkörpers, wobei die Gatestruktur eine Gateelektrode und ein Gatedielektrikum zwischen der Gateelektrode und dem Halbleiterkörper umfasst; eine Halbleitersourceregion und eine Halbleiterdrainregion; einen Sourcekontakt an mindestens einem Abschnitt der Sourceregion, wobei der Sourcekontakt mindestens einen Kristall umfasst; und einen Drainkontakt an mindestens einem Abschnitt der Drainregion, wobei der Drainkontakt mindestens einen Kristall umfasst, wobei eine Variation der Dicke zwischen dem Sourcekontakt und dem Drainkontakt maximal 5 nm beträgt.
  2. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei der Sourcekontakt und der Drainkontakt beide maximal 20 nm dick sind.
  3. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei die Variation der Dicke maximal 3 nm beträgt.
  4. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei ein Abstand zwischen angrenzenden Sourceregionen und Drainregionen 100 nm oder weniger beträgt.
  5. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei ein Höhen-Breiten-Verhältnis der Sourceregionen und der Drainregionen mindestens 10 beträgt.
  6. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei der Sourcekontakt sich an einer oberen Fläche und mindestens einem Abschnitt von Seitenwänden der Sourceregion befindet.
  7. Integrierte Schaltungsvorrichtung aus Anspruch 6, wobei sich der Sourcekontakt an den Seitenwänden von der oberen Fläche der Sourceregion bis zu einer unteren Fläche der Sourceregion befindet.
  8. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei sich der Drainkontakt an einer oberen Fläche und mindestens einem Abschnitt von Seitenwänden der Drainregion befindet.
  9. Integrierte Schaltungsvorrichtung aus Anspruch 8, wobei sich der Drainkontakt an den Seitenwänden von der oberen Fläche der Drainregion bis zu einer unteren Fläche der Drainregion befindet.
  10. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei: mindestens eine der Sourceregion und der Drainregion kristallographische Facetten eines monokristallinen Materials umfasst, das für die Sourceregion und die Drainregion verwendet wird; und wobei eines oder mehrere des Sourcekontakts und Drainkontakts sich an entsprechenden kristallographischen Facetten befinden.
  11. Integrierte Schaltungsvorrichtung aus Anspruch 10, wobei die kristallographischen Facetten des monokristallinen Materials nicht orthogonal sind.
  12. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei der Sourcekontakt und der Drainkontakt Silizium und Titan umfassen.
  13. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei der Sourcekontakt und der Drainkontakt Germanium und Nickel umfassen.
  14. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei der Halbleiterkörper Silizium umfasst.
  15. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei der Halbleiterkörper Silizium und Germanium umfasst.
  16. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei der Halbleiterkörper ein III-V-Halbleitermaterial umfasst.
  17. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei mindestens eines aus einer Sourceregion und einem Sourcekontakt und einer Drainregion und einem Drainkontakt einen Kontaktwiderstand von weniger als 8 × 10-9 Ohm-cm aufweist.
  18. Integrierte Schaltungsvorrichtung aus Anspruch 1, wobei die Sourceregion ein Sourcedotiermittel umfasst und die Drainregion ein Draindotiermittel umfasst, und das Sourcedotiermittel und das Draindotiermittel in entsprechendem Sourcekontakt und Drainkontakt innerhalb weniger als 15 nm einer Schnittstelle zwischen der Sourceregion und dem entsprechenden Sourcekontakt und der Drainregion und dem entsprechenden Drainkontakt vorhanden sind.
  19. Rechnervorrichtung, umfassend die integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 18.
  20. Verfahren zum Bilden einer integrierten Schaltungsvorrichtung, umfassend: Bilden eines Halbleiterkörpers, umfassend eine obere Fläche und gegenüberliegende Seitenwände; Bilden einer Gatestruktur an der oberen Fläche und den gegenüberliegenden Seitenwänden des Halbleiterkörpers, wobei die Gatestruktur eine Gateelektrode und ein Gatedielektrikum zwischen der Gateelektrode und dem Halbleiterkörper umfasst; Bilden einer Halbleitersourceregion und eine Halbleiterdrainregion; Bilden eines Sourcekontakts an mindestens einem Abschnitt der Sourceregion, wobei der Sourcekontakt mindestens einen Kristall umfasst; und Bilden eines Drainkontakts an mindestens einem Abschnitt der Drainregion, wobei der Drainkontakt mindestens einen Kristall umfasst.
  21. Verfahren nach Anspruch 20, wobei das Bilden des Sourcekontakts und das Bilden des Drainkontakts umfassen: Offenlegen von mindestens den Abschnitten der oberen Fläche der Sourceregion bzw. der oberen Fläche der Drainregion; Bereitstellen von Vorläufern an die offengelegten oberen Abschnitte der Sourceregion und der Drainregion; und Reagieren der Vorläufer miteinander auf den offengelegten Abschnitten der Sourceregion und der Drainregion zum Bilden der entsprechenden Kontakte.
  22. Verfahren nach Anspruch 21, wobei das Bereitstellen der Vorläufer das Verwenden von chemischer Gasphasenabscheidung umfasst.
  23. Verfahren nach Anspruch 21, wobei das Bereitstellen der Vorläufer das Verwenden von Molekularstrahlepitaxie umfasst.
  24. Verfahren nach Anspruch 21, wobei die Vorläufer, die an die Abschnitte der Sourceregion und der Drainregion bereitgestellt werden, umfassen: einen ersten Vorläufer, der mindestens eines aus Silizium und Germanium umfasst; und einen zweiten Vorläufer, der mindestens eines aus Titan, Nickel und Kobalt umfasst.
  25. Verfahren nach Anspruch 24, wobei: der erste Vorläufer ferner mindestens eines aus Wasserstoff und Chlor umfasst; und der zweite Vorläufer ferner mindestens eines aus Sauerstoff, Stickstoff und Kohlenstoff; und mindestens eines aus einer Methylgruppe, einer Ethylgruppe, einer Propylgruppe und einer Butylgruppe umfasst.
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