KR101401274B1 - Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법 - Google Patents

Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법 Download PDF

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Abstract

본 발명에 따라서, (a) 기판을 제공하는 단계; (b) 상기 기판 상에 복수 종류의 재료에 의해 복수의 희생막 층으로 구성되는 희생막 복합층을 형성하는 단계로서, 상기 희생막 층을 구성하는 각각의 재료는 에칭 속도가 다르고 엣천트(etchant)에 대해 반응성이 다른 물질들로 구성되는 것인, 상기 희생막 복합층 형성 단계와; (c) 상기 희생막 복합층을 패터닝하여, 트렌치 구조를 형성하는 단계; (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 활성 채널층을 형성하는 단계; (e) 상기 희생막 복합층의 최상부의 희생막 층을 선택적으로 에칭하여 제거하여, 상기 활성 채널층의 일부를 노출시키는 단계; (f) 상기 노출된 활성 채널층을 둘러싸도록 게이트 유전막과 금속 게이트를 순차적으로 형성하는 단계; (g) 상기 금속 게이트의 특정 영역만 식각하여 소스와 드레인을 형성하는 단계; (h) 상기 소스와 드레인 영역에 n형 및 p형 불순물을 포함한 III-V족 막과 Ge 막을 형성하는 단계를 포함하는 3차원 FinFET 소자 제조 방법이 제공된다.

Description

Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법{FinFET DEVICE USING Ge AND/OR III-V GROUP COMPOUND SEMICONDUCTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 Ge(germanium) 혹은 III-V족 화합물반도체를 이용한 FinFET(Fin Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
최근의 반도체 산업은 무어의 법칙에 따라 마이크로칩에 저장할 수 있는 데이터의 양이 18개월마다 2배씩 증가하고 있으며, 이 방대한 데이터를 빠른 시간 내에 처리할 수 있도록 소자들의 속도 또한 비약적으로 증가하고 있다. 이러한 기술 발전에 부응하기 위해 많은 연구자들이 CMOS의 고집적화, 고속동작화을 위한 새로운 물질 및 구조 개발에 노력하고 있다.
최근, 기존의 Si을 대체해 이동도(mobility)가 빠른 Ge이나 III-V족 화합물반도체를 이용하여 고속, 고전류 CMOS를 제작하려는 연구가 활발히 진행되고 있다. 하지만 Ge과 III-V족 화합물반도체를 이용해 소자를 제작하기 위해서는 기존의 Si을 중심으로 개발되어 온 반도체 공정과 호환 가능(compatible)해야 한다는 필수적인 전제 조건을 충족시킬 필요가 있다.
최근에 보고된 연구들에 의하면 Si 기판 위에 Ge을 에피택셜하게 성장시켜 활성 채널층(active channel layer)으로 사용하는 nMOS와 III-V족 화합물반도체를 에피택셜하게 성장시켜 활성 채널층으로 하는 pMOS를 동시에 구현하는 CMOS 공정들이 보고되고 있다 (예컨대, M.M. Heyns et al., IEDM Tech . Dig ., p.12.1.1 (2011)). 이는 Si 기판을 사용함으로써 로직(logic), 고주파 소자, 입출력 회로(input/output circuitry) 등의 기능을 가지는 블락(block)들을 동일한 플랫폼(platform)에 구현할 수 있게 해준다.
종래에 보고된 Ge과 III-V족 화합물반도체 CMOS 소자는, Si 기판 위에 Ge과 III-V족 화합물반도체를 선택적으로 에피택셜하게 성장시킨 후 그 위에 게이트 유전막(gate dielectric)과 금속 게이트(metal gate)를 증착하고, 포토리소그라피(photo-lithography)와 식각(etching) 공정을 진행하여 nMOS와 pMOS 구조를 형성한다. nMOS와 pMOS의 소오스(source)와 드레인(drain) 영역을 구현하기 위해 각각 독립적인 포토리소그라피 공정을 적용하여 고농도의 불순물을 주입한다. 이때 사용되는 공정은 이온 주입(ion implantation)이나 불순물을 포함한 막을 증착하는 방법 등이 있다. 이후 불순물들의 활성화(activation)을 위해 추가적인 어닐링(annealing) 공정을 도입하기도 한다.
도 1은 현재 연구가 진행되고 있는 Ge, III-V족 화합물반도체 CMOS의 모식도이다.
그러나, 도 1과 같이 Si 기판 위에 Ge과 III-V족 화합물반도체를 2차원적으로 성장시켜 트랜지스터를 제작하는 방법은 게이트 길이가 짧아짐에 따라 단채널 효과가 발생하는 문제점을 지니고 있다.
즉 2차원 평면 소자의 경우, 게이트 길이가 짧아짐에 따라 소오스와 드레인 사이의 공핍층이 연결(punchthrough)되어 트랜지스터가 오프(off) 상태에서도 전류가 흐르게 되는 문제점이 발생한다. 특히 활성 채널층에 존재하는 소오스와 드레인의 사이의 전위 장벽(potential barrier)이 드레인 전압에 의해 낮아지고 이에 따라 문턱 전압(threshold voltage) 이하에서도 전류가 흐르게 된다. 또한 소오스와 드레인 사이의 길이가 감소하면 활성 채널층에 유도되는 세로 방향의 전기장(longitudinal electric field)이 증가하게 된다. 보통 전자의 이동도는 전기장이 증가함에 따라 증가하지만, 전기장이 104 V/cm 이상부터는 전자 속도 증가가 둔해지다가 105 V/cm 근처에서는 전자의 이동도가 포화상태가 된다. 따라서 소오스와 드레인 사이의 전류가 전자의 포화 속도에 의해 결정이 되는 문제점을 야기한다.
이외에도 세로 방향의 전기장 증가에 의한 충돌 이온화 효과(impact ionization) 및 고온 전자(hot electron)에 의한 게이트 유전막의 열화 등이 단채널효과의 한 예로 볼 수 있다.
이러한 문제점과 관련하여, FinFET, Trigate- 혹은 gate-all-around FET 구조와 같이 게이트가 3차원적으로 둘러싼 비평면 채널을 가지는 트랜지스터 구조에서는 채널에 대한 게이트의 정전기적 제어가 뛰어나게 되어 누설 전류(leakage current)를 감소시키고, 단채널 효과를 개선시킬 수 있게 된다. 또한 채널에 대한 게이트의 가제어성이 개선되어 subthreshold 특성도 개선되고, 동일한 면적에서 종래의 평면형 트랜지스터 대비 구동 전류도 크게 개선시킬 수 있다.
그러나, 기존의 3차원 구조에 따르면, Si 기판을 패터닝한 후, 그 패터닝된 부분에 3차원 구조를 형성하고 있어(예컨대, 등록특허 제10-618827호 참조), 기판의 종류가 Si으로 제한되는 문제점이 있으며, 이로 인해 향후 이동도 향상을 위한 추가 개선이 제한적이라는 근본적인 한계를 갖고 있다.
본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 이동도가 빠르면서 FinFET의 장점을 동시에 지니는 새로운 구조의 Ge 혹은 III-V족 화합물반도체로 제작된 3차원 FinFET 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 기판의 종류에 제한받는 일이 없이, 즉 임의 재료의 기판 위에 물질 특성이 우수한 재료를 선택적으로 사용하여 제조 가능한 3차원 FinFET 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 특히 Ge 혹은 III-V족 화합물반도체 단결정 기판을 사용하는 것 대비 Si 기판 위에 결함(defect)이 적은 Ge 혹은 III-V족 화합물반도체를 선택적으로 에피택셜하게 성장시켜 트랜지스터를 제작하여 높은 가격 경쟁력을 갖는 3차원 FinFET 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 Ge의 pMOS와 III-V족 화합물반도체의 nMOS를 Si 기판 위에 선택적으로 구현하되, FinFET 구조를 갖게 하여 게이트 길이가 20 nm 이하에서도 동작 가능한 CMOS 소자를 제작하는 방법을 제시하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따라서, (a) 기판을 제공하는 단계; (b) 상기 기판 상에 복수 종류의 재료에 의해 복수의 희생막 층으로 구성되는 희생막 복합층을 형성하는 단계로서, 상기 희생막 층을 구성하는 각각의 재료는 에칭 속도가 다르고 엣천트(etchant)에 대해 반응성이 다른 물질들로 구성되는 것인, 상기 희생막 복합층 형성 단계와; (c) 상기 희생막 복합층을 패터닝하여, 트렌치 구조를 형성하는 단계; (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 활성 채널층을 형성하는 단계; (e) 상기 희생막 복합층의 최상부의 희생막 층을 선택적으로 에칭하여 제거하여, 상기 활성 채널층의 일부를 노출시키는 단계; (f) 상기 노출된 활성 채널층을 둘러싸도록 게이트 유전막과 금속 게이트를 순차적으로 형성하는 단계; (g) 상기 금속 게이트의 특정 영역만 식각하여 소스와 드레인을 형성하는 단계; (h) 상기 소스와 드레인 영역에 n형 및 p형 불순물을 포함한 III-V족 막과 Ge 막을 형성하는 단계를 포함하는 3차원 FinFET 소자 제조 방법이 제공된다.
한 가지 실시예에 있어서, 상기 희생막 복합층 중 최하부의 희생막 층은 그 두께가 상기 트렌치 구조의 폭보다 2배 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 희생막 복합층을 패터닝하여, 상기 트렌치 구조를 형성할 수 있다.
한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 Ge 층을 형성할 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 III-V족 화합물반도체 층을 형성할 수 있다.
한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge 층을 형성하고, 그 위에 III-V족 화합물 반도체 층을 형성할 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족화합물 반도체를 형성할 수 있다. 이 경우, 상기 III-V족 화합물 반도체는 InAs을 이용할 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체층을 형성할 수 있다.
한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다. 이 경우, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성할 수 있다.
본 발명의 다른 양태에 따라서, 기판과; 상기 기판 상에 형성된 희생막으로서, 상기 희생막은 소정의 패턴으로 에칭되어, 트렌치 구조를 형성하고 있는 것인, 상기 희생막과; 상기 희생막 중의 트렌치 구조 내의 노출된 상기 기판 상에 증착되어 적어도 일부가 상기 희생막으로부터 돌출하여 채널 역할을 수행하는 반도체층과; 상기 돌출된 반도체층 상에 형성된 게이트 유전막과; 상기 게이트 유전막 상에 형성된 금속 게이트를 포함하고, 상기 반도체층은 상기 기판과 다른 종류의 재료로 구성되는 것을 특징으로 하는 3차원 FinFET 소자가 제공된다.
한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용할 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 트렌치 구조 내에 상기 반도체층으로서 Ge 층이 형성될 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 트렌치 구조 내에 상기 반도체층으로서 III-V족 화합물반도체 층이 형성될 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 III-V족 화합물 반도체 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 트렌치 구조 내에서 상기 반도체층은 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체 층을 포함할 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 이용할 수 있고, 이 경우, InAs을 이용할 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층 위에 상기 III-V족 화합물 반도체층은 복수의 층으로 구성될 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다.
상기 3차원 FinFET 소자에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성될 수 있다.
본 발명은 고속동작화를 위한 Ge 및/또는 III-V족 화합물반도체를 이용한 CMOS FinFET 구조를 제공하고 또 그 제조 공정에 있어, 공정 상의 단순화 및 FinFET이 지니고 있는 구조적 장점을 기대할 수 있다.
즉, 본 발명은 Ge 및/또는 III-V족 화합물반도체를 선택적 에피택셜하게 성장한 후 FinFET 구조를 만들어 게이트 길이가 감소함에 따라 부수적으로 발생하는 단채널효과 등을 억제하고, 또 이종접합구조를 상기한 바와 같이 구성하여, 누설 전류 및 on-off 특성의 전환 기울기 등이 우수하고 구동 전류 및 신뢰성을 향상시킬 수 있는 CMOS 소자를 제공한다. 또한 공정 상 self-aligned 된 구조 내에서 FinFET을 제작하기에 공정 단순화를 기대할 수 있다.
도 1은 종래의 Ge, III-V족 화합물반도체 CMOS 소자의 단면도이다.
도 2는 본 발명에 따른 Ge, III-V족 화합물반도체를 이용한 CMOS FinFET의 모식도이다.
도 3 내지 도 8은 본 발명의 한 가지 실시예에 따라 CMOS FinFET 소자를 제조하는 과정을 보여주는 도면이다.
이하에서는, 첨부 도면을 참조하여, 본 발명의 실시예를 구체적으로 설명한다. 이하의 설명에 있어서, 당업계에 이미 널리 알려진 구성(예컨대, 박막 형성, 식각 공정 등)에 대한 설명은 생략한다. 이러한 설명을 생략하더라도, 당업자라면 이하의 설명을 통해 본 발명에서 제시하는 FinFET 구조 및 그 제조 방법의 특징적 구성을 쉽게 이해할 수 있을 것이다.
도 2에는 본 발명의 한 가지 실시예에 따른 CMOS FinFET 소자의 구조가 모식적으로 도시되어 있다. 도시한 바와 같이, 본 발명에 따른 CMOS FinFET은 희생막(1)과 희생막(2)를 이용하여 형성된 트렌치 구조(T) 내에 Si 기판(10) 위에 Ge 층(버퍼층)(11), InP 층, InGaAs 층 등을 포함하는 III-V족 화합물반도체(12)가 적층된 이종접합구조(즉, 기판(Si)과 다른 종류의 물질이 epitaxial하게 증착된 구조)와, III-V족 화합물반도체 이종접합구조를 3차원적으로 둘러싸고 있는 게이트 유전막(13)과 금속 게이트(14), 금속 게이트 양 옆으로 오믹 접촉된 소오스 및 드레인 영역(도시 생략) 등을 포함한다.
이하에서는, 상기 본 발명에서 제시한 CMOS FinFET 구조를 제조하는 과정을 구체적으로 설명한다.
먼저, 도 3에 도시한 바와 같이, Si 기판(10)을 준비한다. 본 발명의 한 가지 실시예에서는 FinFET 구조를 형성하기 위한 기판으로서 Si 기판을 이용하지만, 본 발명은 이에 제한되지 않는다는 것에 유의하여야 한다. 즉 종래의 기술에 따르면, 기판을 식각하여 FinFET 구조를 형성하는데, 이로 인하여 사실상 기판 종류가 Si 기판으로 제한되는 제약이 있다. 그러나, 본 발명에서는 기판을 식각하는 것이 아니라, 종래 기술과 달리 기판 위에 소정의 희생막을 형성하여 기판 위에 FinFET 구조를 형성하므로, 반드시 Si 기판을 이용할 필요는 없다. 그러나, Si 기판이 경제적인 관점에서 가장 이점이 있고 또 기존의 반도체 공정이 Si에 기반하고 있기 때문에, 본 발명의 실시예 역시 Si 기판을 이용한다. 또한, 본 발명에 따르면, Si 기판을 이용하고도 이하에서 설명하는 바와 같이, Ge 및/또는 III-V족 화화물 반도체를 이용할 수 있다. 종래에 따르면, Ge을 이용하고자 하면, Ge 기판을 이용하여 FinFET 소자를 제조하고 있으나, 이 경우 Ge 단결정 기판은 매우 고가이므로, 경제성이 떨어지는 단점이 있다. 이는 III-V족 화합물 반도체 역시 마찬가지이다. 그러나, 본 발명에서 제시하는 독특한 공정 및 구조로 인하여, Si 기판을 이용하면서도 Ge 및/또는 III-V족 화화물 반도체를 이용하여 FinFET 구조를 구현할 수 있다.
이어서, Si 기판(10)에 희생막(1)과 희생막(2) 및 희생막(1)을 순차적으로 증착하여 희생막 복합층을 형성한다. 이때 희생막(1)의 두께는 후속 공정에서 형성되는 트렌치 구조(T)의 폭(W)보다 2배 이상이 되도록 한다. 즉 본 발명의 일실시예에서, 후속하여 Ge 층이 트렌치 구조 내에 형성되는데, Si 기판과의 격자상수 차이로 인하여 Ge 내부에 전위가 발생하게 된다. 그러나, 희생막(1)의 두께를 트렌치 구조(T)의 폭보다 2배 이상으로 하게 되면, 전위의 발생 부분을 트렌치 구조의 하부에 집중시킬 수 있어, 게이트 부분에서의 결함을 감소시킬 수 있으므로, 상기와 같이 형성한다.
또한 희생막(1)과 희생막(2)은 화학적, 물리적인 식각 방법으로 etching rate가 다른 두 물질간에 선택비가 있는 조합으로 선택한다. 일례로 희생막(1)은 산화막(SiO2)(HF에 대해 active), 희생막(2)은 질화막(Si3N4)(HF에 inactive)을 사용할 수 있다.
다음에, 도 4와 같이 희생막 복합층을 선택적으로 식각하는데, 이때 종래의 반도체 공정에서 사용하는 방법을 선택한다. 특히 희생막 복합층 상부에 포토리지스트를 도포한 후 식각 마스크를 이용하여 포토리소그라피 공정을 진행한 후, 반응성 이온 에칭이나 플라즈마 에칭법을 통해 트렌치 구조(T)를 형성한다. 이때 Si 기판(10)까지 식각하는 것을 특징으로 한다. 즉 트렌치 내부에서 성장시키는 Ge 층은 Si 층이 노출되어야만 증착할 수 있다. 만약, 트렌치 구조 형성시 Si 기판이 노출되지 않은 상태로 희생막 1 도중에서 식각이 멈춘다면, 후속되는 Ge 증착시 증착이 이루어지지 않게 된다. 즉 SEG(Selective Epitaxial Growth) 공정을 이용하면, Si 기판 상에서는 Ge 증착이 잘 되지만, 희생막으로 둘러싸인 트렌치 측벽은 Ge 증착이 잘 이루어지지 않는다. 따라서, 트렌치 구조 형성시 Si 기판을 노출시키는 것이 바람직하다. 이는 Ge 층 없이 III-V족 화합물 반도체를 바로 Si 기판 상에 형성하는 경우에도 마찬가지이다.
이어서, 트렌치 구조(T) 내부를 Ge 및/또는 III-V족 화합물반도체로 도 5와 같이 채운다. 일례로 트렌치 내부로 노출된 Si 기판(10) 위에 Ge을 선택적으로 에피택셜하게 성장시켜, Ge 층(11)(버퍼층)을 형성한다. Ge 층의 성장은 저메인(GeH4) 가스 등을 이용하며, Si 기판이 노출된 부분에서만 선택적으로 성장하게끔 염화 수소(HCl), 염소(Cl2)와 같은 식각 가스를 동시에 주입하거나 증착과 식각 공정을 반복적으로 진행할 수 있다. 이때 상기한 바와 같이, Ge은 트렌치 하부인 Si 기판과의 계면에서 발생하는 실 전위(threading dislocations) 등이 측벽에 고립될 수 있도록 임계 두께 이상의 두께를 가지는 것을 특징으로 한다. 예컨대, 트렌치 구조 내에서 Ge층의 높이와 폭의 비는 2이상인 것이 바람직하다. III-V족 화합물 반도체만으로 트렌치 구조 내에 형성하는 경우도 마찬가지이다. 이후 Ge 층 상부에 InP과 InGaAs 등의 III-V족 화합물반도체(12)를 증착하여 이종접합구조를 형성한다. 이 이종접합구조는 FinFET의 활성 채널층으로 이용된다.
한편, 본 실시예에서는 Si 기판이 노출된 트렌치 구조(T) 내에 Ge 층(11)과 InP과 InGaAs의 III-V족 화합물반도체(12)를 순차적으로 형성하고 있으나, 본 발명은 이에 제한되지 않는다. 즉, Ge 층(11)만을 트렌치 구조(T) 내에 형성할 수도 있다. 그러나 여러 전기적 특성의 개선을 위해 Ge 층(11) 위에 이동도가 빠른 InP과 InGaAs 등의 III-V족 화합물반도체(12)를 추가로 증착하는 것이 바람직하다. 또한, Ge 층(11) 대신에 InP과 InGaAs 등의 III-V족 화합물반도체(12)를 트렌치 구조(T) 내의 노출된 Si 기판(10) 상에 바로 형성할 수도 있다. 그러나, Ge과 비교하여(약 4%) InP과 InGaAs 등의 III-V족 화합물반도체(12)는 Si 기판과의 격자 상수 차이(약 8%)가 너무 크므로, Ge 층(11)을 그 사이에 형성하여, 격자 상수가 점차적으로 변화하도록 하는 것이 바람직하다. 따라서, 본 실시예에서 Ge 층(11)의 격자 상수와 관련하여 일종의 버퍼층 역할을 하게 된다.
한편, 상기 이종접합구조(Ge 층(11) 및 화합물반도체(12))는 밴드갭 에너지 관점에서 그 재료를 선택하여 증착하는 것이 바람직하다. 즉 Ge 층으로의 전류 흐름을 억제하여, 누설 전류를 억제할 수 있도록 이종접합 구조의 재료를 선택한다. 구체적으로, 상기한 바와 같이, Ge 층은 그 역할 중 대부분이 버퍼 역할을 하게 되고, InGaAs 층이 주로 채널 역할을 한다. 이때, Ge 은 밴드갭 에너지가 0.66 eV이고, InGaAs가 약 0.74 eV이다. 따라서, InGaAs로부터 Ge 층으로 전류가 흐를 수 있다(누설 전류). 그러나, 본 실시예에서와 같이, InGaAs와 Ge 사이에 InGaAs보다 밴드갭에너지가 높은 III-V족 화합물(예컨대, InP(1.27 ev), GaAs(1.43 eV))을 형성하면, InGaAs 층에서 이동하는 전자나 홀은 InP, GaAs의 에너지 장벽으로 인하여 하부쪽으로, 즉 Ge 쪽으로 이동하기가 힘들어, 누설 전류를 감소시킬 수 있다. 즉, 본 발명은 Ge 및/또는 III-V족 화합물 반도체를 이용하여, 단채널 효과를 억제할 수 있는 FinFET 구조를 실현함과 동시에, 상기와 같이 누설 전류의 억제라는 효과도 동시에 달성할 수 있다.
또한, 이종접합구조에서 Ge 층을 맨 하부에 형성하는 경우, 상기와 같이 두 층 이상의 III-V족 화합물 반도체를 구성하는 대신에, InAs(약 0.35 eV)와 같이 Ge보다 밴드갭 에너지가 낮은 III-V족 화합물 반도체를 이용하는 경우 그 화합물 반도체를 복층이 아닌 단층으로 구성하여도, 누설 전류 억제 효과를 달성할 수 있다.
다음에, 도 6에 도시한 바와 같이 트렌치 내부에 형성된 이종접합구조를 제외하고 최상의 희생막(1)을 선택적으로 식각한다. 이때 하부에 있는 희생막(2)에서 선택적으로 에칭 스탑이 되도록 상기 식각을 수행한다. 희생막(1)을 선택적으로 식각하는 화학적 식각 방법은 케미컬(chemical)을 이용하는 방법이 있으며, 물리적 식각 방법으로는 반응성 이온 에칭이나 플라즈마 에칭법 등이 있다. 일례로, 희생막(1)으로서 산화막, 희생막(2)으로서 질화막을 적용한 경우에는, 불산(HF)을 이용하여 Ge 혹은 III-V족 화합물반도체, 희생막(2) 등은 식각되지 않고 산화막만 선택적으로 식각할 수 있다.
이어서, 도 7에 도시한 바와 같이 게이트 유전막(13)을 증착한다. 이 게이트 유전막은 산화막, 질화막 및 높은 유전 상수를 가지는 물질을 이용하여 형성할 수 있다. 예컨대, 산화막(SiO2), 질화막(Si3N4), 산화질화막(SiON), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2) 등과 같은 높은 유전 상수(high-k)를 가지는 물질 등을 이용하여, 게이트 유전막을 구성할 수 있다. 즉 기존의 반도체 소자에서는 산화막(SiO2)을 게이트 유전막으로 사용하여 왔으나, 소자의 소형화를 위해 산화막의 두께를 줄일 필요가 있다. 그러나, 산화막의 두께를 줄이게 되면, 그에 따라 게이트와 채널 영역 사이의 누설 전류가 증가하게 된다. 따라서, 본 발명에서는 유전막의 물리적 두께는 그대로 유지하면서 등가 산화막 두께(equivalent oxide thickness; EOT)를 낮출 수 있도록 고유전 상수 물질을 이용하는 것이 바람직하다.
다음에, 도 8에 도시한 바와 같이 같이 금속 게이트(14)를 증착하고(예컨대, 알루미늄(Al), 텅스텐(W), 질화티타늄(TiN), 질화탄탈늄(TaN) 및 폴리 실리콘(poly Si), 실리콘 실리사이드(silicide) 등), 포토리소그라피 공정을 통해 특정한 영역만 금속 게이트를 패터닝한다. 이때 포토리소그라피 공정은 기존에 반도체 공정에 많이 사용되고 있는 포토레지스트 및 식각 마스크를 이용할 수 있다. 이후 반응성 이온 에칭 공정이나 플라즈마 에칭 공정을 통해 금속 게이트를 선택적으로 식각한다. 금속 게이트 양 옆으로 식각된 부분은 각각 소스와 드레인 영역에 해당되며, 이 부분을 선택적으로 식각한 후, 불순물이 첨가된 Ge과 III-V족 화합물반도체를 증착하여 pMOS와 nMOS에 맞는 소오스와 드레인을 형성한다. 이때 III-V족 화합물반도체에 도핑(doping)하는 불순물은 n 형이며 주로 황(S), 셀레늄(Se), 텔레늄(Te) 등이 있으며, Ge에 도핑하는 p 형 불순물은 주로 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 있다. 이어서, 이러한 불순물들이 활성화되도록 어닐링을 수행하며, 이때 그 온도와 시간은 소자의 성능을 열화시키지 않는 범위에서 진행시킨다.
이후 소오스와 드레인 영역에 오믹 접촉을 하고, 외부 회로와 금속 배선으로 상호접속 시키면 CMOS 소자가 제작된다. 이와 같이 제작된 CMOS 소자는 FinFET 구조를 지니고 있어 단채널 효과를 억제함과 동시에, 상기와 같은 구조적 특성으로 인하여 누설 전류가 작은 장점을 지니면서, Ge과 III-V족 화합물반도체를 활성 채널층으로 사용하여 고속 동작 소자에 적합하다.
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 예컨대, 상기 실시예에서는 희생막 복합층을 3개의 층으로 구성하였으나, 2개의 층으로 구성할 수도 있다. 즉, 에천트(etchant)와 그 에천트에 대해 반응하는 희생막의 재료 등을 적절히 조합하여 선택하면, 2개의 층으로부터 본 발명의 구성/효과를 달성할 수 있다. 즉 희생막 복합층은 복수 종류의 재료에 의해 복층으로 구성되기만 하면 된다. 따라서, 본 발명은 후술하는 특허청구범위 내에서 상기 실시예를 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.
10: Si 기판
11: Ge 층
12: III-V족 화합물반도체
13: 게이트 유전막
14: 금속 게이트
T: 트렌치 구조

Claims (27)

  1. (a) 기판을 제공하는 단계;
    (b) 상기 기판 상에 복수 종류의 재료에 의해 복수의 희생막 층으로 구성되는 희생막 복합층을 형성하는 단계로서, 상기 희생막 층을 구성하는 각각의 재료는 에칭 속도가 다르고 엣천트(etchant)에 대해 반응성이 다른 물질들로 구성되는 것인, 상기 희생막 복합층 형성 단계와;
    (c) 상기 희생막 복합층을 패터닝하여, 트렌치 구조를 형성하는 단계;
    (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 활성 채널층을 형성하는 단계;
    (e) 상기 희생막 복합층의 최상부의 희생막 층을 선택적으로 에칭하여 제거하여, 상기 활성 채널층의 일부를 노출시키는 단계;
    (f) 상기 노출된 활성 채널층을 둘러싸도록 게이트 유전막과 금속 게이트를 순차적으로 형성하는 단계;
    (g) 상기 금속 게이트의 특정 영역만 식각하여 소스와 드레인을 형성하는 단계;
    (h) 상기 소스와 드레인 영역에 n형 및 p형 불순물을 포함한 III-V족 막과 Ge 막을 형성하는 단계
    를 포함하는 3차원 FinFET 소자 제조 방법.
  2. 청구항 1에 있어서, 상기 희생막 복합층 중 최하부의 희생막 층은 그 두께가 상기 트렌치 구조의 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  3. 청구항 1에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 희생막 복합층을 패터닝하여, 상기 트렌치 구조를 형성하는 것인 3차원 FinFET 소자 제조 방법.
  4. 청구항 3에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 Ge 층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  5. 청구항 3에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  6. 청구항 3에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 III-V족 화합물반도체 층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  7. 청구항 6에 있어서, 상기 III-V족 화합물 반도체 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  8. 청구항 3에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge 층을 형성하고, 그 위에 III-V족 화합물 반도체 층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  9. 청구항 8에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  10. 청구항 8에 있어서, 상기 Ge 층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족화합물 반도체를 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  11. 청구항 10에 있어서, 상기 III-V족 화합물 반도체는 InAs인 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  12. 청구항 8에 있어서, 상기 Ge 층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  13. 청구항 12에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.
  14. 청구항 13에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.



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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101529393B1 (ko) * 2013-03-12 2015-06-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 소자들을 위한 이종구조물들 및 그 형성 방법들
KR101575407B1 (ko) * 2013-03-08 2015-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 채널 후면 패시베이션층을 갖는 ｆⅰｎｆｅｔ 디바이스 및 관련 방법
WO2016105404A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Thin channel region on wide subfin
WO2016105397A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Iii-v semiconductor alloys for use in the subfin of non-planar semiconductor devices and methods of forming the same
KR20170095828A (ko) * 2014-12-22 2017-08-23 인텔 코포레이션 서브채널 누설 전류의 방지
WO2019005059A1 (en) * 2017-06-29 2019-01-03 Intel Corporation CONTROL OF LEAKAGE LEAKS IN SEMICONDUCTOR DEVICES
KR102104376B1 (ko) * 2018-12-26 2020-04-27 (재)한국나노기술원 도펀트 확산을 이용한 반도체 소자의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102248475B1 (ko) 2014-09-19 2021-05-06 인텔 코포레이션 인듐 풍부 표면들을 갖는 인듐 갈륨 비화물 활성 채널을 생성하는 장치 및 방법
US10559683B2 (en) 2014-09-19 2020-02-11 Intel Corporation Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors
WO2017044117A1 (en) * 2015-09-11 2017-03-16 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
WO2017218014A1 (en) 2016-06-17 2017-12-21 Intel Corporation Field effect transistors with gate electrode self-aligned to semiconductor fin
DE112017007835T5 (de) 2017-09-26 2020-05-07 Intel Corporation Bildung von kristallinen source-/drain-kontakten an halbleitervorrichtungen
CN113104806B (zh) * 2021-03-11 2024-05-03 中国电子科技集团公司第五十四研究所 一种mems器件复合金属牺牲层的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129974A (ja) 2008-12-01 2010-06-10 Toshiba Corp 相補型半導体装置とその製造方法
US7799592B2 (en) * 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
KR20110031072A (ko) * 2009-09-18 2011-03-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 결정 물질의 개선된 제조 및 구조들
KR20120091993A (ko) * 2010-12-29 2012-08-20 글로벌파운드리즈 싱가포르 피티이. 엘티디. Ｆｉｎｆｅｔ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7799592B2 (en) * 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
JP2010129974A (ja) 2008-12-01 2010-06-10 Toshiba Corp 相補型半導体装置とその製造方法
KR20110031072A (ko) * 2009-09-18 2011-03-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 결정 물질의 개선된 제조 및 구조들
KR20120091993A (ko) * 2010-12-29 2012-08-20 글로벌파운드리즈 싱가포르 피티이. 엘티디. Ｆｉｎｆｅｔ

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9412871B2 (en) 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
KR101575407B1 (ko) * 2013-03-08 2015-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 채널 후면 패시베이션층을 갖는 ｆⅰｎｆｅｔ 디바이스 및 관련 방법
US10164024B2 (en) 2013-03-12 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
US9385198B2 (en) 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
KR101529393B1 (ko) * 2013-03-12 2015-06-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 소자들을 위한 이종구조물들 및 그 형성 방법들
KR102309324B1 (ko) 2014-12-22 2021-10-07 인텔 코포레이션 서브채널 누설 전류의 방지
KR20170095828A (ko) * 2014-12-22 2017-08-23 인텔 코포레이션 서브채널 누설 전류의 방지
WO2016105404A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Thin channel region on wide subfin
CN107112359A (zh) * 2014-12-23 2017-08-29 英特尔公司 位于宽子鳍状物上的薄沟道区
WO2016105397A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Iii-v semiconductor alloys for use in the subfin of non-planar semiconductor devices and methods of forming the same
US10497814B2 (en) 2014-12-23 2019-12-03 Intel Corporation III-V semiconductor alloys for use in the subfin of non-planar semiconductor devices and methods of forming the same
TWI682548B (zh) * 2014-12-23 2020-01-11 美商英特爾股份有限公司 半導體裝置及半導體裝置的製造方法
CN107112359B (zh) * 2014-12-23 2022-08-09 英特尔公司 位于宽子鳍状物上的薄沟道区
WO2019005059A1 (en) * 2017-06-29 2019-01-03 Intel Corporation CONTROL OF LEAKAGE LEAKS IN SEMICONDUCTOR DEVICES
US10930738B2 (en) 2017-06-29 2021-02-23 Intel Corporation Sub-fin leakage control in semicondcutor devices
KR102104376B1 (ko) * 2018-12-26 2020-04-27 (재)한국나노기술원 도펀트 확산을 이용한 반도체 소자의 제조 방법

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