TWI682548B - 半導體裝置及半導體裝置的製造方法 - Google Patents

半導體裝置及半導體裝置的製造方法 Download PDF

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納迪亞 雷奧洛比
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Abstract

實施例包括裝置，包含：鰭片結構，其包括上部位及下部位，上部位具有直接接觸下部位的上表面之底表面；其中，(a)下部位係包括在具有寬高比(深度對寬度)至少2：1的溝渠中；(b)底表面具有底最大寬度，而上表面具有大於底最大寬度之上最大寬度；(c)底表面覆蓋上表面的中間部位，但是未覆蓋上表面的橫向部位；以及(d)上部位包括上III-V材料，而下部位包括不同於上III-V材料之下III-V材料。在此說明其他實施例。

Description

半導體裝置及半導體裝置的製造方法
本發明的實施例係為半導體裝置的領域，尤其是非平面電晶體。
FinFET(鰭式場效電晶體)為建立在薄條半導體材料四周之電晶體(稱作“鰭片”)。電晶體包括標準場效電晶體(FET)節點/組件：閘極、閘極介電、源極區、及汲極區。裝置的導電通道位在閘極介電下方之鰭片的外側。尤其是，電流沿著鰭片的兩“側壁”與沿著鰭片的頂側流動。因為導電通道實質上位在沿著鰭片之三個不同的外面、平面區，所以此種FinFET典型上被稱作“三閘”FinFET。存在其他類型的FinFET(諸如導電通道主要只位在沿著鰭片的兩側壁及未沿著鰭片的頂側之“雙閘”FinFET等)。
C‧‧‧通道
S‧‧‧源極
D‧‧‧汲極
200‧‧‧表面
202‧‧‧子鰭片
203‧‧‧通道材料
230‧‧‧淺溝渠隔離
281‧‧‧表面
301‧‧‧基板
302‧‧‧第一下鰭片部位
302’‧‧‧第二下鰭片部位
303‧‧‧InGaAs
303‧‧‧第一上鰭片部位
303’‧‧‧第二上鰭片部位
322‧‧‧第一溝渠
322’‧‧‧第二溝渠
330‧‧‧淺溝渠隔離
350‧‧‧鰭片的部位
351‧‧‧凹處
352‧‧‧平坦上表面
352‧‧‧頂表面
352’‧‧‧頂表面
353‧‧‧平坦下表面
353‧‧‧第一底表面
353’‧‧‧第二底表面
354‧‧‧第一上表面
354‧‧‧第二上表面
360‧‧‧水平線
361‧‧‧長軸
362‧‧‧線
365‧‧‧深度
370‧‧‧區域
371‧‧‧寬幅
371’‧‧‧寬幅
377‧‧‧區域
378‧‧‧區域
379‧‧‧區域
380‧‧‧橫向部位
381‧‧‧橫向部位
390‧‧‧寬度
391‧‧‧上最大寬度
391’‧‧‧中間部位
392‧‧‧寬度
393‧‧‧底最大寬度
395‧‧‧閘極材料
396‧‧‧閘極介電
397‧‧‧側表面
398‧‧‧頂表面
399‧‧‧側表面
從附錄的申請專利範圍、下面一或更多個例示實施例的詳細說明、及對應圖式，將使本發明的實施例之特徵及 有利點變得更加明顯。在適當考慮之下，在圖式之間重複參考符號以指示對應或類似的元件。
圖1包括本發明的實施例中之方法。
圖2包括本發明的實施例之影像。
圖3(a)-(f)為各種處理階段之本發明的實施例之橫剖面圖。圖3(g)為圖3(e)的裝置之俯視圖。
【發明內容及實施方式】
現在將參考圖式，其中相像的結構被提供有相像的下標參考名稱。為了更加清楚地圖示各種實施例的結構，包括在此的圖式為半導體/電路結構的概略表示。因此，儘管仍舊結合圖解的實施例之所申請的結構，但是所製造的積體電路結構之實際外觀(例如在顯微照片中)可能看起來不同。而且，圖式僅圖示出用於瞭解圖解的實施例之結構。不一定包括技藝中所知的其他結構，以維持圖式的清晰。例如，並不一定必須圖示半導體裝置的每一層。“一實施例”、“各種實施例”等等指示如此說明的實施例會包括特定特徵、結構、或特性，但是並非每一實施例都必須包括特定、特徵、結構、或特性。一些實施例可具有一些、所有、或沒有針對其他實施例所說明的特徵。“第一”、“第二”、“第三”等等說明共同物件，並且指示參考相像物件的不同實例。此種形容詞並不意味著如此說明的物件必須成既定的序列，臨時地、空間地、有順序地、或以任何其他方式。“連接”指示元件彼此直接實體或電接 觸，而“耦合”指示元件彼此協作或互動，但是它們可以或不用直接實體或電接觸。
寬高比溝渠(ART)技術有時被用於形成FinFET。ART係依據以特定角度朝上傳播之線差排。在ART中，以夠高的寬高比製作溝渠，以便缺陷終止於溝渠的側壁上及終止點上方的任一層為無缺陷的。尤其是，ART包括藉由使溝渠的高度(H)大於溝渠的寬度(W)使得H/W比至少1.50來捕獲沿著淺溝渠隔離(STI)部位的側壁之缺陷。此比值給予ART的最小限制，以阻隔緩衝層內的缺陷。
ART溝渠可被用於嘗試及形成較薄的鰭片，其可展現出改良的靜電。然而，申請人判定使用越來越薄的溝渠來形成越來越薄的鰭片會有問題。例如，適於鰭片之某些材料無法在薄溝渠中生長的很好。例如，InP由於其高能帶隙而適於子鰭片區(例如通道區下方之鰭片的部位)，高能帶隙有助於將載子局限於通道及防止或制止漏流。然而，申請人判定InP難以在ART溝渠中生長，因為窄溝渠中之InP磊晶生長的動力被質量轉移限制(即、反應嚴重受限於反應物及生成物進出溝渠的擴散)。
實施例解決此問題及產生用於改良的靜電之超薄鰭片輪廓。此種鰭片可包括InxGa1-xAs(其中x係在0與1之間)在鰭片的上部位，及InP在子鰭片區中。在一實施例中，超薄InGaAs鰭片係使用InGaAs的濕蝕刻所形成，並且降低對鰭片側壁上之InGaAs破壞，破壞一般係由於處 理而發生。實施例設置超窄InGaAs鰭片在寬能帶隙子鰭片InP層上，其在按比值排列的III-V電晶體中達成靜電控制。
儘管在此通常使用“InGaAs”，但是“InGaAs”包括InxGa1-xAs，其中x係在0與1之間，因此在各種實施例中包括InAs，及在其他實施例中包括GaAs。另外，儘管通常將InP用於子鰭片部位，但是許多其他高能帶隙材料將能夠滿足，諸如例如GaAs、InxAl1-xAs、GaP(如、InAlAs包括InxAl1-xAs，其中x係在0與1之間)等等。
圖1包括本發明的實施例中之方法100。圖2包括本發明的實施例之影像。圖3(a)-(g)為各種處理階段之本發明的實施例圖。下面討論這些圖式。
圖1之方塊105包括將溝渠形成在絕緣層內及基板上。方塊110包括將包括III-V材料之鰭片形成在溝渠內(其中鰭片的部位350延伸在溝渠上方)。例如，圖3(a)描劃InP鰭片302的生長(雖然其他實施例可使用其他III-V材料)，其最終將充作通道材料的子鰭片支撐。鰭片302係生長在基板301上及在ART溝渠322及STI 330內。
方塊115包括拋光在溝渠上方鰭片延伸的部位350到大致與絕緣層330的頂表面共平面之位準。方塊120包括移除位在溝渠內之鰭片的上部位，以將凹處351設置在溝渠內，向下延伸到鰭片剩餘部位之上表面354。例如，透過InP拋光在圖3(b)中移除過度生長350，及將InP進一 步凹進，以將凹處351形成在子鰭片部位302上方。
方塊125包括將III-V材料形成在凹處內及鰭片剩餘部位的上表面正上方，以形成鰭片結構，鰭片結構包括包括鰭片剩餘部位之鰭片下部位及包括III-V材料之鰭片上部位。例如，在圖3(c)中，InGaAs 303係生長在溝渠322內並且被拋光，以形成平坦上表面352及形成在平坦上表面354頂上的平坦下表面353。
方塊130包括移除鄰接鰭片上部位的側壁之絕緣層的部位。例如，在圖3(d)中，STI 330被凹進，以露出InGaAs層303。圖3(d)另包括第二鰭片，其鄰接到圖3(a)-(c)的焦點之鰭片。尤其是，圖3(d)描劃裝置，其包含：第一鰭片結構，其包括在第一下鰭片部位302上的第一上鰭片部位303；以及第二鰭片結構包括第二下鰭片部位302’上的第二上鰭片部位303’。沒有其他鰭片結構存在於第一與第二鰭片結構之間(即、在區域370內)，及第一與第二鰭片結構彼此相鄰接。第一及第二上鰭片部位303、303’具有第一及第二底表面353、353’，它們直接接觸第一及第二下鰭片部位302、302’的第一及第二上表面354、354’。第一及第二底表面353、353’一般彼此共平面及一般是平坦的。例如，第一及第二底表面353、353’各個沿著水平線360設置，水平線360平行於基板301的長軸(水平)361。第一及第二上表面354、354’通常彼此共平面及一般是平坦的(第一及第二上表面354、354’各個位在線360上)。第一及第二上鰭片結構303、303’包括 上III-V材料，而第一及第二下鰭片結構302、302’包括不同於上III-V材料之下III-V材料。例如，儘管在此許多實施例說明InGaAs/InP的303/302堆疊，但是其他實施例並不因此受限，及可包括例如InGaAs/InAlAs、InGaAs/InAlAs/InP、或InGaAs/InP/InAlAs(如、其中，InGaAs包括InxGa1-xAs，其中x係在0與1之間，並且其中，InAlAs包括InxAl1-xAs，其中x係在0與1之間)。在一實施例中，堆疊層303/302及303’/302’為磊晶層。
第一及第二鰭片結構至少局部包括在第一及第二溝渠322、322’內。在一實施例中，第一及第二溝渠各個一般具有至少2：1之相同寬高比(深度對寬度)。實施例可包括包括1.5：1、2.5：1、3：1(150nm：50nm)等等比值。
在一實施例中，第一及第二上鰭片部位303、303’具有第一及第二頂表面，它們一般彼此共平面、一般平坦(頂表面352、352’各個位在線362上)、並且一般平行於基板(見線361)與第一及第二底表面353、353’。頂表面352、352’可以由於拋光而成平坦/平面。
在一實施例中，第一及第二底表面353、353’是平坦的，並且各個延伸過第一及第二鰭片結構的整個寬幅371、371’。
方塊135包括移除鰭片上部位的橫向部位(使用氫氧酸及過氧化氫的混合物)，因此鰭片上部位具有有著底最大寬度的底表面，而鰭片下部位具有大於底最大寬度之上最大寬度的上表面。在一實施例中，稀釋的氫氧酸-過氧 化氫水性非水性混合物(如、檸檬酸10重量百分比至80重量百分比，及過氧化氫從1重量百分比至30重量百分比)被用於蝕刻上部位(如、InGaAs部位)。
例如，圖3(e)包括已將鰭片的一部位變薄之後的側視圖，及圖3(g)包括已將鰭片的一部位變薄之後的俯視圖。圖3(e)及3(g)包括包含包括上部位(InGaAs部位303)及下部位(InP部位302)之鰭片結構的裝置，上部位303具有直接接觸下部位302的上表面354之底表面353。下表面302係包括在具有寬高比(深度對寬度)至少2：1之溝渠322中。如此，深度365超過寬度393至少2：1；然而，在其他實施例中，比值為3：1、4：1、5：1等等。在一實施例中，底表面353具有底最大寬度391，而上表面具有大於底最大寬度391之上最大寬度393。在一實施例中，底表面353覆蓋上表面354的中間部位391’，但是未覆蓋上表面354的橫向部位380(具有寬度392)、381(具有寬度390)。上部位303包括上III-V材料，而下部位302包括不同於上III-V材料之下III-V材料。在一實施例中，上III-V材料包括InxGa1-xAs，其中x係在0與100之間，而下III-V材料包括InP。
圖2包括子鰭片202(InP)的影像，其在STI 230內及在通道材料203(InGaAs)下方。已將通道材料203變窄，露出表面281、200。
方塊140包括形成在鰭片上部位的側表面及頂表面上之閘極。例如，圖3(f)包括形成在上部位303的側表面 397、399及頂表面398上之閘極。閘極直接接觸上表面354的橫向部位380、381。在一實施例中，閘極包括閘極材料395，其包括金屬及多晶矽的至少其中之一，及閘極另包括閘極介電396，以及閘極介電及閘極材料的至少其中之一直接接觸上表面的橫向部位380、381。在圖3(f)的事例中，閘極材料395及閘極介電396二者都接觸橫向部位380、381。
在一實施例中，底最大寬度391不大於20nm，而上最大寬度393不小於4nm。
在一實施例中，下部位302直接接觸包括在裝置中之基板301(如、Si(矽)基板)。然而，在其他實施例中，一層或多層係在部位302與基板301之間。
在一實施例中，底表面353係包括在電晶體的通道(C)中。例如，在一實施例中，通道係位在薄於包括對應於通道(C)的源極(S)及汲極(D)之上部位303的區域378、379之上部位303的區域377中。
各種實施例包括半導體基板。此種基板可以是塊狀半導體材料，這是晶圓的部分。在一實施例中，半導體基板為作為已從晶圓切割之晶片的部分之塊狀半導體材料。在一實施例中，半導體基板為形成在諸如半導體絕緣體(SOI)基板等絕緣體上方之半導體材料。在一實施例中，半導體基板為延伸在塊狀半導體材料上方之諸如鰭片等突起結構。
下面例子係有關其他實施例。
例子1包括裝置，包含：鰭片結構，其包括上部位及下部位，上部位具有直接接觸下部位的上表面之底表面；其中，(a)下部位係包括在具有寬高比(深度對寬度)至少2：1的溝渠中；(b)底表面具有底最大寬度，而上表面具有大於底最大寬度之上最大寬度；(c)底表面覆蓋上表面的中間部位，但是未覆蓋上表面的橫向部位；以及(d)上部位包括上III-V材料，而下部位包括不同於上III-V材料之下III-V材料。
在例子2中，例子1的主題可選用地包括，其中，上III-V材料包括InxGa1-xAs，其中x係在0與1之間，而下III-V材料包括InP。
在例子3中，例子1-2的主題可選用地包括形成在上部位的側表面及頂表面上之閘極。
在例子4中，例子1-3的主題可選用地包括，其中，閘極直接接觸上表面的橫向部位。
在例子5中，例子1-4的主題可選用地包括，其中：(a)閘極包括包括金屬及多晶矽的至少其中之一的閘極材料，及閘極另包括閘極介電，以及(b)閘極介電及閘極材料的至少其中之一直接接觸上表面的橫向部位。
在例子6中，例子1-5的主題可選用地包括，其中，底最大寬度係不大於20nm，而上最大寬度係不小於4nm。
在例子7中，例子1-6的主題可選用地包括，其中，III-V材料具有上能帶隙，而InP具有大於上能帶隙之下 能帶隙。
在例子8中，例子1-7的主題可選用地包括，其中，下部位直接接觸包括在裝置中的基板。
在例子9中，例子1-8的主題可選用地包括，其中，基板包括矽(Si)。
在例子10中，例子1-9的主題可選用地包括，其中，底表面包括InGaAs，而上表面包括InP。
在例子11中，例子1-10的主題可選用地包括，其中，底表面係包括在電晶體的通道中。
在例子12中，例子1-11的主題可選用地包括，其中，通道係位在薄於上部位的附加區域之該上部位的區域中，上部位的附加區域包括對應於通道之源極及汲極的其中之一。
在例子13中，例子1-12的主題可選用地包括，其中，III-V材料及InP二者都包括在磊晶層中。
例子14包括方法，包含：將溝渠形成在絕緣層內及基板上；將包括InP的鰭片形成在溝渠內，其中鰭片的一部位延伸在溝渠上方；將延伸在溝渠上方之鰭片的部位拋光至與絕緣層的頂表面大致共平面之位準；移除位在溝渠內之鰭片的上部位，以將凹處設置在溝渠內，向下延伸至鰭片剩餘部位的上表面；將III-V材料形成在凹處內及鰭片剩餘部位的上表面正上方上，以形成鰭片結構，鰭片結構包括包括鰭片剩餘部位之鰭片下部位及包括III-V材料之鰭片上部位；移除鄰接鰭片上部位的側壁之絕緣層的一 部位；以及移除鰭片上部位的橫向部位，因此鰭片上部位具有有著底最大寬度的底表面，而鰭片下部位具有有著大於底最大寬度之上最大寬度的上表面。
在例子15中，例子14的主題可選用地包括，其中，(a)鰭片下部位係包括在具有寬高比(深度對寬度)至少2：1的溝渠中。
在例子16中，例子14-15的主題可選用地包括，其中，鰭片上部位的底表面覆蓋鰭片下部位的上表面之中間部位，但是未覆蓋鰭片下部位的上表面之橫向部位。
在例子17中，例子14-16的主題可選用地包括，其中，III-V材料包括InGaAs。
在例子18中，例子14-17的主題可選用地包括將閘極形成在鰭片上部位的側表面及頂表面上。
在例子19中，例子14-18的主題可選用地包括，其中，底最大寬度係不大於20nm，而上最大寬度係不小於4nm。
在例子20中，例子16-19的主題可選用地包括，其中，鰭片下部位直接接觸基板。
在例子21中，例子16-20的主題可選用地包括，其中，移除鰭片上部位的橫向部位包括以氫氧酸及過氧化氫的混合物來蝕刻鰭片上部位的橫向部位。
例子22包括裝置，包含：鰭片結構，其包括上部位及下部位，上部位具有直接接觸下部位的上表面之底表面；其中，(a)下部位係包括在溝渠中；(b)底表面具 有寬於上表面的上最大寬度之底最大寬度；(c)底表面覆蓋上表面的中間部位，但是未覆蓋上表面的橫向部位；以及(d)上部位包括上III-V材料，而下部位包括InP。
例子22的另一版本包括裝置，包含：鰭片結構，其包括上部位及下部位，上部位具有直接接觸下部位的上表面之底表面；其中，(a)下部位係包括在溝渠中；(b)底表面具有寬於上表面的上最大寬度之底最大寬度；(c)底表面覆蓋上表面的中間部位，但是未覆蓋上表面的橫向部位；以及(d)上部位包括上III-V材料，而下部位包括不同於上III-V材料之下III-V材料。
在例子23中，例子22的主題可選用地包括，其中，上III-V材料包括InxGa1-xAs，其中x係在0與1之間，而下III-V材料包括InP。
在例子24中，例子22-23的主題可選用地包括，其中，底最大寬度係不大於20nm，而上最大寬度係不小於4nm。
在例子25中，例子22-24的主題可選用地包括，其中，下部位直接接觸包括在裝置中的基板。
已陳述本發明的實施例之上面說明用於圖解及說明目的。並不用於完全或將本發明局限於所揭示的精確形式。此說明及隨後的申請專利範圍包括諸如左、右、上、底、上方、下方、上、下、第一、第二等字詞，其僅用於說明目的及將不被闡釋作限制。例如，指示相對垂直位置的字詞意指基板或積體電路的裝置邊(或活動邊)是那基板的 “頂”表面之形勢；基板實際上可在任何方位，使得基板的“頂”邊可能低於參考的標準陸地架構之“底”邊，但仍舊落在字詞“頂”的意義內。如在此所使用之字詞“...上”(包括在申請專利範圍中)未指示第二層“上”的第一層係在第二層的正上方及直接接觸第二層，除非特別指出；可具有第三層或其他結構在第一層與第一層上的第二層之間。可在一些位置及方位中製造、使用、或裝運在此所說明之裝置或物品的實施例。精於相關技藝之人士能夠明白，按照上述教義可有許多修改及變化。精於技藝之人士將認識用於圖所示之各種組件的各種相同組合及替代物。因此本發明的範疇並不由此詳細說明所侷限，而是由附錄於此的申請專利範圍來限制。
200‧‧‧表面
202‧‧‧子鰭片
203‧‧‧通道材料
230‧‧‧淺溝渠隔離
281‧‧‧表面

Claims (25)

  1. 一種半導體裝置，包含：鰭片結構，其包括上部位及下部位，該上部位具有直接接觸該下部位的上表面之底表面；其中，(a)該下部位係包括在具有寬高比(深度對寬度)至少2：1的溝渠中；(b)該底表面具有底最大寬度，而該上表面具有大於該底最大寬度之上最大寬度；(c)該底表面覆蓋該上表面的中間部位，但是未覆蓋該上表面的橫向部位；以及(d)該上部位包括上III-V材料，而該下部位包括不同於該上III-V材料之下III-V材料。
  2. 根據申請專利範圍第1項之裝置，其中，該上III-V材料包括InxGa1-xAs，其中x係在0與1之間，而該下III-V材料包括InP。
  3. 根據申請專利範圍第1項之裝置，包括形成在該上部位的側表面及頂表面上之閘極。
  4. 根據申請專利範圍第3項之裝置，其中，該閘極直接接觸該上表面的該等橫向部位。
  5. 根據申請專利範圍第4項之裝置，其中：(a)該閘極包括包括金屬及多晶矽的至少其中之一的閘極材料，及該閘極另包括閘極介電，以及(b)該閘極介電及該閘極材料的至少其中之一直接接觸該上表面的該等橫向部位。
  6. 根據申請專利範圍第1項之裝置，其中，該底最 大寬度係不大於20nm，而該上最大寬度係不小於4nm。
  7. 根據申請專利範圍第1項之裝置，其中，該III-V材料具有上能帶隙，而InP具有大於該上能帶隙之下能帶隙。
  8. 根據申請專利範圍第1項之裝置，其中，該下部位直接接觸包括在該裝置中的基板。
  9. 根據申請專利範圍第8項之裝置，其中，該基板包括矽(Si)。
  10. 根據申請專利範圍第1項之裝置，其中，該底表面包括InGaAs，而該上表面包括InP。
  11. 根據申請專利範圍第1項之裝置，其中，該底表面係包括在電晶體的通道中。
  12. 根據申請專利範圍第11項之裝置，其中，該通道係位在薄於該上部位的附加區域之該上部位的區域中，該上部位的該附加區域包括對應於該通道之源極及汲極的其中之一。
  13. 根據申請專利範圍第1項之裝置，其中，該III-V材料及該InP二者都包括在磊晶層中。
  14. 一種半導體裝置的製造方法，包含：將溝渠形成在絕緣層內及基板上；將包括InP的鰭片形成在該溝渠內，其中該鰭片的一部位延伸在該溝渠上方；將延伸在該溝渠上方之該鰭片的該部位拋光至與該絕緣層的頂表面大致共平面之位準； 移除位在該溝渠內之該鰭片的上部位，以將凹處設置在該溝渠內，向下延伸至該鰭片剩餘部位的上表面；將III-V材料形成在該凹處內及該鰭片剩餘部位的該上表面正上方上，以形成鰭片結構，該鰭片結構包括包括該鰭片剩餘部位之鰭片下部位及包括該III-V材料之鰭片上部位；移除鄰接該鰭片上部位的側壁之該絕緣層的一部位；以及移除該鰭片上部位的橫向部位，因此該鰭片上部位具有有著底最大寬度的底表面，而該鰭片下部位具有有著大於該底最大寬度之上最大寬度的上表面。
  15. 根據申請專利範圍第14項之方法，其中，(a)該鰭片下部位係包括在具有寬高比(深度對寬度)至少2：1的溝渠中。
  16. 根據申請專利範圍第14項之方法，其中，該鰭片上部位的該底表面覆蓋該鰭片下部位的該上表面之中間部位，但是未覆蓋該鰭片下部位的該上表面之橫向部位。
  17. 根據申請專利範圍第14項之方法，其中，該III-V材料包括InGaAs。
  18. 根據申請專利範圍第14項之方法，包含將閘極形成在該鰭片上部位的側表面及頂表面上。
  19. 根據申請專利範圍第14項之方法，其中，該底最大寬度係不大於20nm，而該上最大寬度係不小於4nm。
  20. 根據申請專利範圍第14項之方法，其中，該鰭片下部位直接接觸該基板。
  21. 根據申請專利範圍第14項之方法，其中，移除該鰭片上部位的橫向部位包括以氫氧酸及過氧化氫的混合物來蝕刻該鰭片上部位的該等橫向部位。
  22. 一種半導體裝置，包含：鰭片結構，其包括上部位及下部位，該上部位具有直接接觸該下部位的上表面之底表面；其中，(a)該下部位係包括在溝渠中；(b)該底表面具有寬於該上表面的上最大寬度之底最大寬度；(c)該底表面覆蓋該上表面的中間部位，但是未覆蓋該上表面的橫向部位；以及(d)該上部位包括上III-V材料，而該下部位包括不同於該上III-V材料之下III-V材料。
  23. 根據申請專利範圍第22項之裝置，其中，該上III-V材料包括InxGa1-xAs，其中x係在0與1之間，而該下III-V材料包括InP。
  24. 根據申請專利範圍第22項之裝置，其中，該底最大寬度係不大於20nm，而該上最大寬度係不小於4nm。
  25. 根據申請專利範圍第22項之裝置，包括形成在該上部位的側表面及頂表面上之閘極，其中，該閘極直接接觸該上表面的該等橫向部位。
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