KR20150126310A - 핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자 - Google Patents
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Abstract
본 발명은 핀펫을 형성하는 방법들을 제공하고, 본 발명의 일 실시예에 따른 핀펫 형성 방법은 기판 상에 인듐(In)을 포함하는 핀 형상의 채널 영역을 형성하는 것, 상기 기판 상에 상기 채널 영역과 인접하게 딥 소스/드레인 영역을 형성하는 것, 상기 채널 영역과 상기 딥 소스/드레인 영역 사이에 소스/드레인 확장 영역을 형성하는 것을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 각각 상기 채널 영역과 상기 딥 소스/드레인 영역에 접촉할 수 있으며, 상기 소스/드레인 확장 영역은 약 0.3 내지 0.5의 범위를 갖는 y를 포함하는 InyGa1 - yAs을 포함할 수 있다.
Description
본 발명은 핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자에 관한 것이다.
캐리어 이동도를 증가시키기 위해, 순수한 게르마늄 채널들 또는 인듐 갈륨 비화물(InGaAs) 채널들을 포함하는 핀 전계 효과 트랜지스터가 개발되고 있다. 그러나, 이러한 핀 전계 효과 트랜지스터들은 드레인 영역에서 Band-to-Band 터널링(BTBT) 전류에 의해 높은 누설 전류들이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 band-to-band 터널링 전류를 감소시킬 수 있는 집적 회로 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 드레인 영역 근처에서의 물질을 수정함에 따라 다이렉트 밴드갭을 향상시킬 수 있고, 드레인 영역에서의 누설 전류를 감소시킬 수 있는 집적 회로 소자 및 그 형성 방법을 제공하는데 있다.
본 발명에 따른 핀 전계 효과 트랜지스터 형성 방법은, 기판 상에 인듐(In)을 포함하는 핀 형상의 채널 영역을 형성하는 것, 상기 기판 상에 상기 채널 영역과 인접하는 딥 소스/드레인 영역을 형성하는 것, 상기 채널 영역과 상기 딥 소스/드레인 영역 사이에 소스/드레인 확장 영역을 형성하는 것을 포함하되, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 상기 채널 영역과 상기 딥 소스/드레인 영역에 각각 접촉되고, 상기 소스/드레인 확장 영역은 약 0.3 내지 0.5의 범위의 y 값을 갖는 InyGa1 - yAs을 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역의 인듐 농도는 상기 소스/드레인 확장 영역의 인듐 농도보다 클 수 있다.
일 실시예에 따르면, 상기 채널 영역을 형성하는 것은, 약 0.5 내지 0.6의 범위의 x를 갖는 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 x는 약 0.53일 수 있다.
일 실시예에 따르면, 상기 y는 약 0.4일 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 클 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역을 형성하는 것은, 약 0.6 내지 1의 범위의 z를 갖는 InzGa1 - zAs을 포함하는 상기 딥 소스/드레인 영역을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 딥 소스/드레인 영역의 상부 면에 접촉하는 컨택 영역을 형성하는 것을 더 포함하고, 상기 딥 소스/드레인 영역의 일부분은 상기 컨택 영역에 접촉하고 순수한 InAs을 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 InP 기판 또는 InaGa1 - aAs을 포함하고, 상기 a는 약 0.53이거나 그보다 작을 수 있다.
일 실시예에 따르면, 상기 기판은 InP 기판을 포함하고, 상기 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것은, 상기 InP 기판에 격자로 매치되는 InxGa1 - xAs 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역 및 상기 소스/드레인 확장 영역을 형성하는 것은, 상기 기판 상에 예비 채널 영역을 형성하는 것, 상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것, 상기 마스크 패턴을 에칭 마스크로 이용하여 상기 예비 채널 영역을 식각하여 상기 채널 영역을 형성하는 것, 그리고 상기 채널 영역을 시드층으로 이용하여 상기 소스/드레인 확장 영역을 에피택셜 성장시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 마스크 패턴을 형성하는 것은, 상기 예비 채널 영역 상에 제 1 마스크 패턴을 형성하는 것 그리고 상기 제 1 마스크 패턴의 대향하는 측벽들 상에 스페이서 패턴들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 예비 채널 영역을 식각하는 것은, 상기 예비 채널 영역의 에치된 부분의 깊이가 기설정된 깊이까지 도달할 때까지 상기 예비 채널 영역을 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역을 형성하는 것은, 상기 소스/드레인 확장 영역을 시드층으로 이용하여 상기 딥 소스/드레인 영역을 에피택셜 성장시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제 1 측벽과 인접하는 제 1 딥 소스/드레인 영역을 형성하는 것을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 각각 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 딥 소스/드레인 영역의 일측벽과 접촉할 수 있다. 상기 방법은 상기 채널 영역의 상기 제 1 측벽에 대향되는 상기 채널 영역의 제 2 측벽과 접촉되는 제 2 딥 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 딥 소스/드레인 영역의 상부 면과 접촉하는 컨택 영역을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역으로부터 상기 딥 소스/드레인 영역으로의 방향에 따른 상기 소스/드레인 확장 영역의 폭은 약 10nm일 수 있다.
일 실시예에 따르면, 상기 방법은 상기 채널 영역을 덮는(overlying) 게이트 전극을 형성하는 것을 더 포함할 수 있다. 상기 채널 영역의 일측벽에 접촉하는 상기 소스/드레인 확장 영역의 대향하는 측벽들 중 어느 하나는, 상기 소스//드레인 확장 영역과 접합(junction)을 형성하도록 상기 게이트 전극의 일측벽에 정렬될 수 있다.
핀 전계 효과 트랜지스터를 형성하는 방법은, 기판 상의 제 1 반도체 물질을 포함하는 핀 형상의 채널 영역을 형성하는 것, 상기 기판 상에 상기 채널 영역의 일측벽 상에 소스/드레인 영역을 형성하는 것, 상기 채널 영역의 상기 측벽과 상기 소스/드레인 영역의 측벽 사이에 배리어막을 형성하는 것을 포함할 수 있다. 상기 배리어막은 상기 제 1 반도체 물질과 제 2 반도체 물질을 포함하고, 상기 배리어막의 상기 제 1 반도체 물질의 농도는 상기 채널 영역의 상기 제 1 반도체 물질의 농도보다 작을 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역의 제 1 반도체 물질의 농도와 상기 배리어막의 상기 제 1 반도체 물질의 농도는 서로 다를 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 물질은 인듐(In)을 포함할 수 있고, 상기 제 2 반도체 물질은 갈륨(Ga)을 포함할 수 있다. 상기 소스/드레인 영역의 상기 제 1 반도체 물질의 농도는 상기 채널 영역의 상기 제 1 반도체 물질의 농도보다 클 수 있다.
일 실시예에 따르면, 상기 채널 영역을 형성하는 것은 약 0.5 내지 0.6의 범위를 갖는 x를 갖는 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 물질은 인듐(In)을 포함하고, 상기 채널 영역을 형성하는 것은 약 0.5 내지 0.6의 범위를 갖는 x를 갖는 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 배리어막을 형성하는 것은 약 0.3 내지 0.5의 범위를 갖는 y를 갖는 InyGa1 - yAs을 포함하는 상기 배리어막을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 x는 약 0.53이고, 상기 y는 약 0.4일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 클 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역을 형성하는 것은 약 0.6 내지 1의 범위를 갖는 z를 갖는 InzGa1 - zAs을 포함하는 상기 배리어막을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 또한 상기 소스/드레인 영역의 상부 면과 접촉하는 콘택 영역을 형성하는 것을 포함할 수 있다. 상기 소스/드레인 영역의 일부분은 상기 콘택 영역과 접촉하고 순수한 InAs를 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 InP 기판 또는 약 0.53 또는 그보다 작은 a 값을 갖는 InaGa1 - aAs를 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 InP 기판을 포함할 수 있고, InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것은 상기 InP 기판에 격자 정합된 InxGa1 - xAs 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역 및 상기 배리어막을 형성하는 것은 상기 기판 상에 예비 채널 영역을 형성하는 것을 포함할 수 있다. 상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것은, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 예비 채널 영역을 에칭하여 상기 채널 영역을 형성하고, 상기 채널 영역을 시드 층으로 이용하여 상기 배리어 층을 에피택셜 성장 공정으로 형성할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역을 형성하는 것은 상기 채널 영역의 제 1 측벽 상에 제 1 소스/드레인 영역을 형성하는 것을 포함할 수 있다. 상기 배리어 층은 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 소스/드레인 영역의 측벽 사이에 배치될 수 있다. 상기 방법은 상기 채널 영역의 상기 제 1 측벽에 대향되는 상기 채널 영역의 제 2 측벽과 접촉하는 제 2 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역으로부터 상기 소스/드레인 영역 방향에서의 상기 배리어 층의 폭은 약 10nm일 수 있다.
일 실시예에 따르면, 상기 방법은 상기 채널 영역을 덮는 게이트 전극을 형성하는 것을 더 포함할 수 있다. 상기 채널 영역의 상기 측벽을 마주보는 상기 배리어 층의 일측벽은 상기 게이트 전극의 측벽에 정렬되어, 상기 배리어 층 내에 접합을 형성할 수 있다.
핀펫을 포함하는 집적 회로 소자는 기판 상에 핀 형상을 갖는 채널 영역, 상기 기판 상에 상기 채널 영역에 인접한 딥 소스/드레인 영역, 상기 채널 영역과 상기 딥 소스/드레인 영역 각각에 접촉하는 대향하는 측벽들을 갖는 소스/드레인 확장 영역을 포함할 수 있다. 상기 소스/드레인 확장 역은 약 0.3 내지 0.5의 y 값의 범위를 갖는 InyGa1-yAs를 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역의 인듐 농도는 상기 소스/드레인 확장 영역의 인듐 농도보다 클 수 있다.
일 실시예에 따르면, 상기 채널 영역은 약 0.5 내지 0.6의 x 값의 범위를 갖는 InxGa1-xAs를 포함할 수 있다.
일 실시예에 따르면, 상기 x는 약 0.53이고, 상기 y는 약 0.4일 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 클 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역은, 약 0.6 내지 1의 범위를 갖는 z를 포함하는 InzGa1 - zAs을 포함할 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역의 상부 면에 접촉하는 컨택 영역을 더 포함하고, 상기 딥 소스/드레인 영역의 일부분은 상기 컨택 영역과 접촉하며 순수한 InAs를 포함할 수 있다.
일 실시예에 따르면, 상기 기판은, InP 기판 또는 약 0.53 또는 그 보다 작은 a 값의 범위를 갖는 InaGa1 - aAs를 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 InP 기판을 포함하고, 상기 채널 영역은 상기 InP 기판에 격자 정합되는 InxGa1 - xAs를 포함할 수 있다.
일 실시예에 따르면, 상기 딥 소스/드레인 영역은 상기 채널 영역의 제 1 측벽에 인접한 제 1 딥 소스/드레인 영역을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들 중의 어느 하나는 상기 채널 영역의 상기 제 1 측벽 및 상기 제 1 딥 소스/드레인 영역의 일측벽에 접촉되고, 상기 채널 영역의 상기 제 1 측벽과 대향되는 상기 채널 영역의 제 2 측벽과 접촉하는 제 2 딥 소스/드레인 영역을 더 포함할 수 있다.
일 실시예에 따르면, 상기 채널 영역으로부터 상기 딥 소스/드레인 영역 방향에서의 상기 소스/드레인 확장 영역의 폭은 약 10nm일 수 있다.
일 실시예에 따르면, 상기 채널 영역을 덮는 게이트 전극을 더 포함하고, 상기 소스/드레인 확장 영역 내에 접합이 형성되도록, 상기 채널 영역의 일측벽과 접촉하는 상기 소스/드레인 확장 영역의 서로 다른 측벽들 중의 어느 하나는 상기 게이트 전극의 일측벽과 실질적으로 정렬될 수 있다.
본 발명의 개념에 따르면, band-to-band 터널링 전류를 감소시킬 수 있고, 드레인 영역 근처에서의 물질을 수정함에 따라 다이렉트 밴드갭을 향상시킬 수 있으며, 공정 효율이 향상된 집적 회로 소자 및 그 형성 방법을 제공할 수 있다.
도 1은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이다.
도 2는 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A' 선에 따른 단면도이다.
도 4는 본 발명의 개념에 따른 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이다.
도 5 및 도 6은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부로서, 중간 구조물들을 보여주는 사시도들이다.
도 7은 도 6의 B-B'선에 따른 단면도로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물을 나타낸다.
도 8 내지 도 10은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물들을 나타낸다.
도 11 내지 도 13은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서 중간 구조물들을 보여주는 도면들이다.
도 2는 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A' 선에 따른 단면도이다.
도 4는 본 발명의 개념에 따른 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이다.
도 5 및 도 6은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부로서, 중간 구조물들을 보여주는 사시도들이다.
도 7은 도 6의 B-B'선에 따른 단면도로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물을 나타낸다.
도 8 내지 도 10은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물들을 나타낸다.
도 11 내지 도 13은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서 중간 구조물들을 보여주는 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이고, 도 2는 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도 1의 A-A'선에 따른 단면도이다. A-A'선은 X방향을 따라 연장한다.
도 1 및 도 2를 참조하면, 집적 회로 소자는 기판(100) 및 기판(100) 상의 분리막(110)을 포함할 수 있다. 집적 회로 소자는 또한, 핀 형상을 갖는 채널 영역(120)을 포함할 수 있다. 핀 형상은 기판(100) 상, 및 부분적으로 분리막(110) 내에 형성될 수 있다. 채널 영역(120)은 게르마늄(Ge)을 포함할 수 있다. 채널 영역(120)은 적절한 레벨의 스트레인(strain) 을 갖도록 설정된 y 값을 갖는 Si1 - yGey를 포함할 수 있다.
일부 실시예들에서, 채널 영역(120)은 Si1 - yGey을 포함할 수 있고, 채널 영역(120)이 N- 타입 트랜지스터의 채널 영역일 때, y 값은 약 0.85 또는 그 이상일 수 있다. 일부 다른 실시예들에서, y 값은 약 0.9 또는 그 이상일 수 있다. 다른 실시예들에서, 채널 영역(120)이 높은 캐리어 이동도를 갖는 N- 타입 트랜지스터의 채널 영역일 때, 채널 영역(120)은 실질적으로 순수한 게르마늄(y의 값이 1)을 포함할 수 있다. 일부 실시예들에서, 채널 영역(120)이 Si1 - yGey을 포함할 수 있고, 채널 영역(120)이 P- 타입 트랜지스터의 채널 영역일 때 y 값은 약 0.8 또는 그 이상일 수 있다. 일부 다른 실시예들에서, y 값은 약 0.9 또는 그 이상일 수 있다.
기판(100)은 하나 또는 그 이상의 반도체 물질들을 포함할 수 있다. 일 예로, 기판(100)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 또는 SiGeC을 포함할 수 있다. 몇몇 실시예들에서, 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있다. 분리막(110)은 일 예로, 실리콘 산화물 등과 같은 절연 물질을 포함할 수 있다.
게이트(240)는 채널 영역(120) 상에 형성될 수 있다. 게이트(240)는 게이트 절연막(236)과 게이트 전극(238)을 포함할 수 있다. 일부 실시예들에서, 게이트 절연막(236)은 하프늄 산화물(HfO2 ;), 란타늄 산화물(La2O3 ;), 지르코늄 산화물(ZrO2 ;), 또는 탄탈륨 산화물(Ta2O5)과 같은, 실리콘 산화물보다 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다. 게이트 절연막(236)은 일 예로, ALD 공정을 이용하여 게이트 전극(238)의 측벽들과 하부 면 상에 컨포말하게 형성될 수 있다.
일부 실시예들에서, 게이트 전극(238)은 차례로 적층된 제 1 및 제 2 게이트 전극들을 포함할 수 있다. 일 예로, 제 1 게이트 전극은 TiN, TaN, TiC, 그리고 TaC 중의 어느 하나를 포함하고, 제 2 게이트 전극은 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.
도 2를 참조하면, 배리어막(140)이 채널 영역(120)의 측벽 상에 형성될 수 있다. 배리어막(140)은 채널 영역(120)의 측벽에 접촉할 수 있다. 배리어막(140)은 채널 영역(120)의 대향하는 측벽들에 각각 형성되는 두 개의 배리어막들(140)을 포함할 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 배리어막들(140)의 각각은 기판(100)의 상부면 상에 연장하는 수평 부를 포함할 수 있다. 배리어막(140)은 SixGe1 -x을 포함할 수 있다. X는 약 0.05 내지 0.2 사이의 범위일 수 있다. 따라서, 배리어막(140)의 게르마늄 농도는 채널 영역(120)의 게르마늄 농도보다 낮을 수 있다.
배리어막(140)의 폭은 일반적으로 10nm의 수준(order)일 수 있고, 일부 실시예들에서, 배리어막(140)의 폭은 약 10nm일 수 있다. 배리어막(140)의 폭은 도 1에 도시된 x 방향을 따른 배리어막(140)의 두께로 언급될 수 있을 것이다. 일부 실시예들에서, 배리어막(140)은 도핑되지 않은 부분 및/또는 도핑된 부분을 포함할 수 있다. 도핑된 부분들은 일 예로, P- 타입 핀펫에는 B를, N- 타입 핀펫에는 O 또는 As를 도펀트들로 포함할 수 있다. 일부 실시예들에서, 게이트 전극(238)의 일 가장자리 외측에 접합(일 예로, P-N 접합)이 형성될 수 있고, 이에 따라 접합은 게이트 전극(238)과 옆으로 오버랩되지 않을 수 있다. 접합은 배리어막(140)에 형성될 수 있다. 일부 다른 실시예들에서, 접합은 게이트 전극(238)과 접합이 옆으로 오버랩되도록 게이트 전극(238)의 가장자리 내측에 형성될 수 있다. 접합의 위치에 관계없이, band-to-band 터널링 전류를 감소시키는 실시예들은 게르마늄과 실리콘의 합금을 포함하는 배리어막(140)을 포함할 수 있다. 비록 도 2에는 배리어막(140)의 일 측벽이 게이트 절연막(236)의 측벽에 정렬된 것으로 도시하였으나, 다른 실시예들에서, 배리어막(140)의 측벽이 게이트 전극(238)의 측벽에 정렬될 수 있다.
일부 실시예들에서, 채널 영역(120)의 수평 부는 기판(100)의 상부면과 배리어막(140)의 수평 부 사이로 연장될 수 있다. 그러나, 다른 실시예들에서, 채널 영역(120)이 수평 부를 포함하지 않고, 배리어막(140)이 기판(100)의 상부 면과 직접 접촉할 수 있다.
집적 회로 소자는 배리어막(140)의 측벽 상에 배치된 소스/드레인 영역(160) 및 소스/드레인 영역(160) 상에 배치된 컨택 영역(180)을 포함할 수 있다. 따라서, 배리어막(140)은 채널 영역(120)과 소스/드레인 영역(160) 사이의 터널링 영역에 배치될 수 있다. 컨택 영역(180)은 소스/드레인 영역(160)의 상부 면에 접촉할 수 있다. 배리어막(140)은 채널 영역(120) 및 소스/드레인 영역(160)의 측벽들과 접촉할 수 있다. 컨택 영역(180)은, 예를 들어, 비트 라인 또는 커패시터 등의 다양한 집적 회로 소자의 구성요소에 소스/드레인 영역(160)을 전기적으로 연결시키는 도전막에 접촉할 수 있다. 도전막은 금속 또는 금속 합금을 포함할 수 있다.
소스/드레인 영역(160)은, N- 타입 트랜지스터의 소스/드레인 영역(160)일 때 컨택 영역(180) 근처의 순수 실리콘을 실질적으로 포함하는 일부분을 포함할 수 있고, P- 타입 트랜지스터의 소스/드레인 영역(160)일 때 컨택 영역(180) 근처의 순수 게르마늄을 실질적으로 포함하는 일부분을 갖는 것으로 이해될 수 있을 것이다. 따라서, 본 발명의 개념에 따른 일부 실시예들의 N- 타입 트랜지스터는 채널 영역(120), 배리어막(140), 그리고 소스/드레인 영역(160) 각각이 채널 영역(120)으로부터 소스/드레인 영역(160) 방향으로 점점 감소되는 게르마늄 농도들을 포함할 수 있을 것이다. 본 발명의 개념에 의한 일부 실시예들에 따른 P- 타입 트랜지스터에서는 채널 영역의 게르마늄 농도가 배리어막의 게르마늄 농도보다 클 수 있고, 소스/드레인 영역의 농도는 배리어막의 게르마늄 농도와 대체적으로 같거나 더 클 수 있다. 일부 실시예들에서, N- 타입 트랜지스터에서는, 실질적으로 순수한 실리콘을 갖는 소스/드레인 영역(160)의 일부분이 컨택 영역(180)과 접촉할 수 있는 반면에, P- 타입 트랜지스터에서는, 실질적으로 순수한 게르마늄을 갖는 소스/드레인 영역(160)의 일부분이 컨택 영역(180)과 접촉할 수 있다.
도 3은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A'선에 따른 단면도이다. 도 3을 참조하면, 집적 회로 소자는 채널 영역(120)의 제 1 측벽 상에 배치된 하나의 배리어막(140)을 포함할 수 있다. 따라서, 채널 영역(120)의 제 1 측벽과 대향하는 채널 영역(120)의 제 2 측벽에 인접한 소스/드레인 영역(160)은, 채널 영역(120)의 제 2 측벽과 접촉할 수 있다. 즉, 일부 실시예들에서, 배리어막(140)이 채널 영역(120)의 측벽들 중 어느 하나 상에만 형성될 수 있고, 따라서, 집적 회로 소자는 비대칭 구조를 포함할 수 있다.
도 4는 본 발명의 개념에 따른 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이다. 도 4를 참조하면, 매립 분리막(110)이 기판(100) 상에 형성되고, 채널 영역(120)이 매립 분리막(110)의 상부 면 상에 형성될 수 있다. 매립 분리막(110)은 기판(100)과 채널 영역(120) 사이에 배치될 수 있다. 채널 영역(120)은 SOI 제조 공정, 일 예로, 웨이퍼 접착 공정 등을 이용하여 형성되는 것으로 이해될 수 있다.
도 5 및 도 6은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부로서, 중간 구조물들을 보여주는 사시도들이다. 도 7은 도 6의 B-B'선에 따른 단면도로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서의 중간 구조물들을 보여준다.
도 5를 참조하면, 분리막(110) 및 예비 채널 영역(118)이 기판(100) 상에 형성될 수 있다. 예비 채널 영역(118)의 하부는 분리막(110) 내에 위치할 수 있고, 예비 채널 영역(118)의 대향하는 측벽들은 분리막(110)과 접촉할 수 있다. 예비 채널 영역(118)은 X 방향으로 연장된 라인 형상을 가질 수 있다. 일부 실시예들에서, 예비 채널 영역(118)은 기판(100)을 시드층으로 이용하여 에피택셜 성장으로 형성될 수 있다.
도 6 및 도 7을 참조하면, 예비 게이트(220)가 예비 채널 영역(118) 상에 형성될 수 있다. 예비 게이트(220)는 X 방향에 실질적으로 수직한 Y 방향을 따라 연장되는 선 형상을 가질 수 있다. 따라서, 예비 게이트(220)는 예비 채널 영역(118)을 교차하도록 형성될 수 있다. 예비 게이트(220)는 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)을 포함할 수 있다. 예를 들어, 예비 게이트 절연막(214)은 실리콘 산화물을 포함하고, 예비 게이트 전극(216)은 폴리실리콘을 포함하고, 마스크 패턴(218)은 예비 게이트 절연막(214)과 예비 게이트 전극(216)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다.
도 8 내지 도 10은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물들을 나타낸다.
도 8을 참조하면, 예비 게이트(220)를 식각 마스크로 이용하여 예비 채널 영역(118)을 식각하여, 채널 영역(120)이 형성될 수 있다. 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 실질적으로, 서로 수직적으로 정렬될 수 있다. 예비 채널 영역(118)은, 도 8에 도시된 바와 같이 기판(100)의 상부 면 상에 연장된 채널 영역(120)의 수평 부가 소정의 두께에 도달할 때까지 식각될 수 있다. 즉, 예비 채널 영역(118)은 예비 채널 영역(118)의 식각된 부분의 깊이가 소정의 깊이로 될 때까지 식각될 수 있다. 다른 실시예들에서, 예비 채널 영역(118)은 기판(100)의 상부 면이 노출될 때까지 식각될 수 있다.
예비 채널 영역(118)이 식각되기 전에 예비 게이트(220)의 측벽 상에 오프셋 스페이서가 형성될 수 있고, 오프셋 스페이서는 예비 채널 영역(118)이 식각될 때, 식각 마스크로 사용될 것으로 이해될 수 있다. 따라서, 일부 실시예들에서, 채널 영역(120)의 일측벽이 예비 게이트(220)의 일측벽으로부터 측면으로 돌출될 수 있다. 일부 실시예들에서, 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 도 8에 도시된 바와 같이, 수직적으로 서로 실질적으로 정렬될 수 있다. 오프셋 스페이서가 식각 마스크로 사용되어, 오프셋 스페이서의 아래의 예비 채널 영역(118)이 옆으로 리세스될 때도 그러할 수 있다. 오프셋 스페이서는 예비 채널 영역(118)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 오프셋 스페이서는 실리콘 질화물(SiN)을 포함할 수 있다.
도 9를 참조하면, 채널 영역(120) 상에 배리어막(140)이 형성될 수 있다. 배리어막(140)은 에피택셜 성장에 의해 형성될 수 있다. 채널 영역(120)이 시드 층으로 이용될 수 있다. 배리어막(140)은 약 0.05 내지 0.02 범위의 x값을 갖는 SixGe1 -x를 포함할 수 있다. 일부 실시예들에서, 배리어막(140) 전체에서 x가 일정한 상수값을 가져, 배리어막(140)은 실질적으로 균일한 조성을 가질 수 있다. 그러나, 배리어막(140)은 다양한 조성을 갖는 것으로 이해될 수 있다. 일 예로, 배리어막(140)에서의 실리콘 농도가 구배를 갖게 되어, x는 배리어막(140) 내에서의 평균값으로 이해될 수 있다.
도 9에 도시된 바와 같이, 배리어막(140)의 형성 전에, 예비 게이트(220)의 측벽과 채널 영역(120)의 측벽이 실질적으로 수직하게 서로 정렬될 때, 배리어막(140)의 측벽은 예비 게이트(220)의 측벽과 수직적으로 실질적으로 정렬될 수 있다. 도 8을 참조하여 논의된 바와 같이, 일부 실시예들에서, 채널 영역(120)의 측벽은 배리어막(140)을 형성하기 전에 예비 게이트(220)의 측벽으로부터 옆으로 돌출될 수 있고, 배리어막(140)의 측벽은 예비 게이트(220)의 측면으로부터 옆으로 돌출될 수 있다. 일부 실시예들에서, 배리어막(140)의 폭은 일반적으로 10nm의 수준(order)으로 형성될 수 있고, 배리어막(140)의 폭은 약 10nm일 수 있다. 일부 실시예들에서, 배리어막(140)은 도핑되지 않은 부분 및/또는 도핑된 부분을 포함할 수 있다. 도핑된 부분은 P- 타입 핀펫에서는 보론(B)을, N- 타입 핀펫에서는 인화물(P) 또는 비화물(As)를 포함할 수 있다.
도 10을 참조하면, 소스/드레인 영역(160)이 배리어막(140) 상에 형성될 수 있다. 소스/드레인 영역(160)은 에피택셜 성장 공정으로 형성될 수 있다. 배리어막(140)dl 시드 층으로 이용될 수 있다. 배리어막(140) 및 소스/드레인 영역(160)을 형성하기 위한 에피택셜 성장 공정들은 동일한 공정 챔버 내에서 수행되는 것으로 이해될 수 있다. 일부 실시예들에서, N- 타입 트랜지스터의 경우, 소스/드레인 영역(160)은 컨택 영역(180)에 근접하고 실질적으로 순수한 실리콘을 갖는 부분을 포함할 수 있는 반면, P- 타입 트랜지스터일 경우, 소스/드레인 영역(160)은 컨택 영역(180)에 근접하고 실질적으로 순수한 게르마늄을 갖는 부분을 포함할 수 있다. 컨택 영역(180)은 소스/드레인 영역들(160) 상에 형성될 수 있고, 소스/드레인 영역들(160)의 상부 면에 접촉할 수 있다.
다시 도 2를 참조하면, 채널 영역(120) 상에 게이트(240)가 형성될 수 있다. 일부 실시예들에서, 일 예로, 게이트 대체 공정을 이용하여, 예비 게이트(220)가 게이트(240)로 대체될 수 있다. 게이트 대체 공정이 이용될 때, 핀펫 형성 방법은 예비 게이트(220)의 측벽들 상 및 채널 영역(120) 상에 층간 절연막을 형성하는 것을 포함할 수 있다. 스페이서들은 층간 절연막을 형성하기 전에 예비 게이트(220)의 대향하는 측벽들 상에 형성될 수 있다. 식각 공정들, 습식 및/또는 건식 에칭 공정들을 이용하여 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)이 제거되어, 층간 절연막 내에 트렌치가 형성될 수 있다. 그 후 게이트 절연막(236) 및 게이트 전극(238)이 트렌치 내에 형성될 수 있다.
도 11 내지 도 13은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서 중간 구조물들을 보여주는 도면들이다.
도 11을 참조하면, 도 7에 도시된 구조물이 형성된 후에, 예비 게이트(220)를 주입 마스크층으로 이용하여, 예비 채널 영역(118)으로 실리콘 이온을 주입하는 이온 주입 공정이 수행될 수 있다. 따라서, 예비 게이트(220)에 노출된 예비 채널 영역(118)의 일부분이 실리콘을 포함하는 예비 배리어막(138)으로 변환될 수 있다. 예비 배리어막(138)은 약 0.05 내지 0.02 범위의 x 값을 갖는 SixGe1 -x를 포함할 수 있다. 예비 배리어막(138)은 이온 주입 공정이 수행된 후에 비결정질일 수 있다. 따라서, 어닐링 공정이 수행되어, 예비 배리어막(138)을 결정체화될 수 있다.
예비 배리어막(138)의 두께는 이온 주입 공정의 에너지 레벨에 따라 정해질 수 있다. 일 예로, 예비 배리어막(138)의 두께는 이온 주입 공정의 에너지 레벨에 따라 증가될 수 있다. 일부 실시예들에서, 도 11에 도시된 바와 같이, 예비 채널 영역(118)의 상부 일부분만이 예비 배리어막(138)으로 전환될 수 있다. 이에 따라, 채널 영역(120)의 수평 부가 기판(100)의 상부 면과 예비 배리어막(138) 사이로 연장될 수 있다. 그러나, 수직 방향으로 예비 채널 영역(118)의 전체 부분이 예비 배리어막(138)으로 전환될 수 있고, 예비 배리어막(138)은 기판(100)의 상부 면과 접촉할 수 있다.
도 12에 따르면, 오프셋 스페이서들(250)이 예비 게이트(220)의 대향하는 측벽들 상에 형성될 수 있다. 오프셋 스페이서들(250)과 예비 게이트(220)를 식각 마스크로 이용하여 예비 배리어막(138)이 식각되어, 배리어막(140)을 형성될 수 있다. 도 12에 도시된 바와 같이, 예비 배리어막(138)은, 기판(100)의 상부 면까지 연장하는 예비 배리어막(138)의 일부분이 소정의 두께에 도달할 때까지, 식각될 수 있다. 즉, 예비 배리어막(138)은 예비 배리어막(138)의 식각된 부분의 깊이가 기설정된 깊이에 도달할 때까지 예비 배리어막(138)은 식각될 수 있다. 다른 실시예들에서, 예비 배리어막(138)은 채널 영역(120)의 상부 면이 노출될 때까지 식각될 수 있다.
도 13을 참조하면, 배리어막(140) 상에 소스/드레인 영역(160)이 형성될 수 있다. 소스/드레인 영역(160)은 에피택셜 성장 공정을 이용하여 형성될 수 있다. 배리어막(140)이 시드 층으로 이용될 수 있다. 다시 도 2를 참조하면, 게이트(240)가 채널 영역(120) 상에 형성될 수 있다. 예비 게이트(220)가 일 예로, 게이트 대체 공정을 이용하여 게이트(240)를 대체될 수 있다.
인듐(In), 갈륨(Ga), 그리고 비화물(As)의 합금을 포함할 채널들은 캐리어 이동도를 증가시킬 수 있다. 그러나, 비소를 포함하는 소자는, 드레인 영역에서의 높은 누설 전류를 갖는 것으로 예측되어 소자의 성능을 향상시키지 않을 수 있다. 본 발명자들의 인지에 따라, 드레인 영역 근처에서의 소정을 수정함에 따라 다이렉트 밴드갭을 증가시킬 수 있고, 드레인 영역에서의 누설 전류를 감소시킬 수 있다. 본 발명의 개념에 의한 다양한 실시예들에 따른 전계 효과 트랜지스터를 포함하는 집적 회로 소자를 형성하는 방법들은, 채널 영역과 드레인 영역 사이에 배치된 터널링 영역에 소스/드레인 확장 영역을 형성하는 것을 선택적으로 포함할 수 있다.
본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자가 도 1 및 도 2를 참조하여 설명될 수 있다. 다시 도 1 및 도 2를 참조하면, 집적 회로 소자는 기판(100) 및 기판(100) 상에 배치된 분리막(110)을 포함할 수 있다. 집적 회로 소자는 또한, 핀 형상을 가질 수 있다. 핀은, 기판(100) 상 및 부분적으로 분리막(110)에 형성된 채널 영역(120)을 포함할 수 있다. 채널 영역(120)은 인듐(In), 갈륨(Ga), 그리고 비화물(As)을 포함할 수 있다. 채널 영역(120)은 약 0.5 내지 0.6 사이의 범위를 갖는 x1 값을 갖는 Inx1Ga1 -x1As를 포함할 수 있다. 일부 실시예들에서, x1은 약 0.53의 값을 갖고, 채널 영역(120)은 In0 .53Ga0 .47As를 포함할 수 있다. In0 .53Ga0 .47As를 포함하는 채널 영역(120)은 높은 전자 이동도를 가질 것으로 이해될 수 있다.
기판(100)은 하나 또는 그 이상의 반도체 물질들을 포함할 수 있다. 일 예로, 기판(100)은 인듐 인화물(InP) 또는 인듐 갈륨 비화물(약 0.53 또는 그 이하의 a값을 갖는 InaGa1-aAs)을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 InP 기판이고 채널 영역(120)은 InP 기판에 격자 정합될 수 있다. 일부 실시예들에서, 기판(100)은 벌크 기판이거나 SOI 기판일 수 있다. 분리막(110)은 일 예로, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
게이트(240)가 채널 영역(120) 상에 형성될 수 있다. 게이트(240)는 게이트 절연막(236) 및 게이트 전극(238)을 포함할 수 있다. 일부 실시예들에서, 게이트 절연막(236)은, 예를 들어, 하프늄 산화물(HfO2), 란타늄 산화물(La2O3), 지르코늄 산화물(ZrO2), 또는 탄탈륨 산화물(Ta2O5)과 같이 실리콘 산화물보다 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다. 게이트 절연막(236)은 일 예로, ALD 공정을 이용하여 게이트 전극(238)의 하부 면 및 측벽들 상에 컨포말하게 형성될 수 있다.
일부 실시예들에서, 게이트 전극(238)은 차례로 적층된 제 1 및 제 2 게이트 전극들을 포함할 수 있다. 일 예로, 제 1 게이트 전극은 TiN, TaN, TiC, 그리고 TaC 중의 어느 하나를 포함하고, 제 2 게이트 전극은 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.
도 2를 참조하면, 배리어막(140)이 채널 영역(120)의 측벽 상에 형성될 수 있다. 배리어막(140)은 채널 영역(120)의 측벽에 접촉할 수 있다. 배리어막(140)은 채널 영역(120)의 대향하는 측벽들 상에 각각 형성되는 두 개의 배리어막들(140)을 포함할 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 배리어막들(140)의 각각은 기판(100)의 상부 면 상에서 연장되는 수평 부를 포함할 수 있다. 배리어막(140)은 소스/드레인 확장 영역으로 적용될 수 있을 것으로 이해될 수 있다. 배리어막(140)은 약 0.53보다 작은 값을 갖는 y1를 포함하는 Iny1Ga1 - y1As를 포함할 수 있다. 일부 실시예들에서, y1 값은 약 0.3 내지 0.5의 범위를 포함할 수 있고, 더 구체적으로 y1 값은 약 0.35 내지 0.4의 범위를 포함할 수 있다. 일부 실시예들에서, y1 값은 약 0.4이고, 배리어막(140)은 In0 .4Ga0 .6As를 포함할 수 있다. 따라서, 배리어막(140)의 인듐 농도는 채널 영역(120)의 인듐 농도보다 낮고, 배리어막(140)의 갈륨 농도는 채널 영역(120)의 갈륨 농도보다 클 수 있다. 채널 영역(120) 및 배리어막(140)의 인듐 농도들 및 갈륨 농도들은 밴드갭을 증가시키고, 따라서 band-to-band 터널링 전류를 감소시킬 수 있다. 일부 실시예들에서, 배리어막(140)은 감소된 수의 결함들을 포함하거나 결함들을 포함하지 않는 영역을 가지므로, 트랩에 의하여 보조된 밴드 대 밴드 터널링(TA-BTBT) 전류를 감소시킬 수 있다.
배리어막(140)의 폭은 일반적으로 10nm의 수준(order)일 수 있고, 일부 실시예들에서, 배리어막(140)의 폭은 약 10nm일 수 있다. 배리어막(140)의 폭은 도 1에 도시된 x 방향을 따른 배리어막(140)의 두께로 언급될 수 있을 것이다. 일부 실시예들에서, 게이트 전극(238)의 일 가장자리 외측에 접합(일 예로, P-N 접합)이 형성될 수 있다. 이에 따라, 접합은 게이트 전극(238)과 옆으로 오버랩되지 않을 수 있다. 접합은 배리어막(140) 내에 형성될 수 있다. 일부 다른 실시예들에서, 접합은 게이트 전극(238)의 가장자리 내측에 형성되어, 게이트 전극(238)이 접합과 옆으로 오버랩될 수 있다. 접합의 위치에 관계없이, 일부 실시예들에 따른 집적 회로 소자는 band-to-band 터널링 전류를 감소시킬 수 있고, 인듐(In), 갈륨(Ga), 그리고 비화물(As)의 합금을 포함하는 배리어막(140)을 포함할 수 있다. 비록 도 2에는 배리어막(140)의 일측벽이 게이트 절연막(236)의 측벽에 정렬된 것으로 도시하였으나, 다른 실시예들에서, 배리어막(140)의 측벽이 게이트 전극(238)의 측벽에 정렬될 수 있다.
일부 실시예들에서, 채널 영역(120)의 수평 부가 기판(100)의 상부 면과 배리어막(140)의 수평 부 사이로 연장될 수 있다. 그러나, 다른 실시예들에서, 채널 영역(120)이 수평 부를 포함하지 않고, 배리어막(140)이 기판(100)의 상부 면과 직접 접촉할 수 있다.
집적 회로 소자는 배리어막(140)의 측벽 상에 형성된 소스/드레인 영역(160) 및 소스/드레인 영역(160) 상에 형성된 컨택 영역(180)을 포함할 수 있다. 소스/드레인 영역(160)은 딥 소스/드레인 영역으로 언급될 수도 있음을 이해할 수 있다. 따라서, 배리어막(140)은 채널 영역(120)과 소스/드레인 영역(160) 사이의 터널링 영역에 형성될 수 있다. 컨택 영역(180)은 소스/드레인 영역(160)의 상부 면에 접촉할 수 있다. 배리어막(140)은 채널 영역(120) 및 소스/드레인 영역(160)의 측벽들과 접촉할 수 있다. 컨택 영역(180)은, 예를 들어, 비트 라인 또는 커패시터 등의 다양한 집적 회로 소자의 구성요소에 소스/드레인 영역(160)을 전기적으로 연결시키는 도전막에 접촉할 수 있다. 도전막은 금속 또는 금속 합금을 포함할 수 있다.
소스/드레인 영역(160)은 약 0.53보다 큰 값을 갖는 z1을 포함하는 Inz1Ga1 - z1As를 포함할 수 있다. 일부 실시예들에서, z1은 약 0.6 내지 1의 범위를 포함할 수 있다. 일부 실시예들에서, z1이 약 1의 값을 가질 경우, 소스/드레인 영역(160)은 순수한 InAs를 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(160)은 컨택 영역(180)과 인접하게 실질적으로 순수한 InAs를 포함하는 일부분을 포함할 수 있다. 따라서, 소스/드레인 영역(160)의 인듐 농도는 배리어막(140)의 인듐 농도보다 클 수 있고, 소스/드레인 영역(160)의 갈륨 농도는 배리어막(140)의 갈륨 농도보다 낮을 수 있다.
본 발명의 개념에 의한 일부 실시예들에 따른 트랜지스터는, band-to-band 터널링 전류를 억제하기 위해 전류 방향으로의 조성의 구배(compositional grading)를 가질 수 있고, 저 누설(low-leakage) 동작에 적합할 수 있다. 본 발명의 개념에 의한 일부 실시예들에 따른 트랜지스터는 N- 타입 전계 효과 트랜지스터일 수 있다. 일부 실시예들에서, 기판(100)에 인접한 소스/드레인 영역(160)의 하부 및/또는 채널 영역(120)의 하부는, InP 및/또는 InbGa1 - bAs(약 0.53 또는 그 보다 낮은 값의 b를 갖는)로 구성될 수 있다.
도 3을 참조하면, 집적 회로 소자는 채널 영역(120)의 제 1 측벽 상에 형성된 하나의 배리어막(140)을 포함할 수 있다. 따라서, 소스/드레인 영역(160)은 채널 영역(120)의 제 1 측벽과 대향하는 위치의 채널 영역(120)의 제 2 측벽에 인접하게 형성될 수 있고, 채널 영역(120)의 제 2 측벽과 접촉할 수 있다. 즉, 일부 실시예들에서, 배리어막(140)이 채널 영역(120)의 측벽들 중의 어느 하나 상에만 형성될 수 있고, 따라서, 집적 회로 소자는 비대칭 구조를 포함할 수 있다.
다시 도 4를 참조하면, 매립 분리막(110)이 기판(100) 상에 형성되고, 채널 영역(120)이 매립 분리막(110)의 상부 면 상에 형성될 수 있다. 매립 분리막(110)은 기판(100)과 채널 영역(120) 사이에 배치될 수 있다. 채널 영역(120)은 SOI 제조 공정, 일 예로, 웨이퍼 접착 공정 등을 이용하여 형성되는 것으로 이해될 수 있다.
도 5 내지 도 10을 참조하여, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법들을 설명할 수 있다. 도 5 및 도 6은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부로서, 중간 구조물들을 보여주는 사시도들이다. 도 7은 도 6의 B-B'선에 따른 단면도로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서의 중간 구조물들을 보여준다.
다시 도 5를 참조하면, 분리막(110) 및 예비 채널 영역(118)이 기판(100) 상에 형성될 수 있다. 예비 채널 영역(118)의 하부는 분리막(110) 내에 형성될 수 있고, 예비 채널 영역(118)의 대향하는 측벽들은 분리막(110)과 접촉할 수 있다. 예비 채널 영역(118)은 X 방향으로 연장된 라인 형상을 가질 수 있다. 일부 실시예들에서, 예비 채널 영역(118)은 기판(100)을 시드층으로 이용하여 에피택셜 성장 공정으로 형성될 수 있다.
채널 영역(120)은 약 0.5 내지 0.6의 범위를 갖는 x1을 포함하는 inx1Ga1 -x1As를 포함할 수 있다. 일부 실시예들에서, x1은 약 0.53의 값을 갖고, 채널 영역(120)은 In0.53Ga0.47As를 포함할 수 있다. 기판(100)은 인듐 인화물(InP) 또는 인듐 갈륨 비화물(약 0.53 또는 그보다 작은 a값을 갖는 inaGa1 - aAs)을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 InP 기판일 수 있고, 채널 영역(120)은 InP 기판에 격자 정합될 수 있다.
도 6 및 도 7을 참조하면, 예비 게이트(220)가 예비 채널 영역(118) 상에 형성될 수 있다. 예비 게이트(220)는 X 방향에 실질적으로 수직한 Y 방향을 따라 연장되는 선 형상을 가질 수 있다. 따라서, 예비 게이트(220)는 예비 채널 영역(118)을 교차하도록 형성될 수 있다. 예비 게이트(220)는 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)을 포함할 수 있다. 예를 들어, 예비 게이트 절연막(214)은 실리콘 산화물을 포함하고, 예비 게이트 전극(216)은 폴리실리콘을 포함하고, 마스크 패턴(218)은 예비 게이트 절연막(214)과 예비 게이트 전극(216)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다.
도 8 내지 도 10은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물들을 나타낸다. 다시 도 8을 참조하면, 예비 게이트(220)를 식각 마스크로 이용하여 예비 채널 영역(118)을 식각하여, 채널 영역(120)이 형성될 수 있다. 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 실질적으로, 서로 수직적으로 정렬될 수 있다. 예비 채널 영역(118)은, 도 8에 도시된 바와 같이 기판(100)의 상부 면 상에서 연장된 채널 영역(120)의 수평부가 소정의 두께를 가질 때까지 식각될 수 있다. 즉, 예비 채널 영역(118)은 예비 채널 영역(118)의 식각된 부분의 깊이가 소정의 깊이에 도달할 때까지 식각될 수 있다. 다른 실시예들에서, 예비 채널 영역(118)은 기판(100)의 상부 면이 노출될 때까지 식각될 수 있다.
예비 채널 영역(118)이 식각되기 전에 예비 게이트(220)의 측벽 상에 오프셋 스페이서가 형성될 수 있고, 오프셋 스페이서는 예비 채널 영역(118)이 식각될 때, 식각 마스크로 사용될 것으로 이해될 수 있다. 따라서, 일부 실시예들에서, 채널 영역(120)의 일측벽이 예비 게이트(220)의 일측벽으로부터 옆으로 돌출될 수 있다. 일부 실시예들에서, 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 도 8에 도시된 바와 같이, 수직적으로 서로 실질적으로 정렬될 수 있다. 오프셋 스페이서가 식각 마스크로 사용되어, 오프셋 스페이서 아래의 예비 채널 영역(118)이 옆으로 리세스될 때도 그러할 수 있다. 오프셋 스페이서는 예비 채널 영역(118)에 대해 식각 선택성을 갖는 물질을 포함할 수 있고, 일 예로, 오프셋 스페이서는 실리콘 질화물(SiN)을 포함할 수 있다.
다시 도 9를 참조하면, 채널 영역(120) 상에 배리어막(140)이 형성될 수 있다. 배리어막(140)은 에피택셜 성장 공정에 의해 형성될 수 있다. 채널 영역(120)이 시드 층으로 이용될 수 있다. 배리어막(140)은 0.53보다 작은 y1 값을 갖는 Iny1Ga1 - y1As을 포함할 수 있다. 일부 실시예들에서, 약 0.3 내지 0.53의 범위를 갖는 y1 값을 포함할 수 있고, 보다 구체적으로는, 약 0.35 내지 0.4의 범위를 갖는 y1 값을 포함할 수 있다. 일부 실시예에서, 약 0.4의 y1 값을 갖는 In0 .4Ga0 .6As을 포함할 수 있다.
일부 실시예들에서, 배리어막(140)은 전체에서 y1이 일정한 상수로 제공되어, 실질적으로 균일한 조성을 포함할 수 있다. 그러나, 배리어막(140)은 다양한 조성을 가질 수 있다. 예를 들어, 인듐 농도가 배리어막(140)에서 구배를 갖도록 제공되고, y1는 배리어막(140) 내에서의 평균값으로 이해될 수 있다.
도 9에 도시된 바와 같이, 배리어막(140)이 형성되기 전에, 예비 게이트(220)의 측벽과 채널 영역(120)의 측벽이 실질적으로 수직하게 서로 정렬될 때, 배리어막(140)의 일측벽은 예비 게이트(220)의 측벽과 수직적으로 실질적으로 정렬될 수 있다. 도 8을 참조하여 논의된 바와 같이, 일부 실시예들에서, 채널 영역(120)의 측벽은 배리어막(140)을 형성하기 전에 예비 게이트(220)의 측벽으로부터 측면으로 돌출될 수 있고, 배리어막(140)의 측벽은 예비 게이트(220)의 측면으로부터 측면으로 돌출될 수 있다. 배리어막의 폭은 일반적으로 10nm의 수준(order)으로 형성될 수 있고, 일부 실시예들에서, 배리어막(140)의 폭은 약 10nm일 수 있다.
다시 도 10을 참조하면, 소스/드레인 영역(160)이 배리어막(140) 상에 형성될 수 있다. 소스/드레인 영역(160)은 에피택셜 성장 공정으로 형성될 수 있다. 배리어막(140)이 시드 층으로 이용될 수 있다. 배리어막(140) 및 소스/드레인 영역(160)을 형성하기 위한 에피택셜 성장 공정들은 동일한 공정 챔버 내에서 수행되는 것으로 이해될 수 있다.
소스/드레인 영역(160)은 0.53보다 큰 z1의 값을 갖는 Inz1Ga1 - z1As를 포함할 수 있다. 일부 실시예들에서, z1은 약 0.6 내지 1의 범위를 포함할 수 있다. 일부 실시예들에서, z1이 약 1의 값을 가질 때, 소스/드레인 영역(160)은 순수한 InAs를 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(160)은 컨택 영역(180)에 근접한 실질적으로 순수 InAs를 포함하는 부분을 포함할 수 있다. 일부 실시예들에서, 실질적으로 순수한 InAs를 갖는 소스/드레인 영역(160)의 부분은 컨택 영역(180)과 접촉할 수 있다.
다시 도 2를 참조하면, 채널 영역(120) 상에 게이트(240)가 형성될 수 있다. 일부 실시예들에서, 일 예로, 게이트 대체 공정을 이용하여, 예비 게이트(220)가 게이트(240)로 대체될 수 있다. 게이트 대체 공정이 이용될 때, 핀펫 형성 방법은 예비 게이트(220)의 측벽들 상 및 채널 영역(120) 상에 층간 절연막을 형성하는 것을 포함할 수 있다. 층간 절연막을 형성하기 전에 스페이서들이 예비 게이트(220)의 대향하는 측벽들 상에 형성될 수 있다. 식각 공정들, 습식 및/또는 건식 에칭 공정들을 이용하여 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)이 제거되어, 층간 절연막 내에 트렌치가 형성될 수 있다. 그 후 게이트 절연막(236) 및 게이트 전극(238)은 트렌치 내에 형성될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (22)
- 기판 상에 인듐(In)을 포함하는 핀 형상의 채널 영역을 형성하는 것;
상기 기판 상에 상기 채널 영역과 인접하는 딥 소스/드레인 영역을 형성하는 것;
상기 채널 영역과 상기 딥 소스/드레인 영역 사이에 소스/드레인 확장 영역을 형성하는 것을 포함하되,
상기 소스/드레인 확장 영역의 대향하는 측벽들은 상기 채널 영역과 상기 딥 소스/드레인 영역에 각각 접촉되고,
상기 소스/드레인 확장 영역은 약 0.3 내지 0.5의 범위의 y 값을 갖는 InyGa1 -yAs을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 채널 영역의 인듐 농도는 상기 소스/드레인 확장 영역의 인듐 농도보다 큰 핀 전계 효과 트랜지스터 형성 방법. - 제 2 항에 있어서,
상기 채널 영역을 형성하는 것은, 약 0.5 내지 0.6의 범위의 x를 갖는 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 3 항에 있어서,
상기 x는 약 0.53인 핀 전계 효과 트랜지스터 형성 방법. - 제 4 항에 있어서,
상기 y는 약 0.4인 핀 전계 효과 트랜지스터 형성 방법. - 제 3 항에 있어서,
상기 딥 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 큰 핀 전계 효과 트랜지스터 형성 방법. - 제 6 항에 있어서,
상기 딥 소스/드레인 영역을 형성하는 것은, 약 0.6 내지 1의 범위의 z를 갖는 InzGa1-zAs을 포함하는 상기 딥 소스/드레인 영역을 형성하는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 6 항에 있어서,
상기 딥 소스/드레인 영역의 상부 면에 접촉하는 컨택 영역을 형성하는 것을 더 포함하고,
상기 딥 소스/드레인 영역의 일부분은 상기 컨택 영역에 접촉하고 순수한 InAs을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 3 항에 있어서,
상기 기판은 InP 기판 또는 InaGa1 - aAs을 포함하고, 상기 a는 약 0.53이거나 그보다 작은 핀 전계 효과 트랜지스터 형성 방법. - 제 3 항에 있어서,
상기 기판은 InP 기판을 포함하고,
상기 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것은, 상기 InP 기판에 격자로 정합되는 InxGa1 - xAs 패턴을 형성하는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 채널 영역 및 상기 소스/드레인 확장 영역을 형성하는 것은:
상기 기판 상에 예비 채널 영역을 형성하는 것;
상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것;
상기 채널 영역을 형성하기 위해 상기 마스크 패턴을 에칭 마스크로 이용하여 상기 예비 채널 영역을 식각하는 것; 그리고
상기 채널 영역을 시드층으로 이용하여 상기 소스/드레인 확장 영역을 에피택셜 성장시키는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 딥 소스/드레인 영역을 형성하는 것은, 상기 소스/드레인 확장 영역을 시드층으로 이용하여 상기 딥 소스/드레인 영역을 에피택셜 성장시키는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 딥 소스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제 1 측벽과 인접하는 제 1 딥 소스/드레인 영역을 형성하는 것을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 각각 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 딥 소스/드레인 영역의 일측벽과 접촉하며, 그리고
상기 핀 전계 효과 트랜지스터 형성 방법은 상기 채널 영역의 상기 제 1 측벽과 대향하는 상기 채널 영역의 제 2 측벽과 접촉되는 제 2 딥 소스/드레인 영역을 형성하는 것을 더 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 채널 영역으로부터 상기 딥 소스/드레인 영역 방향에서의 상기 소스/드레인 확장 영역의 폭은 약 10nm인 핀 전계 효과 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 채널 영역을 덮는 게이트 전극을 형성하는 것을 더 포함하고,
상기 채널 영역의 일측벽에 접촉하는 상기 소스/드레인 확장 영역의 대향하는 측벽들 중의 어느 하나는, 접합이 상기 소스/드레인 확장 영역 내에 형성되도록, 상기 게이트 전극의 측벽에 정렬되는 핀 전계 효과 트랜지스터 형성 방법. - 핀펫을 형성하는 방법에 있어서:
기판 상에 제 1 반도체 물질들을 포함하는 핀 형상의 채널 영역을 형성하는 것;
상기 기판 상의 상기 채널 영역의 측벽 상에 소스/드레인 영역을 형성하는 것;
상기 소스/드레인 영역의 측벽과 상기 채널 영역의 상기 측벽 사이에 배리어막을 형성하되,
상기 배리어막은 상기 제 1 반도체 물질과 제 2 반도체 물질을 포함하고,
상기 배리어막의 상기 제 1 반도체 물질의 농도는 상기 채널 영역의 상기 제 1 반도체 물질의 농도보다 작은 핀 전계 효과 트랜지스터 형성 방법. - 제 16 항에 있어서,
상기 소스/드레인 영역의 상기 제 1 반도체 물질의 농도 및 상기 배리어막의 상기 제 1 반도체 물질의 농도는 대향하는 핀 전계 효과 트랜지스터 형성 방법. - 제 17 항에 있어서,
상기 제 1 반도체 물질은 인듐(In), 상기 제 2 반도체 물질은 갈륨(Ga)을 포함하고, 상기 소스/드레인 영역의 상기 제 1 반도체 물질의 농도는 상기 채널 영역의 상기 제 1 반도체 물질의 농도보다 큰 핀 전계 효과 트랜지스터 형성 방법. - 제 18 항에 있어서,
상기 채널 영역을 형성하는 것은, 약 0.5 내지 0.6의 범위의 x 값을 갖는 InxGa1 -xAs를 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 16 항에 있어서,
상기 채널 영역 및 상기 배리어막을 형성하는 것은:
상기 기판 상에 예비 채널 영역을 형성하는 것;
상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것;
상기 채널 영역을 형성하기 위해 상기 마스크 패턴을 식각 마스크로 이용하여 상기 예비 채널 영역을 식각하는 것; 그리고
상기 채널 영역을 시드 층으로 이용하여 상기 배리어막을 에피택셜 성장시키는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 16 항에 있어서,
상기 소스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제 1 측벽 상에 제 1 소스/드레인 영역을 형성하는 것을 포함하고, 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 소스/드레인 영역의 측벽 사이에 상기 배리어막이 형성되고,
상기 핀 전계 효과 트랜지스터 형성 방법은 상기 채널 영역의 상기 제 1 측벽에 대향하는 상기 채널 영역의 제 2 측벽과 접촉되는 제 2 소스/드레인 영역을 형성하는 것을 더 포함하는 핀 전계 효과 트랜지스터 형성 방법. - 제 16 항에 있어서,
상기 채널 영역으로부터 상기 소스/드레인 영역 방향에서의 상기 배리어막의 폭은 약 10nm인 핀 전계 효과 트랜지스터 형성 방법.
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