KR20180070316A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는, 기판의 제1 영역 상에 형성되는 제1 트랜지스터와, 상기 기판의 제2 영역 상에 형성되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 채널 영역을 가지는 제1 나노와이어와, 상기 제1 나노와이어를 둘러싸는 제1 게이트 전극과, 상기 제1 나노와이어와 상기 제1 게이트 전극과의 사이에 개재된 제1 게이트 유전층과, 상기 제1 나노와이어의 일단에 연결되어 있는 제1 소스/드레인 영역과, 상기 제1 게이트 유전층과 상기 제1 소스/드레인 영역과의 사이에 개재된 내측 절연 스페이서를 포함하고, 상기 제2 트랜지스터는 제2 채널 영역을 가지는 제2 나노와이어와, 상기 제2 나노와이어를 둘러싸는 제2 게이트 전극과, 상기 제2 나노와이어와 상기 제2 게이트 전극과의 사이에 개재된 제2 게이트 유전층과, 상기 제2 나노와이어의 일단에 연결되고 상기 제1 소스/드레인 영역과는 다른 물질로 이루어지는 제2 소스/드레인 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor devices and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 나노와이어 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 장치의 고집적화에 대한 요구가 증가하고 있다. 반도체 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 반도체 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 게이트 올 어라운드 타입의 나노와이어 트랜지스터와 같은 다중 게이트 구조의 반도체 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 최적화된 성능을 갖는 나노와이어 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 최적화된 성능을 갖는 나노와이어 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판의 제1 영역 상에 형성되는 제1 트랜지스터와, 상기 기판의 제2 영역 상에 형성되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 채널 영역을 가지는 제1 나노와이어와, 상기 제1 나노와이어를 둘러싸는 제1 게이트 전극과, 상기 제1 나노와이어와 상기 제1 게이트 전극과의 사이에 개재된 제1 게이트 유전층과, 상기 제1 나노와이어의 일단에 연결되어 있는 제1 소스/드레인 영역과, 상기 제1 게이트 유전층과 상기 제1 소스/드레인 영역과의 사이에 개재된 내측 절연 스페이서를 포함하고, 상기 제2 트랜지스터는 제2 채널 영역을 가지는 제2 나노와이어와, 상기 제2 나노와이어를 둘러싸는 제2 게이트 전극과, 상기 제2 나노와이어와 상기 제2 게이트 전극과의 사이에 개재된 제2 게이트 유전층과, 상기 제2 나노와이어의 일단에 연결되는 제2 소스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판의 제1 영역 상에 형성되는 제1 트랜지스터와, 상기 기판의 제2 영역 상에 형성되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 복수의 제1 채널 영역을 가지는 복수의 제1 나노와이어와, 상기 복수의 제1 나노와이어를 둘러싸는 제1 게이트 전극과, 상기 복수의 제1 나노와이어와 상기 제1 게이트 전극과의 사이에 개재된 제1 게이트 유전층과, 상기 복수의 제1 나노와이어의 일단에 연결되어 있는 제1 소스/드레인 영역과, 상기 제1 게이트 유전층과 상기 제1 소스/드레인 영역과의 사이에 개재된 내측 절연 스페이서를 포함하고, 상기 제2 트랜지스터는 복수의 제2 채널 영역을 가지는 복수의 제2 나노와이어와, 상기 복수의 제2 나노와이어를 둘러싸는 제2 게이트 전극과, 상기 복수의 제2 나노와이어와 상기 제2 게이트 전극과의 사이에 개재된 제2 게이트 유전층과, 상기 복수의 제2 나노와이어의 일단에 연결되는 제2 소스/드레인 영역을 포함한다.
본 발명의 기술적 사상에 따르면, NMOS 트랜지스터의 내측 절연 스페이서에 의해 제1 게이트 전극과 제1 소스/드레인 영역 사이의 기생 커패시턴스가 감소될 수 있다. PMOS 트랜지스터의 제2 게이트 전극과 제2 소스/드레인 영역 사이에 내측 절연 스페이서가 배치되지 않으므로, 제2 소스/드레인 영역은 우수한 결정 품질을 가질 수 있고 제2 나노와이어에 충분한 스트레스가 제공될 수 있다. 따라서, 상기 반도체 장치는 최적화된 성능을 나타낼 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 상면도이다.
도 2는 도 1의 IIA-IIA' 선 및 IIB-IIB' 선을 따른 단면도이고, 도 3은 도 1의 IIIA-IIIA' 선 및 IIIB-IIIB' 선을 따른 단면도이며, 도 4는 도 1의 IVA-IVA' 선 및 IVB-IVB' 선을 따른 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 상면도이다.
도 8는 도 7의 VIIIA-VIIIA' 선 및 VIIIB-VIIIB' 선을 따른 단면도이고, 도 9는 도 7의 IXA-IXA' 선 및 IXB-IXB' 선을 따른 단면도이며, 도 10은 도 7의 XA-XA' 선 및 XB-XB' 선을 따른 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 13 내지 도 21은 예시적인 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 상면도이다. 도 2는 도 1의 IIA-IIA' 선 및 IIB-IIB' 선을 따른 단면도이고, 도 3은 도 1의 IIIA-IIIA' 선 및 IIIB-IIIB' 선을 따른 단면도이며, 도 4는 도 1의 IVA-IVA' 선 및 IVB-IVB' 선을 따른 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 장치(100)의 기판(110)은 제1 영역(I) 및 제2 영역(II)을 포함한다. 제1 영역(I) 및 제2 영역(II)에서 소자 분리막(112)에 의해 활성 영역(도시 생략)이 정의될 수 있고, 제1 영역(I)의 상기 활성 영역에 제1 트랜지스터(TR1)가 형성될 수 있고, 제2 영역(II)의 상기 활성 영역에 제2 트랜지스터(TR2)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 NMOS 트랜지스터일 수 있고, 제2 트랜지스터(TR2)는 PMOS 트랜지스터일 수 있다.
예시적인 실시예들에서, 기판(110)은 실리콘 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 기판(110)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 어느 하나의 소자를 구성할 수 있다.
제1 트랜지스터(TR1)는 제1 나노와이어(120A), 제1 게이트 전극(130A), 제1 게이트 유전층(132A), 한 쌍의 제1 소스/드레인 영역(140A) 및 내측 절연 스페이서(170)를 포함할 수 있다.
제1 나노와이어(120A)는 제1 트랜지스터(TR1)의 제1 채널 영역(도시 생략)을 포함할 수 있다. 예시적인 실시예들에서, 제1 나노와이어(120A)는 Ⅳ 족 반도체, -Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체로 이루어질 수 있다. 예를 들어, 제1 나노와이어(120A)는 Si, Ge, SiGe, InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
제1 게이트 전극(130A)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제1 게이트 전극(130A)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 유전층(132A)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 게이트 유전층(132A)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
기판(110) 상에는 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 제1 나노와이어(120A)의 양 단부까지 연장되어 있는 한 쌍의 제1 소스/드레인 영역(140A)이 형성될 수 있다. 예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역(140A)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 한 쌍의 제1 소스/드레인 영역(140A)은 기판(110) 및 제1 나노와이어(120A)로부터 에피택시 공정(epitaxy process)에 의해 재성장한 반도체층으로 이루어질 수 있고, 한 쌍의 제1 소스/드레인 영역(140A)은 기판(110) 및 제1 나노와이어(120A)와는 다른 물질로 이루어질 수 있다.
한 쌍의 제1 소스/드레인 영역(140A)은 제1 나노와이어(120A)의 상면보다 높은 레벨에 위치하는 상면 레벨을 가질 수 있다. 예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역(140A) 중 일부분이 제1 트랜지스터(TR)를 위한 소스/드레인 영역으로 작용하는 불순물 영역일 수 있다. 예를 들어, 한 쌍의 제1 소스/드레인 영역(140A)의 바닥면으로부터 소정의 높이까지의 일부분에 불순물 이온이 고농도로 도핑되어, 제1 트랜지스터(TR)를 위한 소스/드레인 영역으로 기능하는 불순물 영역으로 작용할 수 있다. 이와는 달리, 한 쌍의 제1 소스/드레인 영역(140A)의 중앙부에서 소정의 높이만큼 불순물이 고농도로 도핑되어 제1 트랜지스터(TR)를 위한 소스/드레인 영역으로 기능하는 불순물 영역으로 작용할 수 있다. 다른 실시예들에서, 한 쌍의 제1 소스/드레인 영역(140A) 전체가 제1 트랜지스터(TR)를 위한 소스/드레인 영역으로 작용하는 불순물 영역일 수도 있다.
제1 외측 절연 스페이서(150A)는 제1 게이트 전극(130A)의 측벽을 커버할 수 있고, 제1 나노와이어(120A) 중 제1 소스/드레인 영역(140A)에 인접한 양 단부는 또한 제1 외측 절연 스페이서(150A)에 의해 커버될 수 있다.
제1 소스/드레인 영역(140A) 및 제1 외측 절연 스페이서(150A)의 일부는 제1 절연층(160A)에 의해 커버될 수 있고, 제1 콘택(162A)이 제1 절연층(160A)을 관통하여 제1 소스/드레인 영역(140A)과 연결될 수 있다. 제1 콘택(162A)과 제1 소스/드레인 영역(140A) 사이에는 제1 금속 실리사이드층(164A)이 형성될 수 있다.
기판(110)과 제1 나노와이어(120A) 사이에는 내측 절연 스페이서(170)가 형성될 수 있다. 내측 절연 스페이서(170)는 제1 게이트 전극(130A)과 한 쌍의 제1 소스/드레인 영역(140A) 사이에 배치될 수 있고, 내측 절연 스페이서(170)과 게이트 전극(130A) 사이에는 제1 게이트 유전층(132A)이 개재될 수 있다. 즉, 제1 게이트 유전층(132A)은 기판(110)과 제1 나노와이어(120A)와의 사이에서 제1 게이트 전극(130A)과 내측 절연 스페이서(170)와의 사이에 개재되도록 제1 나노와이어(120A)의 표면으로부터 내측 절연 스페이서(170)의 측벽 표면까지 연장된다. 이에 따라, 한 쌍의 제1 소스/드레인 영역(140A)은 내측 절연 스페이서(170)과 접촉하며, 제1 게이트 유전층(132A)과 접촉하지 않을 수 있다.
내측 절연 스페이서(170)는 제1 게이트 유전층(132A)과는 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 내측 절연 스페이서(170)는 제1 게이트 유전층(132A)을 구성하는 물질의 유전 상수보다 더 작은 유전 상수를 가지는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 내측 절연 스페이서(170)는 족 반도체의 산화물, -Ⅳ 족 화합물 반도체의 산화물, III-V 족 화합물 반도체의 산화물, 또는 실리콘 산화물 등의 산화물 또는 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합으로 이루어질 수 있다.
제1 외측 절연 스페이서(150A) 및 내측 절연 스페이서(170)는 기판(110)의 주면 연장 방향에 수직인 방향 (Z 방향)을 따라 기판(110)상의 서로 다른 레벨에서 수직으로 오버랩되는 위치에 배치될 수 있다. 예시적인 실시예들에서, 내측 절연 스페이서(170)는 제1 외측 절연 스페이서(150A)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 내측 절연 스페이서(170)는 제1 외측 절연 스페이서(150A)를 구성하는 물질의 유전 상수보다 더 작은 유전 상수를 가지는 물질로 이루어질 수 있다.
제2 트랜지스터(TR2)는 제2 나노와이어(120B), 제2 게이트 전극(130B), 제2 게이트 유전층(132B) 및 한 쌍의 제2 소스/드레인 영역(140B)을 포함할 수 있다.
제2 나노와이어(120B)는 제2 트랜지스터(TR2)의 제2 채널 영역(도시 생략)을 포함할 수 있다.
제2 게이트 전극(130B) 및 제2 게이트 유전층(132B)은 제1 게이트 전극(130A) 및 제1 게이트 유전층(132A)에 대하여 전술한 것과 유사한 특징을 가질 수 있다. 예를 들어, 제2 게이트 전극(130B)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있고, 제2 게이트 유전층(132B)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 제2 게이트 전극(130B) 및 제2 게이트 유전층(132B)은 제1 게이트 전극(130A) 및 제1 게이트 유전층(132A)과 각각 동일한 물질로 구성될 수 있다. 이와는 달리, 제2 게이트 전극(130B) 및 제2 게이트 유전층(132B)은 제1 게이트 전극(130A) 및 제1 게이트 유전층(132A)과 다른 물질로 구성될 수도 있다.
기판(110) 상에는 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 제2 나노와이어(120B)의 양 단부까지 연장되어 있는 한 쌍의 제2 소스/드레인 영역(140B)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역(140B)은 기판(110) 및 제2 나노와이어(120B)로부터 에피택시 공정에 의해 재성장한 반도체층으로 이루어질 수 있고, 한 쌍의 제2 소스/드레인 영역(140B)은 기판(110) 및 제2 나노와이어(120B)와는 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 한 쌍의 제2 소스/드레인 영역(140B)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 한 쌍의 제2 소스/드레인 영역(140B)은 한 쌍의 제1 소스/드레인 영역(140A)과 다른 물질로 이루어질 수 있다. 예를 들어, 한 쌍의 제1 소스/드레인 영역(140A)은 SiC으로 이루어지고, 한 쌍의 제2 소스/드레인 영역(140B)은 SiGe 또는 Ge으로 이루어질 수 있다.
제2 외측 절연 스페이서(150B), 제2 절연층(160B), 제2 콘택(162B), 및 제2 금속 실리사이드층(164B)은 제1 외측 절연 스페이서(150A), 제1 절연층(160A), 제1 콘택(162A), 및 제1 금속 실리사이드층(164A)에 대하여 전술한 것과 유사한 특징을 가질 수 있다. 예시적인 실시예들에서, 제2 외측 절연 스페이서(150B), 제2 절연층(160B), 제2 콘택(162B), 및 제2 금속 실리사이드층(164B)은 각각 제1 외측 절연 스페이서(150A), 제1 절연층(160A), 제1 콘택(162A), 및 제1 금속 실리사이드층(164A)을 형성하기 위한 공정과 동일한 공정에서 형성될 수도 있다. 다른 실시예들에서, 제2 외측 절연 스페이서(150B)는 제1 외측 절연 스페이서(150A)를 형성하기 위한 공정과 다른 공정에서 형성될 수 있다. 또한 제2 절연층(160B)은 제1 절연층(160A)을 형성하기 위한 공정과 다른 공정에서 형성될 수도 있다.
제1 트랜지스터(TR)와는 달리, 제2 트랜지스터(TR)는 내측 절연 스페이서(170)를 포함하지 않으며, 기판(110)과 제2 나노와이어(120B) 사이에 내측 절연 스페이서(170)가 개재되지 않을 수 있다. 도 2에 예시적으로 도시되는 것과 같이, 제2 게이트 유전층(132B)이 제2 게이트 전극(130B)과 한 쌍의 제2 소스/드레인 영역(140B) 사이에 배치될 수 있다. 즉, 제2 게이트 유전층(132B)은 기판(110)과 제2 나노와이어(120B)와의 사이로부터 제2 게이트 전극(130B)과 한 쌍의 제2 소스/드레인 영역(140B)과의 사이까지 연장될 수 있다. 한 쌍의 제2 소스/드레인 영역(140B)은 제2 게이트 유전층(132B)과 접촉할 수 있다.
제2 외측 절연 스페이서(150B)와 제2 게이트 전극(130B)의 일부분은 기판(110)의 주면 연장 방향에 수직인 방향(Z 방향)을 따라 기판(110) 상의 서로 다른 레벨에서 수직으로 오버랩되는 위치에 배치될 수 있다.
도 2에 예시적으로 도시된 것과 같이, 제1 게이트 전극(130A)과 한 쌍의 제1 소스/드레인 영역(140A) 사이에는 내측 절연 스페이서(170)가 형성되는 반면, 제2 게이트 전극(130B)과 한 쌍의 제2 소스/드레인 영역(140B) 사이에는 내측 절연 스페이서(170)가 형성되지 않을 수 있다.
제1 게이트 전극(130A)과 한 쌍의 제1 소스/드레인 영역(140A) 사이에는 내측 절연 스페이서(170)가 형성됨에 따라, 제1 게이트 전극(130A)과 한 쌍의 제1 소스/드레인 영역(140A)와의 이격거리가 증가할 수 있다. 따라서, 제1 트랜지스터(TR1)에서 제1 게이트 전극(130A)과 한 쌍의 제1 소스/드레인 영역(140A) 사이의 기생 커패시턴스(parasitic capacitance)가 감소될 수 있고, 제1 트랜지스터(TR1)는 빠른 동작속도를 나타낼 수 있다. 특히, 제1 트랜지스터(TR1)가 NMOS 트랜지스터일 때, 기생 커패시턴스의 감소에 의하여 상기 NMOS 트랜지스터의 성능 향상이 얻어질 수 있다.
제2 게이트 전극(130B)과 한 쌍의 제2 소스/드레인 영역(140B) 사이에는 내측 절연 스페이서(170)가 형성되지 않음에 따라, 한 쌍의 제2 소스/드레인 영역(140B)은 우수한 결정 품질을 가질 수 있다. 만약, 한 쌍의 제2 소스/드레인 영역(140B)을 성장시키기 위한 에피택시 공정에서, 제2 소스/드레인 리세스 영역(140RB)(도 15 참조)의 노출 표면 상에 내측 절연 스페이서(170)가 배치된다면, 내측 절연 스페이서(170)에 의해 한 쌍의 제2 소스/드레인 영역(140B) 내에 다수의 적층 결함들(stacking faults) 또는 전위들(dislocations)이 생성될 수 있다. 이러한 적층 결함들 또는 전위들에 의해 한 쌍의 제2 소스/드레인 영역(140B)은 결정 품질이 우수하지 못할 수 있고, 한 쌍의 제2 소스/드레인 영역(140B)은 제2 나노와이어(122B)에 압축 응력을 가하는 스트레서(stressor)로 작용하기 어려울 수 있다.
그러나, 제2 게이트 전극(130B)과 한 쌍의 제2 소스/드레인 영역(140B) 사이에는 내측 절연 스페이서(170)가 형성되지 않으며, 이에 따라 한 쌍의 제2 소스/드레인 영역(140B)은 그 내부에 적층 결함들 또는 전위들의 발생이 억제되어 우수한 결정 품질을 가질 수 있다. 따라서, 한 쌍의 제2 소스/드레인 영역(140B)은 제2 나노와이어(122B)에 압축 응력을 가하는 스트레서로 작용할 수 있고, 이에 따라 제2 트랜지스터(TR2)는 빠른 동작속도를 나타낼 수 있다. 특히, 제2 트랜지스터(TR2)가 PMOS 트랜지스터일 때, 한 쌍의 제2 소스/드레인 영역(140B)의 우수한 결정 품질에 의하여 상기 PMOS 트랜지스터의 성능 향상이 얻어질 수 있다.
전술한 실시예들에 따른 반도체 장치(100)에 따르면, 제1 트랜지스터(TR1), 예를 들어 NMOS 트랜지스터는 내측 절연 스페이서(170)에 의해 기생 커패시턴스가 감소되어 우수한 성능을 나타내며, 제2 트랜지스터(TR2), 예를 들어 PMOS 트랜지스터는 우수한 결정 품질의 한 쌍의 제2 소스/드레인 영역(140B)에 의해 우수한 성능을 나타낼 수 있다. 따라서, 반도체 장치(100)는 최적화된 성능을 나타낼 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이다. 도 5는 도 1의 IIA-IIA' 및 IIB-IIB' 선을 따른 단면들에 대응하는 단면들을 나타내며, 도 5에서 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 반도체 장치(100B)는 기판(110)과 제1 게이트 전극(130A) 사이의 제1 채널 분리 영역(180A)과, 기판(110)과 제2 게이트 전극(130B) 사이의 제2 채널 분리 영역(180B)을 더 포함할 수 있다. 제1 채널 분리 영역(180A)은 한 쌍의 제1 소스/드레인 영역(140A)에 포함된 불순물 이온의 도전형과 반대인 도전형의 불순물 이온을 포함할 수 있고, 제2 채널 분리 영역(180B)은 한 쌍의 제2 소스/드레인 영역(140B)에 포함된 불순물 이온의 도전형과 반대인 도전형의 불순물 이온을 포함할 수 있다. 제1 및 제2 채널 분리 영역(180A, 180B)은 게이트 전극(130A, 130B)의 바닥면과 마주보는 기판(110) 상부 표면에 채널이 형성되는 것을 억제할 수 있다. 예를 들어, 한 쌍의 제1 소스/드레인 영역(140A) 중 하나의 하측(lower portion)으로부터 제1 나노와이어(120A)를 통해 한 쌍의 제1 소스/드레인 영역(140A) 중 다른 하나의 하측까지 채널 경로가 형성될 수 있고, 이에 따라 단채널 효과가 방지될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다. 도 6는 도 1의 IIA-IIA' 및 IIB-IIB' 선을 따른 단면들에 대응하는 단면들을 나타내며, 도 6에서 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 반도체 장치(100B)는 기판(110)과 제1 게이트 전극(130A) 사이의 제1 버퍼층(190A)과, 기판(110)과 제2 게이트 전극(130B) 사이의 제2 버퍼층(190B)을 더 포함할 수 있다.
제1 및 제2 버퍼층(190A, 190B)은 기판(110)의 격자 상수보다 더 큰 격자 상수를 가지는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 기판(110)은 Si로 이루어지고, 제1 및 제2 버퍼층(190A, 190B)은 GaAs, InP, InAlAs, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 및 제2 버퍼층(190A, 190B)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 제1 및 제2 버퍼층(190A, 190B)은 GaAs로 이루어지는 제1 층과, InP 또는 InAlAs로 이루어지는 제2 층이 기판(110)으로부터 순차적으로 적층된 다중층 구조를 가질 수 있다.
예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역(140A)은 제1 나노와이어(120A)와 다른 물질을 포함할 수 있고, 한 쌍의 제2 소스/드레인 영역(140B)은 제2 나노와이어(120B)와 다른 물질을 포함할 수 있다. 이에 따라, 제1 및 제2 나노와이어(120A, 120B)는 스트레인드 채널(strained channel)을 포함할 수 있고, 제1 및 제2 나노와이어(120A, 120B)를 포함하는 트랜지스터(TR1, TR2)의 캐리어 이동도가 향상될 수 있다.
예를 들어, 제2 트랜지스터(TR2)에서, 제2 나노와이어(120B)는 Ge으로 형성되고, 한 쌍의 제2 소스/드레인 영역(140B)은 도핑된 SiGe로 형성될 수 있다. 제1 트랜지스터(TR1)에서 제1 나노와이어(120A)는 InGaAs로 형성되고, 한 쌍의 제2 소스/드레인 영역(140B)은 도핑된 InGaAs로 형성될 수 있다. 제2 나노와이어(120B)에 포함되는 InGaAs의 In과 Ga과의 조성비는, 한 쌍의 제2 소스/드레인 영역(140B)에 포함되는 InGaAs의 In과 Ga과의 조성비와 다를 수 있다. 한편, 제1 및 제2 나노와이어(120A, 120B)와, 제1 및 제2 소스/드레인 영역(140A, 140B)의 물질 및 이들의 조성비가 전술한 바에 한정되는 것은 아니다.
도 7은 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 상면도이다. 도 8는 도 7의 VIIIA-VIIIA' 선 및 VIIIB-VIIIB' 선을 따른 단면도이고, 도 9는 도 7의 IXA-IXA' 선 및 IXB-IXB' 선을 따른 단면도이며, 도 10은 도 7의 XA-XA' 선 및 XB-XB' 선을 따른 단면도이다. 도 7 내지 도 10에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7 내지 도 10을 참조하면, 반도체 장치(200)는 기판(110)의 제1 영역(I)에 형성된 제1 트랜지스터(TR1)와 기판(110)의 제2 영역(II)에 형성된 제2 트랜지스터(TR2)를 포함한다.
제1 트랜지스터(TR1)는 복수의 제1 나노와이어(120A1, 120A2, 120A3), 복수의 제1 나노와이어(120A1, 120A2, 120A3)를 둘러싸는 제1 게이트 전극(230A), 제1 게이트 전극(230A)과 복수의 제1 나노와이어(120A1, 120A2, 120A3) 사이에 개재된 제1 게이트 유전층(232A), 한 쌍의 제1 소스/드레인 영역(140A), 및 한 쌍의 제1 소스/드레인 영역(140A)과 제1 게이트 전극(230A) 사이에 배치되는 내측 절연 스페이서(170)를 포함할 수 있다.
제2 트랜지스터(TR2)는 복수의 제2 나노와이어(120B1, 120B2, 120B3), 복수의 제2 나노와이어(120B1, 120B2, 120B3)를 둘러싸는 제2 게이트 전극(230B), 제2 게이트 전극(230B)과 복수의 제2 나노와이어(120B1, 120B2, 120B3) 사이에 개재된 제2 게이트 유전층(232B), 및 한 쌍의 제2 소스/드레인 영역(140B)을 포함할 수 있다.
제1 트랜지스터(TR1)에서, 복수의 제1 나노와이어(120A1, 120A2, 120A3)는 기판(110) 상면으로부터 각각 다른 레벨에 위치하며, 기판(110) 상면으로부터의 거리가 다르다. 복수의 제1 나노와이어(120A1, 120A2, 120A3)는 각각 복수의 제1 채널 영역(도시 생략)을 포함할 수 있다. 제1 게이트 전극(230A)은 복수의 제1 나노와이어(120A1, 120A2, 120A3) 각각의 적어도 일부를 둘러싸도록 형성될 수 있다. 제1 게이트 전극(230A)은 기판(110)과 복수의 제1 나노와이어(120A1, 120A2, 120A3) 사이의 공간에 형성되는 제1 서브 게이트 전극(230A1, 230A2, 230A3)을 포함할 수 있다. 제1 게이트 전극(230A)과 복수의 제1 나노와이어(120A1, 120A2, 120A3) 사이에 제1 게이트 유전층(232A)이 개재될 수 있다.
복수의 내측 절연 스페이서(170)는 기판(110)과 복수의 제1 나노와이어(120A1, 120A2, 120A3)와의 사이에서 제1 게이트 전극(230A)을 구성하는 복수의 제1 서브 게이트 전극(230A1, 230A2, 230A3)과 한 쌍의 제1 소스/드레인 영역(140A)과의 사이에 각각 형성될 수 있다. 한 쌍의 제1 소스/드레인 영역(140A)은 제1 게이트 유전층(232A)과 접촉하지 않을 수 있고, 복수의 내측 절연 스페이서(170)는 제1 게이트 유전층(232A)과는 다른 물질로 이루어질 수 있다.
제2 트랜지스터(TR2)에서, 복수의 제2 나노와이어(120B1, 120B2, 120B3)는 기판(110) 상면으로부터 각각 다른 레벨에 위치하며, 기판(110) 상면으로부터의 거리가 다르다. 복수의 제2 나노와이어(120B1, 120B2, 120B3)는 각각 복수의 채널 영역(도시 생략)을 포함할 수 있다. 제2 게이트 전극(230B)은 복수의 제2 나노와이어(120B1, 120B2, 120B3) 각각의 적어도 일부를 둘러싸도록 형성될 수 있다. 제2 게이트 전극(230B)은 기판(110)과 복수의 제2 나노와이어(120B1, 120B2, 120B3) 사이의 공간에 형성되는 제2 서브 게이트 전극(230B1, 230B2, 230B3)을 포함할 수 있다. 제2 게이트 전극(230B)과 복수의 제2 나노와이어(120B1, 120B2, 120B3) 사이에 제2 게이트 유전층(232B)이 개재될 수 있고, 제2 게이트 유전층(232B)은 한 쌍의 제2 소스/드레인 영역(140B)과 제2 서브 게이트 전극(230B1, 230B2, 230B3) 사이까지 연장될 수 있다.
도 8에 예시적으로 도시된 것과 같이, 복수의 내측 절연 스페이서(170)는 제1 서브 게이트 전극(230A1, 230A2, 230A3)과 한 쌍의 제1 소스/드레인 영역(140A) 사이에만 형성되고, 제2 서브 게이트 전극(230B1, 230B2, 230B3)과 한 쌍의 제2 소스/드레인 영역(140B) 사이에는 형성되지 않을 수 있다. 따라서, 한 쌍의 제1 소스/드레인 영역(140A)과 제1 서브 게이트 전극(230A1, 230A2, 230A3)과의 사이의 이격 거리는 한 쌍의 제2 소스/드레인 영역(140B)과 제2 서브 게이트 전극(230B1, 230B2, 230B3)과의 사이의 이격 거리보다 클 수 있다. 예시적인 실시예들에서, 제1 트랜지스터(TR1)가 NMOS 트랜지스터일 때, 한 쌍의 제1 소스/드레인 영역(140A)과 제1 서브 게이트 전극(230A1, 230A2, 230A3)과의 이격 거리가 크므로 한 쌍의 제1 소스/드레인 영역(140A)과 제1 서브 게이트 전극(230A1, 230A2, 230A3) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서, 상기 NMOS 트랜지스터는 빠른 동작 속도를 나타낼 수 있다.
한편, 제2 서브 게이트 전극(230B1, 230B2, 230B3)과 한 쌍의 제2 소스/드레인 영역(140B) 사이에는 내측 절연 스페이서(170)가 형성되지 않음에 따라, 한 쌍의 제2 소스/드레인 영역(140B)은 우수한 결정 품질을 가질 수 있다. 만약, 한 쌍의 제2 소스/드레인 영역(140B)을 성장시키기 위한 에피택시 공정에서, 제2 소스/드레인 리세스 영역(140RB)(도 15 참조)의 노출 표면 상에 복수의 내측 절연 스페이서가 배치된다면, 절연 물질을 포함하는 복수의 내측 절연 스페이서에 의해 한 쌍의 제2 소스/드레인 영역(140B) 내에 다수의 적층 결함들 또는 전위들이 발생할 수 있다. 이러한 적층 결함들 또는 전위들에 의해 한 쌍의 제2 소스/드레인 영역(140B)은 결정 품질이 우수하지 못할 수 있고, 한 쌍의 제2 소스/드레인 영역(140B)은 제2 나노와이어(122B)에 압축 응력을 가하는 스트레서(stressor)로 작용하기 어려울 수 있다.
그러나, 제2 게이트 전극(130B)과 한 쌍의 제2 소스/드레인 영역(140B) 사이에는 내측 절연 스페이서(170)가 형성되지 않으며, 반도체 물질을 포함하는 희생층(240P1, 240P2, 240P3)(도 16 참조)과 복수의 제2 나노와이어(120B1, 120B2, 120B3)을 시드층(seed layer)으로 하여 한 쌍의 제2 소스/드레인 영역(140B)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역(140B)은 그 내부에 적층 결함들 또는 전위들의 발생이 억제되고 우수한 결정 품질을 가질 수 있다. 따라서, 한 쌍의 제2 소스/드레인 영역(140B)은 복수의 제2 나노와이어(120B1, 120B2, 120B3)에 압축 응력을 가하는 스트레서로 작용할 수 있고, 제2 트랜지스터(TR2)는 빠른 동작 속도를 나타낼 수 있다. 특히, 제2 트랜지스터(TR2)가 PMOS 트랜지스터일 때, 한 쌍의 제2 소스/드레인 영역(140B)의 우수한 결정 품질에 의하여 상기 PMOS 트랜지스터의 성능 향상이 얻어질 수 있다.
전술한 실시예들에 따른 반도체 장치(200)에 따르면, 제1 트랜지스터(TR1), 예를 들어 NMOS 트랜지스터는 내측 절연 스페이서(170)에 의해 기생 커패시턴스가 감소되어 우수한 성능을 나타내며, 제2 트랜지스터(TR2), 예를 들어 PMOS 트랜지스터는 우수한 결정 품질의 한 쌍의 제2 소스/드레인 영역(140B)에 의해 우수한 성능을 나타낼 수 있다. 따라서, 반도체 장치(200)는 최적화된 성능을 나타낼 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치(200A)를 나타내는 단면도이다. 도 11은 도 7의 VIIIA-VIIIA' 선 및 VIIIB-VIIIB' 선을 따른 단면들에 대응하는 단면들을 나타내며, 도 11에서 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11을 참조하면, 복수의 내측 절연 스페이서(170)는 제1 서브 게이트 전극(230A1, 230A2, 230A3) 방향으로 돌출하는 측벽을 가질 수 있다. 제1 게이트 유전층(232A)은 복수의 내측 절연 스페이서(170)의 측벽 상에 콘포말한 두께로 형성될 수 있고, 제1 게이트 유전층(232A)을 사이에 두고 복수의 내측 절연 스페이서(170) 측벽 상에 배치되는 제1 서브 게이트 전극(230A1, 230A2, 230A3) 각각은 내측으로 오목한 측벽을 가질 수 있다. 도 11에 도시된 것과 같이, 복수의 내측 절연 스페이서(170)의 측벽 형상을 따라 그 상측 단부 및 하측 단부에 테일부(230AT)를 구비할 수 있다.
한편, 도 11에 도시된 복수의 내측 절연 스페이서(170)의 측벽 프로파일은 설명을 위하여 개략화되거나 과장되어 표현된 것으로서, 복수의 내측 절연 스페이서(170) 측벽의 기울기는 달라질 수 있다.
복수의 내측 절연 스페이서(170)를 형성하기 위한 예시적인 공정에서, 희생층(240P)(도 13 참조)과 채널층(120P)(도 13 참조)을 교대로, 및 순차적으로 형성하고, 희생층(240P)과 채널층(120P)의 일부분을 식각하여 제1 소스/드레인 리세스 영역(140RA)(도 17 참조)을 형성하여 제1 소스/드레인 리세스 영역(140RA) 측벽 상에 희생층(240P)의 측벽이 노출될 수 있다. 이 때 채널층(120P)에 대하여 희생층(240P)의 선택적 식각 특성을 갖는(예를 들어 희생층(240P)의 식각 속도가 채널층(120P)의 식각 속도에 비하여 상대적으로 큰) 식각 조건을 사용하여 희생층(240P)의 노출된 측벽 일부분을 선택적으로 제거할 수 있다. 상기 식각 조건에 따라 희생층(240P)의 제거된 일부분은 그 상측 단부 또는 그 하측 단부에 비하여 중앙부에서 제거된 양이 더 많을 수 있고, 희생층(240P)이 제거된 위치에 절연층(도시 생략)을 형성하고 에치백 공정을 수행하여, 도 11에 예시적으로 도시된 것과 같이 돌출된 측벽을 갖는 복수의 내측 절연 스페이서(170)가 형성될 수 있다. 그러나 본 발명의 기술적 사상이 전술한 바에 한정되는 것은 아니다. 복수의 내측 절연 스페이서(170)는 희생층(240P)의 노출된 측벽에 열적 산화 공정을 수행하여 형성될 수도 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치(200B)를 나타내는 단면도이다. 도 12는 도 7의 VIIIA-VIIIA' 선 및 VIIIB-VIIIB' 선을 따른 단면들에 대응하는 단면들을 나타내며, 도 12에서 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12를 참조하면, 제2 소스/드레인 영역(140B)은 제2 서브 게이트 전극(230B1, 230B2, 230B3)과 마주보는 복수의 돌출부(140BP)를 구비할 수 있고, 복수의 돌출부(140BP)와 제2 서브 게이트 전극(230B1, 230B2, 230B3)과의 사이에 제2 게이트 유전층(232B)이 배치될 수 있다.
제2 소스/드레인 영역(140B)을 형성하기 위한 예시적인 공정에서, 희생층(240P)(도 13 참조)과 채널층(120P)(도 13 참조)을 교대로, 및 순차적으로 형성하고, 희생층(240P)과 채널층(120P)의 일부분을 식각하여 제2 소스/드레인 리세스 영역(140RB)(도 15 참조)을 형성하여 제2 소스/드레인 리세스 영역(140RB) 측벽 상에 희생층(240P)의 측벽이 노출될 수 있다. 이 때 채널층(120P)에 대하여 희생층(240P)의 선택적 식각 특성을 갖는(예를 들어 희생층(240P)의 식각 속도가 채널층(120P)의 식각 속도에 비하여 상대적으로 큰) 식각 조건을 사용하여 희생층(240P)의 노출된 측벽 일부분을 선택적으로 제거할 수 있다. 상기 식각 조건에 따라 희생층(240P)의 제거된 일부분은 그 상측 단부 또는 그 하측 단부에 비하여 중앙부에서 제거된 양이 더 많을 수 있다. 이후, 에피택시 공정에 의해 제2 소스/드레인 리세스 영역(140RB) 내부를 채우는 제2 소스/드레인 영역(140B)을 형성할 수 있다.
예시적인 실시예들에서, 제2 소스/드레인 리세스 영역(140RB)을 형성하기 위한 식각 공정에서 희생층(240P) 측벽에 손상이 발생되거나 결정 품질이 부분적으로 열화될 수 있으며, 상기 선택적 제거 공정에 의해 희생층(240P) 측벽의 결정 품질이 열화된 부분이 제거될 수 있다. 이후, 제2 소스/드레인 리세스 영역(140RB) 내벽 상에 노출된 희생층(240P) 및 채널층(120P)을 시드층으로 하여 우수한 결정 품질을 갖는 제2 소스/드레인 영역(140B)이 형성될 수 있다.
다른 실시예들에서, 상기 선택적 제거 공정에 의해 제2 소스/드레인 리세스 영역(140RB)의 측벽 면적이 증가될 수 있고, 이에 따라 제2 소스/드레인 리세스 영역(140RB) 내벽 상에 노출된 상대적으로 넓은 면적의 희생층(240P) 및 채널층(120P)을 시드층으로 하여 우수한 결정 품질을 갖는 제2 소스/드레인 영역(140B)이 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
한편, 도 12에 도시된 제2 소스/드레인 영역(140B) 및 돌출부(140BP)의 측벽 프로파일은 설명을 위하여 개략화되거나 과장되어 표현된 것임을 이해할 수 있을 것이다.
전술한 실시예들에 따른 반도체 장치(200B)에 따르면, 제1 트랜지스터(TR1), 예를 들어 NMOS 트랜지스터는 내측 절연 스페이서(170)에 의해 기생 커패시턴스가 감소되어 우수한 성능을 나타내며, 제2 트랜지스터(TR2), 예를 들어 PMOS 트랜지스터는 우수한 결정 품질의 한 쌍의 제2 소스/드레인 영역(140B)에 의해 우수한 성능을 나타낼 수 있다. 따라서, 반도체 장치(200B)는 최적화된 성능을 나타낼 수 있다.
도 13 내지 도 21은 예시적인 반도체 장치(200)의 제조방법을 나타내는 단면도들이다. 도 13 내지 도 21에서, 도 7의 VIII-VIII' 선을 따른 단면에 대응하는 단면들을 공정 순서에 따라 도시하였다.
도 13을 참조하면, 기판(110)의 주면으로부터 기판(110) 내에 불순물 이온을 고농도로 주입하여 채널 분리 영역(180A, 180B)을 형성할 수 있다. 기판은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있고, 제1 영역(I)은 NMOS 트랜지스터 영역일 수 있고, 제2 영역(II)은 PMOS 트랜지스터 영역일 수 있다.
이후, 기판(110) 상에 희생층(240P) 및 채널층(120P)을 교대로, 및 순차적으로 형성할 수 있다. 희생층(240P)과 채널층(120P)은 에피택시 공정에 의해 형성될 수 있다. 희생층(240P)은 제1 내지 제3 희생층(240P1, 240P2, 240P3)을 포함하고, 채널층(120P)은 제1 내지 제3 채널층(120P1, 120P2, 120P3)을 포함할 수 있다.
예시적인 실시예들에서, 희생층(240P) 및 채널층(120P)은 서로에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생층(240P) 및 채널층(120P)은 각각 족 반도체, -Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체의 단결정 층으로 이루어질 수 있으며, 희생층(240P) 및 채널층(120P)은 서로 다른 물질로 이루어질 수 있다. 일 예시에서, 희생층(240P)은 SiGe로 이루어질 수 있고, 채널층(120P)은 단결정 실리콘으로 이루어질 수 있다.
예시적인 실시예들에서, 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 희생층(240P) 및 채널층(120P) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
도 14를 참조하면, 채널층(120P) 상에 제1 방향(X 방향)으로 소정의 길이로 연장되는 마스크 패턴(도시 생략)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 채널층(120P1, 120P2, 120P3), 희생층(240P1, 240P2, 240P3), 채널 분리 영역(180A, 180B) 및 기판(110)을 식각하여 트렌치(T1)를 형성할 수 있다.
이후, 트렌치(T1) 내부에 절연 물질을 채우고, 상기 절연 물질 상부를 평탄화하여, 트렌치(T1)를 채우는 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)에 의해 기판(110)에 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC)은 소정 타입의 불순물 이온이 주입된 웰을 포함할 수 있다.
이후, 제1 및 제2 영역(I, II)에서 희생층(240P1, 240P2, 240P3) 및 채널층(120P1, 120P2, 120P3)의 적층 구조 및 소자 분리막(112) 상에 각각 제1 및 제2 더미 게이트 구조물(260A, 260B)을 형성할 수 있다. 제1 및 제2 더미 게이트 구조물(260A, 260B)은 각각 제1 및 제2 식각 정지층(262A, 262B), 제1 및 제2 더미 게이트 전극(264A, 264B), 제1 및 제2 캡핑층(266A, 266B) 및 제1 및 제2 외측 절연 스페이서(150A, 150B)를 포함할 수 있다.
예를 들어, 제1 및 제2 더미 게이트 전극(264A, 264B)은 폴리실리콘으로 이루어질 수 있고, 제1 및 제2 캡핑층(266A, 266B)은 실리콘 질화막으로 이루어질 수 있다. 제1 및 제2 식각 정지층(262A, 262B)은 제1 및 제2 더미 게이트 전극(264A, 264B)과 식각 선택비가 있는 물질로 이루어질 수 있다. 예를 들면, 제1 및 제2 식각 정지층(262A, 262B)은 열산화물, 실리콘 산화물 및 실리콘 질화물 중에서 선택되는 적어도 하나의 막으로 형성될 수 있고, 제1 및 제2 외측 절연 스페이서(150A, 150B)는 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 15를 참조하면, 제1 영역(I) 상에 제1 더미 게이트 구조물(260A)과 채널층(120P1, 120P2, 120P3)을 덮는 제1 보호층(272)을 형성하고, 제2 영역(II) 상의 제2 더미 게이트 구조물(260B)을 식각 마스크로 사용하여 더미 게이트 구조물(260B) 양 측의 채널층(120P1, 120P2, 120P3), 희생층(240P1, 240P2, 240P3), 채널 분리 영역(180B) 및 기판(110) 일부를 식각하여 한 쌍의 제2 소스/드레인 리세스 영역(140RB)을 형성할 수 있다.
한 쌍의 제2 소스/드레인 리세스 영역(140RB)은 기판(110) 내에서 제2 채널 분리 영역(180B)의 깊이보다 더 큰 깊이를 가지도록 형성될 수 있다. 한 쌍의 제2 소스/드레인 리세스 영역(140RB)이 형성됨에 따라, 채널층(120P1, 120P2, 120P3) 일부가 제거되고 남은 부분에 복수의 제2 나노와이어(120B1, 120B2, 120B3)가 형성될 수 있다.
도 16을 참조하면, 한 쌍의 제2 소스/드레인 리세스 영역(140RB) 내에 기판(110), 복수의 제2 나노와이어(120B1, 120B2, 120B3) 및 희생층(240P1, 240P2, 240P3)으로부터 단결정막을 재성장시켜, 한 쌍의 제2 소스/드레인 리세스 영역(140RB)을 채우는 한 쌍의 제2 소스/드레인 영역(140B)을 형성할 수 있다.
한 쌍의 제2 소스/드레인 영역(140B)을 형성하기 위한 에피택시 공정에서, 한 쌍의 제2 소스/드레인 리세스 영역(140RB)의 측벽에 노출되는 기판(110), 복수의 제2 나노와이어(120B1, 120B2, 120B3) 및 희생층(240P1, 240P2, 240P3)은 모두 단결정 반도체층일 수 있다. 따라서, 한 쌍의 제2 소스/드레인 영역(140B)의 성장 공정에서 격자 미스매치(lattice mismatch)에 의한 전위 또는 적층 결함들의 발생이 방지될 수 있고, 한 쌍의 제2 소스/드레인 영역(140B)은 우수한 결정 품질을 가질 수 있다.
일반적으로, 에피택시 공정을 위한 시드층 또는 템플릿(template)이 불연속적인 계면을 갖는 단결정 반도체층을 포함하거나, 절연층에 의해 이격되어 배치되는 복수의 단결정 반도체층 표면들을 포함할 때, 상기 시드층 또는 템플릿 상에 성장되는 단결정 반도체층에 격자 미스매치 또는 뒤틀림(distortion)에 의해 전위 또는 적층 결함들이 발생하기 쉽다. 이러한 전위 또는 적층 결함들을 포함하는 단결정 반도체층은 채널 영역에 압축 응력 또는 인장 응력을 가해줄 수 있는 스트레서로 기능하기 어려울 수 있다.
그러나, 본 발명의 기술적 사상에 따른 제조방법에 따르면, 한 쌍의 제2 소스/드레인 리세스 영역(140RB)의 측벽에 노출되는 기판(110), 복수의 제2 나노와이어(120B1, 120B2, 120B3) 및 희생층(240P1, 240P2, 240P3)은 모두 단결정 반도체층일 수 있고, 특히 예를 들어 한 쌍의 제2 소스/드레인 리세스 영역(140RB)의 측벽에 절연층(또는 내측 절연 스페이서)가 노출되는 경우와 비교할 때, 한 쌍의 제2 소스/드레인 리세스 영역(140RB) 내에 성장되는 한 쌍의 제2 소스/드레인 영역(140B)은 전위 또는 적층 결함들의 발생이 방지되어 우수한 결정 품질을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 영역(140B)은 복수의 층을 구비하도록 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역(140B)은 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리하는 제1 층과 제2 층을 포함하거나, 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리하는 제1 층, 제2 층 및 제3 층을 포함하는 다층 구조를 가질 수 있다.
이후, 제1 보호층(272)은 제거될 수 있다.
도 17을 참조하면, 제2 영역(II) 상에 제2 보호층(274)을 형성하고, 제1 영역(I) 상의 제1 더미 게이트 구조물(260A)을 식각 마스크로 사용하여 더미 게이트 구조물(260A) 양 측의 채널층(120P1, 120P2, 120P3), 희생층(240P1, 240P2, 240P3), 채널 분리 영역(180A) 및 기판(110) 일부를 식각하여 한 쌍의 제1 소스/드레인 리세스 영역(140RA)을 형성할 수 있다.
도 18을 참조하면, 한 쌍의 제1 소스/드레인 리세스 영역(140RA)에 의해 노출된 희생층(240P1, 240P2, 240P3) 부분을 측방향 식각하여 희생층 리세스 영역(240R)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널층(120P1, 120P2, 120P3)과 비교하여 희생층(240P1, 240P2, 240P3)에 대하여 높은 식각 속도를 갖는 식각 조건을 이용하여 한 쌍의 제1 소스/드레인 리세스 영역(140RA)의 측벽 상에 노출된 희생층(240P1, 240P2, 240P3) 부분을 소정의 두께만큼 제거하여 희생층 리세스 영역(240R)이 형성될 수 있다. 희생층 리세스 영역(240R)은 도 18에 예시적으로 도시된 것과 같이 수직한 측벽 프로파일을 가질 수 있고, 이와는 달리 도 11에 예시적으로 도시된 것과 같이 오목한 측벽 프로파일을 가질 수도 있다.
도 19를 참조하면, 한 쌍의 제1 소스/드레인 리세스 영역(140RA)의 내벽 상에 절연층(도시 생략)을 콘포말하게 형성하여 희생층 리세스 영역(240R) 내부를 채운 후, 에치백 공정에 의해 희생층 리세스 영역(240R) 내부에만 내측 절연 스페이서(170)를 남길 수 있다.
도 20을 참조하면, 한 쌍의 제1 소스/드레인 리세스 영역(140RA) 내에 기판(110), 및 복수의 제1 나노와이어(120A1, 120A2, 120A3)으로부터 단결정막을 재성장시켜, 한 쌍의 제1 소스/드레인 리세스 영역(140RA)을 채우는 한 쌍의 제1 소스/드레인 영역(140A)을 형성할 수 있다.
도 21을 참조하면, 제2 보호층(274)(도 20 참조)을 제거할 수 있다.
이후, 소자 분리막(112), 제1 및 제2 더미 게이트 구조물(260A, 260B)(도 20 참조) 및 한 쌍의 소스/드레인 영역(140A, 140B) 상에 절연층(160A, 160B)을 형성한 후, 평탄화 공정 및/또는 에치백 공정을 이용하여 절연층(160A, 160B)의 상측 일부를 제거하여 제1 및 제2 더미 게이트 구조물(260A, 260B)이 외부로 노출되도록 할 수 있다. 제1 및 제2 더미 게이트 구조물(260A, 260B)을 제거하여 한 쌍의 외측 절연 스페이서(150A, 150B) 사이에 제1 및 제2 게이트 공간(GSA, GSB)이 남도록 한다. 제1 게이트 공간(GSA)을 통해 복수의 제1 나노와이어(120A1, 120A2, 120A3)가 노출될 수 있고, 제2 게이트 공간(GSB)을 통해 복수의 제2 나노와이어(120B1, 120B2, 120B3)가 노출될 수 있다.
이후, 희생층(240P1, 240P2, 240P3) 중 게이트 공간(GSA, GSB)을 통해 노출되는 부분을 선택적으로 제거하여, 게이트 공간(GSA, GSB)을 기판(110) 상면까지 확장할 수 있다.
구체적으로, 제1 영역(I)에서 희생층(240P1, 240P2, 240P3)이 제거된 위치에 제1 서브 게이트 공간(GSA1, GSA2, GSA3)이 형성될 수 있고, 제2 영역(II)에서 희생층(240P1, 240P2, 240P3)이 제거된 위치에 제2 서브 게이트 공간(GSB1, GSB2, GSB3)이 형성될 수 있다.
이후 도 20과 도 8을 함께 참조하면, 게이트 공간(GSA, GSB)에서 노출되는 표면 상에, 즉 복수의 제1 나노와이어(120A1, 120A2, 120A3), 복수의 제2 나노와이어(120B1, 120B2, 120B3), 및 채널 분리 영역(180A, 180B) 각각의 노출 표면과, 내측 절연 스페이서(170)의 노출 표면과, 한 쌍의 외측 절연 스페이서(150A, 150B)의 노출 표면에 각각 제1 및 제2 게이트 유전층(232A, 232B)을 형성하고, 제1 및 제2 게이트 유전층(232A, 232B) 상에 각각 게이트 공간(GSA, GSB)을 채우는 제1 및 제2 게이트 전극(230A, 230B)를 형성할 수 있다.
전술한 제조 방법에 따라 제조된 반도체 장치(200)에 따르면, 제1 트랜지스터(TR1), 예를 들어 NMOS 트랜지스터는 내측 절연 스페이서(170)에 의해 기생 커패시턴스가 감소되어 우수한 성능을 나타내며, 제2 트랜지스터(TR2), 예를 들어 PMOS 트랜지스터는 우수한 결정 품질의 한 쌍의 제2 소스/드레인 영역(140B)에 의해 우수한 성능을 나타낼 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 110: 기판
120A, 120B: 나노와이어 130A, 130B: 게이트 전극
132A, 132B: 게이트 유전층 140A, 140B: 소스/드레인 영역
150A, 150B: 외측 절연 스페이서 170: 내측 절연 스페이서
180A, 180B: 채널 분리 영역 190A, 190B: 버퍼층

Claims (10)

  1. 기판의 제1 영역 상에 형성되는 제1 트랜지스터와, 상기 기판의 제2 영역 상에 형성되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 제1 채널 영역을 가지는 제1 나노와이어와, 상기 제1 나노와이어를 둘러싸는 제1 게이트 전극과, 상기 제1 나노와이어와 상기 제1 게이트 전극과의 사이에 개재된 제1 게이트 유전층과, 상기 제1 나노와이어의 일단에 연결되어 있는 제1 소스/드레인 영역과, 상기 제1 게이트 유전층과 상기 제1 소스/드레인 영역과의 사이에 개재된 내측 절연 스페이서를 포함하고,
    상기 제2 트랜지스터는 제2 채널 영역을 가지는 제2 나노와이어와, 상기 제2 나노와이어를 둘러싸는 제2 게이트 전극과, 상기 제2 나노와이어와 상기 제2 게이트 전극과의 사이에 개재된 제2 게이트 유전층과, 상기 제2 나노와이어의 일단에 연결되는 제2 소스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 유전층은 상기 제1 게이트 전극과 상기 내측 절연 스페이서와의 사이로 연장되고,
    상기 제2 게이트 유전층은 상기 제2 게이트 전극과 상기 제2 소스/드레인 영역과의 사이로 연장되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제1 게이트 유전층과 접촉하지 않으며, 상기 제2 소스/드레인 영역은 상기 제2 게이트 유전층과 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 내측 절연 스페이서는 제1 유전 상수를 갖는 제1 물질을 포함하고, 상기 제1 및 제2 게이트 유전층들은 상기 제1 유전 상수보다 큰 제2 유전 상수를 갖는 제2 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 나노와이어 상에서 상기 제1 게이트 전극 측벽을 덮는 제1 외측 절연 스페이서를 더 포함하고,
    상기 제1 외측 절연 스페이서는 상기 내측 절연 스페이서와 상기 기판 상의 서로 다른 레벨에서 수직으로 오버랩되는 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 외측 절연 스페이서와 상기 내측 절연 스페이서는 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 나노와이어 상에서 상기 제2 게이트 전극 측벽을 덮는 제2 외측 절연 스페이서를 더 포함하고,
    상기 제2 외측 절연 스페이서는 상기 제2 게이트 전극과 상기 기판 상의 서로 다른 레벨에서 수직으로 오버랩되는 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 소스/드레인 영역은 적어도 하나의 돌출부를 구비하며,
    상기 적어도 하나의 돌출부가 상기 제2 게이트 유전층과 접촉하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 기판과 상기 제1 게이트 전극과의 사이 및 상기 기판과 상기 제2 게이트 전극과의 사이에서 상기 기판의 주면 연장 방향을 따라 연장되는 채널 분리 영역을 더 포함하고,
    상기 버퍼층은 상기 기판의 격자 상수보다 더 큰 격자 상수를 가지는 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 기판과 상기 제1 게이트 전극과의 사이에서 상기 기판의 주면 연장 방향을 따라 연장되며, 상기 제1 소스/드레인 영역의 도전형과 다른 도전형을 갖는 제1 채널 분리 영역; 및
    상기 기판과 상기 제2 게이트 전극과의 사이에서 상기 기판의 주면 연장 방향을 따라 연장되며, 상기 제2 소스/드레인 영역의 도전형과 다른 도전형을 갖는 제2 채널 분리 영역을 더 포함하는 반도체 장치.
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