KR101410072B1 - 트렌치들에서 반도체 영역들을 형성하는 방법 - Google Patents

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Abstract

구조물은 제1 반도체 물질을 포함한 반도체 기판을 포함한다. 반도체 기판의 일부분은 반도체 기판에서의 절연 영역들 사이에서 연장한다. 반도체 기판의 일부분은 (111) 면과 바닥면을 갖는다. (111) 면은 경사져 있고 최상단 엣지와 바닥 엣지를 갖는다. 바닥면은 절연 영역들의 윗면에 평행하고, 바닥 엣지에 연결된다. 반도체 영역은 반도체 기판의 일부분과 오버랩하며, 반도체 영역은 제1 반도체 물질과 상이한 제2 반도체 물질을 포함한다. (111) 면의 최상단 엣지와 바닥 엣지는 각각 반도체 영역의 윗면에 대해 제1 깊이와 제2 깊이에 있다. 제1 깊이 대 제2 깊이의 비는 약 0.6보다 작다.

Description

트렌치들에서 반도체 영역들을 형성하는 방법{METHODS FOR FORMING SEMICONDUCTOR REGIONS IN TRENCHES}
본 발명은 트렌치들에서 에피택시 재성장을 통해 반도체 물질들을 형성하는 방법에 관한 것이다.
금속 산화물 반도체(metal-oxide-semiconductor; MOS) 트랜지스터들의 속도는 MOS 트랜지스터들의 구동 전류들에 밀접히 관련이 있으며, 이러한 구동 전류들은 전하들의 이동도에 더욱 더 밀접히 관련이 있다. 예를 들어, NMOS 트랜지스터들은 자신의 채널 영역들에서의 전자 이동도가 높을 때 높은 구동 전류들을 갖는 반면에, PMOS 트랜지스터들은 자신의 채널 영역들에서의 정공 이동도가 높을 때 높은 구동 전류들을 갖는다. 따라서 게르마늄, 실리콘 게르마늄, 및 Ⅲ족과 Ⅴ족 원소들의 화합물 반도체 물질들(이후부터는 이것들을 Ⅲ-Ⅴ족 화합물 반도체들이라고 칭한다)은 각자의 높은 전자 이동도 및/또는 정공 이동도를 형성하기 위한 우수한 후보들이다.
집적 회로 형성 공정들에서 게르마늄, 실리콘 게르마늄, 및 Ⅲ-Ⅴ족 화합물 반도체를 이용할 때 공시된 현재의 문제점은 이러한 반도체 물질들의 박막들의 형성의 어려움이다. 오늘날에는, 실현가능한 벌크 성장법이 존재하지 않는다. 그러므로, 게르마늄, 실리콘 게르마늄, 및 Ⅲ-Ⅴ족 화합물 반도체들은 통상적으로 Si 또는 SiC 기판들과 같은 기판들 상에서 막들을 에피택셜방식으로 성장시킴으로써 형성된다. 하지만, 기존의 이용가능한 기판 물질들은 Ⅲ-Ⅴ족 화합물 반도체들의 격자 상수 및 열팽창 계수와 밀접하게 정합하는 격자 상수 및 열팽창 계수를 갖지 않는다. 예를 들어, 실리콘의 격자 상수는 약 5.43Å이고, 게르마늄의 격자 상수는 약 5.66Å인 반면에, 통상적으로 이용되는 Ⅲ-Ⅴ족 화합물 반도체인 GaAs의 격자 상수는 5.65Å이다. 그 결과로서, 다른 기판들로부터 성장된 결과적인 게르마늄 함유 반도체들 및 Ⅲ-Ⅴ족 화합물 반도체들은 높은 결함 밀도들로 인해 어려움을 겪고 있다. 따라서 성장된 반도체들에서 결함 밀도들을 감소시키기 위해 다양한 방법들이 강구되었다. 알려진 방법은 얕은 트렌치 격리 영역들에서 리세스들을 형성하고, 그런 후 리세스들에서 게르마늄, 실리콘 게르마늄, 또는 Ⅲ-Ⅴ족 화합물 반도체들을 성장시키는 것이다. 이러한 방법을 이용하여 형성된 반도체들은 일반적으로 블랭킷(blanket) 실리콘 웨이퍼들로부터 성장되었던 반도체보다 낮은 결함 밀도들을 갖지만, 그 결함 밀도들은 여전히 종종 높았다.
몇몇의 실시예들에 따르면, 구조물은 제1 반도체 물질을 포함한 반도체 기판을 포함한다. 반도체 기판의 일부분은 반도체 기판에서의 절연 영역들 사이에서 연장한다. 반도체 기판의 일부분은 (111) 면과 바닥면을 갖는다. (111) 면은 경사져 있고 최상단 엣지와 바닥 엣지를 갖는다. 바닥면은 절연 영역들의 윗면에 평행하고, 바닥 엣지에 연결된다. 반도체 영역은 반도체 기판의 일부분과 오버랩하며, 반도체 영역은 제1 반도체 물질과 상이한 제2 반도체 물질을 포함한다. (111) 면의 최상단 엣지와 바닥 엣지는 각각 반도체 영역의 윗면에 대해 제1 깊이와 제2 깊이에 있다. 제1 깊이 대 제2 깊이의 비는 약 0.6보다 작다.
다른 실시예들에 따르면, 구조물은 상이한 물질들을 포함한 제1 반도체 영역 및 제2 반도체 영역을 포함한다. 제1 반도체 영역은 제1 말단 엣지와 제2 말단 엣지를 갖는 평평한 면과, 제1 (111) 면을 갖는다. 제1 (111) 면은 평평한 면의 제1 말단 엣지에 연결된 제1 바닥 엣지와, 제1 바닥 엣지보다 높은 제1 최상단 엣지를 갖는다. 제1 반도체 영역은 평평한 면의 제2 말단 엣지에 연결된 제2 바닥 엣지와, 제2 바닥 엣지보다 높은 제2 최상단 엣지를 갖는 제2 (111) 면을 더 포함한다. 제2 반도체 영역은 제1 반도체 영역과 오버랩한다. 제2 반도체 영역은 평평한 면, 제1 (111) 면 및 제2 (111) 면과 접촉하는 바닥면, 및 제1 반도체 영역의 평평한 면에 평행한 평평한 윗면을 갖는다. 제1 (111) 면의 제1 최상단 엣지는 제2 반도체 영역의 제1 깊이에 있다. 제1 반도체 영역의 평평한 면은 제2 반도체 영역의 제2 깊이에 있다. 제1 깊이와 제2 깊이는 약 0.6보다 작은 비를 갖는다.
또다른 실시예들에 따르면, 방법은 리세스를 형성하도록 마주보는 격리 영역들 사이의 반도체 기판의 일부분을 리세싱하는 단계를 포함한다. 리세싱의 단계 이후, 반도체 기판의 일부분은 윗면을 포함한다. 윗면은 평평한 면, 및 (111) 평면을 갖는 경사진 면을 포함한다. 경사진 면은 평평한 면에 연결된 바닥 엣지, 및 최상단 엣지를 가지며, 최상단 엣지는 리세스의 제1 깊이에 있고, 바닥 엣지는 리세스의 제2 깊이에 있다. 제1 깊이와 제2 깊이는 약 0.6보다 작은 비를 갖는다. 방법은 리세스에서 반도체 물질을 성장시키기 위한 에피택시를 수행하는 단계를 더 포함하며, 반도체 물질은 평평한 면과 경사진 면으로부터 성장된다.
결함 밀도를 갖기 위해 D1/D2비는 약 0.6보다 작게 되도록 제어된다. 또한, 낮은 결함 밀도를 유지하기 위해 (111) 면들(18A)의 높이(H1)는 약 20㎚보다 클 수 있다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 8은 몇몇의 예시적인 실시예들에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 제조시의 중간 스테이지들의 단면도들이다.
도 9는 에피택시 영역들이 성장되어 있는 리세스들의 깊이들의 비의 함수로서의 에피택시 영역들에서의 결함 밀도를 도시한다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
트렌치들에서 에피택시 재성장을 통해 반도체 물질들을 형성하는 방법이 제공된다. 몇몇의 실시예들에 따라 반도체 핀 및 반도체 핀 상에서 형성된 각각의 FinFET을 형성하는 중간 스테이지들이 도시된다. 그런 후 몇몇의 실시예들에 따른 재성장 방법의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 번호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1 내지 도 8은 예시적인 실시예들에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 반도체 핀의 형성시의 중간 스테이지들의 단면도들을 나타낸다. 도 1을 참조하면, 반도체 웨이퍼(100)의 일부인 기판(10)이 제공된다. 기판(10)은 실리콘 기판일 수 있지만, 이는 또한 게르마늄, SiC, SiGe, GaAs, 사파이어 등과 같은 다른 물질들로 형성될 수 있다. 기판(10)은 (001) 윗면을 가질 수 있는데, 이것은 또한 (100) 면이라고도 알려져 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들(14)과 같은 격리 영역들이 기판(10)에서 형성된다. 따라서 기판(10)은 STI 영역들(14) 사이의 부분들(10A)과, STI 영역들(14) 아래의 부분들(10B)을 포함한다. STI 영역들(14)의 형성 공정은 기판(10)을 에칭하여 (STI 영역들(14)에 의해 점유된) 리세스들을 형성하는 단계, 리세스들을 유전체 물질(들)로 채우는 단계, 및 (화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)과 같은) 평탄화를 수행하여 과잉 유전체 물질들을 제거하는 단계를 포함할 수 있다. 유전체 물질(들)의 남아있는 부분들은 STI 영역들(14)을 형성한다. 몇몇의 실시예들에서, STI 영역들(14)은 실리콘 산화물을 포함한다.
기판(10)의 부분(10A)은 STI 영역들(14) 사이에 있으며, 부분(10A)의 측벽들은 STI 영역들(14)과 접촉한다. 몇몇의 실시예들에서, 부분(10A)은 게르마늄이 없는 실리콘 영역을 포함한다. 대안적으로, 부분(10A)은 실리콘 게르마늄, 순수 게르마늄, 또는 Ⅲ족과 Ⅴ족 원소들을 포함한 화합물 반도체(이후부터는 Ⅲ-Ⅴ족 화합물 반도체들이라고 칭한다)를 포함한다. 도 1에서, 부분(10A)의 윗면은 STI 영역들(14)의 윗면들과 동일한 높이를 갖는 것으로서 도시되지만, 하드마스크(미도시됨, 실리콘 질화물일 수 있음)와 패드 산화물(미도시됨)의 제거로 인해 부분(10A)의 윗면은 또한 STI 영역들(14)의 윗면들보다 낮을 수 있다. 점선(15)은 부분(10A)의 각각의 윗면을 개략적으로 나타내도록 그려진 것이다.
다음으로, 도 2에서 도시된 바와 같이, 부분(10A)의 최상단 부분이 에칭되어 트렌치(16)를 형성한다. 몇몇의 실시예들에서, 에칭은 예컨대 암모니아(NH3), TMAH(Tetra-Methyl Ammonium Hydroxide), KOH(potassium hydroxide) 용액 등을 에천트로서 이용하는 ? 에칭(wet etching)과 같은 등방성 에칭을 통해 수행된다. 에칭 공정의 결과로서, 부분(10A)의 윗면들의 부분들로서 경사진 표면들(18A)이 형성된다. 몇몇의 실시예들에서, 경사진 표면들(18A)은 (111) 평면들 상의 (111) 면들이다. 부분(10A)은 (111) 면들(18A)의 바닥 엣지들(18D)에 연결된 평평한 면(18B)을 더 포함하며, 엣지들(18D)은 또한 평평한 면(18B)의 말단 엣지들이다. 몇몇의 실시예들에서, 기판(10)은 (001) 최상단 평면을 가지며, 따라서 평평한 면(18B)은 또한 (001) 평면을 갖는다. 경사진 면들(18A)의 경사 각도 α는 면들(18A, 18B) 사이에서 또한 형성된 것이며, 이것은 따라서 약 54.7도이다.
에칭 단계들에서, (111) 면들(18A)이 큰 면적들을 갖도록, 공정 조건들은 조정된다. 면들(18A)의 높이(H1)는 약 20㎚보다 클 수 있고, 높이(H1)는 면(18A)의 최상단 엣지(18C)에서부터 바닥 엣지(18D)까지 측정된다. 몇몇의 실시예들에서, (111) 면들(18A)의 면적을 증가시키기 위해, 에칭 용액의 농도(또는 퍼센티지)가 조정된다. 예를 들어, TMAH가 이용되는 경우, 에칭 용액 내의 TMAH의 농도는 약 5중량퍼센트와 약 95중량퍼센트 사이에 있을 수 있다. 암모니아가 이용되는 경우, 에칭 용액 내의 암모니아의 농도는 약 5중량퍼센트와 약 95중량퍼센트 사이에 있을 수 있다. 대안적으로 또는 동시적으로, (111) 면들(18A)의 면적을 증가시키기 위해, 에칭 용액의 온도가 조정된다. 몇몇의 실시예들에서, 에칭 용액의 온도는 약 28℃와 약 100℃ 사이이다. 에칭 용액 내 화학물질들의 유형, 에칭 용액 내 화학물질들의 농도, 및 온도를 비롯한 다양한 인자들은 (111) 면들(18A)의 면적에 조합 형태로 영향을 미치며, 하나의 인자의 변동은 (111) 면들(18A)의 큰 면적을 발생시키기 위해 다른 인자들의 조정을 필요로 할 수 있다.
몇몇의 실시예들에서, 에칭의 시작 단계에서, 부분(10A)의 중간 영역은 아래쪽으로 에칭되고, 이로써 평평한 면(18B)이 형성된다. 에칭 공정의 진행으로, 평평한 면(18B)은 낮아지고, (111) 면들(18A)은 크기가 커진다. 하지만, (111) 면들(18A)의 최상단 엣지들(18C)은 에칭 공정의 시작 단계에서 낮아지지 않을 수 있다. 최상단 엣지들(18C)은 (111) 면들(18A)과 STI 영역들(14)의 결합점들일 수 있다. 부분(10A)의 추가적인 에칭으로, 최상단 엣지들(18C)은 낮아지기 시작할 수 있으며, 도 3에서는 결과적인 구조물이 도시된다.
도 3은 부분(10A)의 계속된 에칭으로 인해, 면들(18A)의 최상단 엣지들(18C)이 에칭 공정의 진행으로 낮아진 것을 나타낸다. 설명 전반에 걸쳐, 최상단 엣지들(18C)의 깊이들은 STI 영역들(14)의 윗면들(14A)에서부터 최상단 엣지들(18C)까지 측정되며, 이것을 깊이(D1)라고 칭한다. 평평한 표면(18B)의 깊이는 STI 영역들(14)의 윗면들(14A)에서부터 측정되며, 이것을 깊이(D2)라고 칭한다. 계속된 에칭으로, (111) 면들(18A)의 면적들은 계속해서 증가할 수 있거나, 또는 실질적으로 변동하지 않은 상태로 남아있을 수 있다.
도 4a 및 도 4b는 도 2 및 도 3에서 도시된 구조물들의 평면도와 단면도를 각각 도시한다. 도 2와 도 3에서의 단면도들은 도 4a에서 ⅔-⅔ 라인을 따라 절단한 평면으로부터 얻어질 수 있다. 도 4b에서의 단면도는 도 4a에서 4B-4B 라인을 따라 절단한 평면으로부터 얻어질 수 있다. 몇몇의 실시예들에서, 도 4a에서 도시된 바와 같이, 트렌치(16)는 긴 변(들)(16A) 및 긴 변(16A)보다 짧은 짧은 변(들)(16B)을 포함한다. 트렌치(16)의 짧은 변(16B)은 기판(10)의 <1-10> 방향과 <-110> 방향을 따라, 이에 평행하게 연장할 수 있으며, <-110> 방향은 <1-10> 방향의 반대 방향이다. 트렌치(16)의 긴 변(16A)은 기판(10)의 <110> 방향과 <-1-10> 방향을 따라, 이에 평행하게 연장할 수 있다. 몇몇의 실시예들에서, 짧은 변(16B)에 평행한 평면에서, 도 4b에서 도시된 바와 같이, (111) 면들(18A)은 서로 병합되고, 이에 따라 트렌치(16)는 V형상의 바닥을 갖는다. 이와는 대조적으로, 긴 변(16A)에 평행한 평면에서, 도 2와 도 3에서 도시된 바와 같이, 두 개의 (111) 면들(18A)은 평평한 면(18B)에 의해 서로 분리되어 나타난다.
도 5를 참조하면, 에피택시가 수행되고, 반도체 영역(20)이 트렌치(16)에서 재성장된다. 따라서 기판 부분(10A)의 윗면들(18A, 18B)은 기판 부분(10A)과 반도체 영역(20) 사이의 계면들이 된다. 몇몇의 실시예들에서, 반도체 영역(20)은 도 2에서의 구조물로부터 재성장되며, (111) 면들(18A)의 최상단 엣지들(18C)은 평평한 면(18B)이 낮아질 때 낮아지지 않는다. 각각의 구조물은, 반도체 영역(20)의 바닥부가 점선(22)에 의해 나타난 위치에 있다는 점을 제외하고, 도 5에서 도시된 것과 유사한다. 대안적인 실시예들에서, 반도체 영역(20)의 재성장은 도 3에서의 구조물 상에서 수행되며, (111) 면들(18A)의 최상단 엣지들(18C)은 낮아진다. 결과적인 구조물이 도 5에 도시된다.
몇몇의 실시예들에서, 반도체 영역(20)은 실리콘 게르마늄을 포함하며, 여기서 게르마늄의 원자 퍼센티지는 0 퍼센티지보다 크며, 100 퍼센티지 이하이다. 게르마늄의 원자 퍼센티지가 100 퍼센티지일 때, 반도체 영역(20)은 순수 게르마늄으로 형성된다. 반도체 영역(20)이 실리콘 게르마늄을 포함하는 실시예들에서, 상단부들은 하단부들보다 큰 게르마늄 퍼센티지들을 가질 수 있다. 대안적인 실시예들에서, 반도체 영역(20)은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP, 및 이들의 조합으로부터 선택된 Ⅲ-Ⅴ족 화합물 반도체 물질을 포함한다. 반도체 영역(20)은 동종(homogenous) 영역일 수 있으며, 이 때 바닥 부분들과 최상단 부분들은 동일한 물질로 형성되고 동일한 엘리먼트 조성들을 갖는다. 반도체 영역(20)은 또한 복합 영역일 수 있으며, 이 때 바닥 부분들과 최상단 부분들은 상이한 물질들을 포함하거나 또는 상이한 조성들을 갖는다. 예를 들어, 반도체 영역(20)의 상단부들은 하단부들보다 큰, 기판(10)과의 격자 부정합들을 가질 수 있다.
에피택시는 반도체 영역(20)의 윗면(20A)이 STI 영역들(14)의 윗면들(14A)보다 높아질 때 까지 계속된다. 그런 후 평탄화가 수행되어, STI 영역들(14)의 윗면들(14A) 위에 있는, 반도체 영역(20)의 과잉 부분들을 제거시킨다. 평탄화는 화학적 기계적 폴리싱(CMP)을 포함할 수 있다. 결과적인 구조물에서, 반도체 영역(20)의 윗면(20A)은 STI 영역들(14)의 윗면들(14A)과 동일한 높이를 갖는다. 반도체 영역(20)의 윗면(20A)은 (001) 면일 수 있다. 최상단 엣지들(18C)의 깊이(D1)와 평평한 면(18B)의 깊이(D2)가 또한 도 6에서 표시된다. 이러한 실시예들에서, 깊이(D1)는 반도체 영역(20)의 윗면(20A)으로부터 측정된 (최상단 엣지들(18C)의) 깊이이며, 깊이(D2)는 반도체 영역(20)의 윗면(20A)으로부터 측정된 (평평한 면(18B)의) 깊이이다.
그런 후 전계 효과 트랜지스터(Field-Effect Transistor; FET)들이 반도체 영역(20) 상에서 형성될 수 있다. 예를 들어, 도 7과 도 8은 몇몇의 실시예들에 따른 핀 전계 효과 트랜지스터(FET)(26)의 형성시의 단면도들을 나타낸다. 도 7을 참조하면, STI 영역들(14)은 예컨대, 에칭 단계를 통해 리세싱된다. 따라서 반도체 영역(20)의 최상단 부분은 STI 영역들(14)의 윗면들(14A)보다 높다. 반도체 스트립 영역(20)의 이 부분은 반도체 핀(24)을 형성하며, 이것은 도 8에서 도시된 FinFET(26)을 형성하기 위해 이용될 수 있다. 몇몇의 실시예들에서, STI 영역들(14)의 윗면들(14A)은 평평한 면(18B)보다 높으며, 최상단 엣지들(18C)보다 높거나, 이와 동일한 높이를 갖거나, 또는 이보다 낮을 수 있다. 대안적인 실시예들에서, STI 영역들(14)의 윗면들(14A)은 평평한 면(18B)보다 낮으며, 바닥 엣지들(18D)보다 낮다.
도 8을 참조하면, 게이트 유전체(30)와 게이트 전극(32)이 형성된다. 소스 영역(34), 드레인 영역(36), 소스 및 드레인 실리사이드 영역들(38), 소스 및 드레인 콘택트 플러그들(40), 및 층간 유전체(Inter-Layer Dielectric; ILD)(42)를 비롯한 FinFET(26)의 다른 컴포넌트들이 또한 형성된다. 게이트 유전체(30)는 실리콘 산화물, 실리콘 질화물, 산화질화물, 이들의 다중층들, 및 이들의 조합들과 같은 유전체 물질로 형성될 수 있다. 게이트 유전체(30)는 또한 하이 k 유전체 물질들을 포함할 수 있다. 예시적인 하이 k 물질들은 약 4.0보다 큰 k 값들을 가질 수 있거나, 또는 심지어 약 7.0보다 큰 k 값들을 가질 수 있다. 게이트 전극(32)은 도핑된 폴리실리콘, 금속들, 금속 질화물들, 금속 실리사이드들 등으로 형성될 수 있다. 도시된 게이트 유전체(30)와 게이트 전극(32)은 게이트 라스트(gate-last) 구조를 가질 수 있으며, 여기서는 게이트 유전체(30)와 게이트 전극(32)이 ILD(42)의 형성 이후에 형성된다. 따라서, 게이트 유전체(30)는 게이트 전극(32)과 ILD(42) 사이에 수직한 부분들을 포함한다. 대안적인 실시예들에서, FinFET(26)의 게이트 유전체와 게이트 전극은 또한 게이트 퍼스트(gate-first) 구조를 가질 수 있다.
도 8에서와 같은 결과적인 FinFET(26)은 또한 반도체 영역(20) 및 그 아래의 기판 부분(10A)을 포함할 수 있다. 더 나아가, 깊이들(D1, D2)이 표시되며, 윗면들(18A, 18B)(이것들은 또한 계면들이다) 및 깊이들(D1, D2)의 세부사항들은 도 3 내지 도 5에서와 본질적으로 동일하며, 따라서 여기서는 이에 대해 반복하지 않는다.
구동 전류(Ion) 및 누설 전류와 같은, FinFET(26)의 성능은 재성장된 반도체 영역(20)(도 5 내지 도 8)의 퀄리티와 관련이 있다. 반도체 영역(20)에서의 전위(dislocation)들 및 적층 결함들과 같은 결함들은 가능한 그 갯수가 적은 것이 바람직하다. 샘플 실리콘 웨이퍼들에 대해 수행된 실험 결과들은, 반도체 영역(20)에서의 결함 밀도는 (111) 면들(18A)의 면적과 관련이 있으며, (111) 면들(18A)의 면적 증가는 반도체 영역(20)에서의 결함 밀도의 감소를 불러일으키며, 그 반대로 반도체 영역(20)에서의 결함 밀도의 감소는 (111) 면들(18A)의 면적 증가를 불러일으킨다는 것을 밝혀냈다. (111) 면들(18A)이 형성되어 있지 않은 경우(이것은 D1이 D2과 동일하다는 것을 의미한다), 결함 밀도는 매우 높다. (111) 면들(18A)의 면적 증가는 또한 D1/D2비가 증가한다는 것을 의미한다. 도 9는 D1/D2비의 함수로서의 결함 (적층 결함) 밀도를 나타낸다. 도 9에서 도시된 바와 같이, D1/D2비가 약 0.5보다 작을 때, 결함 밀도는 높고, D1/D2비가 약 0.5일 때 급격하게 떨어지기 시작한다. D1/D2비가 약 0.6 이하일 때, 결함 밀도는 매우 낮은 레벨로 떨어져서, 안정화되기 시작한다. 도 9는 또한 D1/D2가 약 0.7에 근접할 때, 결함 밀도는 낮은 레벨로 안정화되었다는 것을 나타낸다. 트렌치들로부터의 재성장된 반도체 영역들의 SEM(Secondary Electron Microscope) 이미지들은, D1/D2비가 약 0.6 이하일 때, 결함들은 계면들(18B)에 근접한 곳에 국한되며, 반도체 영역(20)의 추가적인 성장시 결함들은 실질적으로 성장하지 않았다는 것을 밝혀냈다. 따라서, 실시예들에 따르면, 도 3에서 도시된 바에 따라, 결함 밀도를 갖기 위해 D1/D2비는 약 0.6보다 작게 되도록 제어된다. 또한, 낮은 결함 밀도를 유지하기 위해 (111) 면들(18A)의 높이(H1)는 약 20㎚보다 클 수 있다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 구조물에 있어서,
    제1 반도체 물질을 포함한 반도체 기판;
    상기 반도체 기판 내로 연장하는 격리 영역들; 및
    반도체 영역
    을 포함하며,
    상기 반도체 기판의 일부분은 상기 격리 영역들 사이에서 연장하며, 상기 반도체 기판의 일부분은,
    최상단 엣지와 바닥 엣지를 포함한 (111) 면, 및
    상기 격리 영역들의 윗면에 평행한 바닥면
    을 포함하고, 상기 (111) 면은 경사져 있고, 상기 최상단 엣지는 상기 격리 영역들의 측벽에 접해 있고, 상기 바닥면은 상기 (111) 면의 바닥 엣지에 연결되고,
    상기 반도체 영역은 상기 반도체 기판의 일부분과 오버랩하며, 상기 반도체 영역은 상기 제1 반도체 물질과는 상이한 제2 반도체 물질을 포함하고, 상기 (111) 면의 최상단 엣지는 상기 반도체 영역의 윗면에 대해 제1 깊이에 있고, 상기 (111) 면의 바닥 엣지는 상기 반도체 영역의 윗면에 대해 제2 깊이에 있으며, 상기 제1 깊이 대 상기 제2 깊이의 비는 0.6보다 작은 것인, 구조물.
  2. 제1항에 있어서, 상기 격리 영역들의 윗면들은 상기 반도체 영역의 상기 (111) 면의 바닥 엣지보다 높은 것인, 구조물.
  3. 제1항에 있어서, 상기 반도체 기판의 일부분의 바닥면은 (001) 평면을 갖는 것인, 구조물.
  4. 제1항에 있어서, 상기 반도체 영역의 상단부는 반도체 핀을 형성하도록 상기 격리 영역들의 윗면들보다 높으며, 상기 구조물은,
    상기 반도체 핀의 윗면 및 측벽들 상에 있는 게이트 유전체;
    상기 게이트 유전체 상에 있는 게이트 전극; 및
    상기 게이트 전극의 양측면들 상에 있는 소스 영역과 드레인 영역
    을 더 포함한 것인, 구조물.
  5. 구조물에 있어서,
    제1 반도체 영역; 및
    상기 제1 반도체 영역의 반도체 물질과는 상이한 반도체 물질을 포함한 제2 반도체 영역
    을 포함하고, 상기 제1 반도체 영역은,
    제1 말단 엣지와 제2 말단 엣지를 갖는 평평한 면;
    상기 평평한 면의 상기 제1 말단 엣지에 연결된 제1 바닥 엣지, 및 상기 제1 바닥 엣지보다 높은 제1 최상단 엣지를 포함한 제1 (111) 면; 및
    상기 평평한 면의 상기 제2 말단 엣지에 연결된 제2 바닥 엣지, 및 상기 제2 바닥 엣지보다 높은 제2 최상단 엣지를 포함한 제2 (111) 면
    을 포함하고,
    상기 제2 반도체 영역은 상기 제1 반도체 영역과 오버랩하고, 상기 제2 반도체 영역은,
    상기 평평한 면, 상기 제1 (111) 면, 및 상기 제2 (111) 면과 접촉하는 바닥면; 및
    상기 제1 반도체 영역의 상기 평평한 면에 평행한 평평한 윗면
    을 포함하고, 상기 제1 (111) 면의 상기 제1 최상단 엣지는 상기 제2 반도체 영역의 제1 깊이에 있고, 상기 제1 반도체 영역의 상기 평평한 면은 상기 제2 반도체 영역의 제2 깊이에 있으며, 상기 제1 깊이와 상기 제2 깊이는 0.6보다 작은 비를 갖는 것인, 구조물.
  6. 제5항에 있어서, 상기 제1 및 제2 반도체 영역들의 측벽들과 접촉하고, 상기 영역들의 양측면들 상에 있는 절연 영역들을 더 포함하는, 구조물.
  7. 제6항에 있어서, 상기 절연 영역들의 윗면들은 상기 제2 반도체 영역의 상기 평평한 윗면과 동일한 높이를 갖는 것인, 구조물.
  8. 방법에 있어서,
    리세스를 형성하기 위해, 마주보는 격리 영역들 사이의 반도체 기판의 일부분을 리세싱하는 단계, 및
    상기 리세스에서 반도체 물질을 성장시키기 위한 에피택시를 수행하는 단계
    를 포함하며,
    상기 리세싱의 단계 이후, 상기 반도체 기판의 일부분은,
    평평한 면; 및
    (111) 평면을 갖는 경사진 면
    을 포함한 윗면을 포함하며, 상기 경사진 면은 상기 평평한 면에 연결된 바닥 엣지, 및 최상단 엣지를 포함하고, 상기 최상단 엣지는 상기 리세스의 제1 깊이에 있고, 상기 바닥 엣지는 상기 리세스의 제2 깊이에 있고, 상기 제1 깊이와 상기 제2 깊이는 0.6보다 작은 비를 가지며,
    상기 반도체 물질은 상기 평평한 면과 상기 경사진 면으로부터 성장된 것인, 방법.
  9. 제8항에 있어서, 상기 반도체 물질의 윗면이 상기 격리 영역들의 윗면들과 동일한 높이를 갖도록 하는 평탄화를 수행하는 단계를 더 포함하는, 방법.
  10. 제8항에 있어서,
    상기 반도체 물질의 윗면이 상기 격리 영역들의 윗면들과 동일한 높이를 갖도록 하는 평탄화를 수행하는 단계; 및
    상기 평탄화 이후, 상기 격리 영역들을 리세싱하는 단계
    를 더 포함하는, 방법.
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