TWI552348B - 半導體裝置及其製作方法 - Google Patents

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Description

半導體裝置及其製作方法
本發明係有關於一種電子裝置及其製作方法，特別是有關於一種半導體裝置及其製作方法。
金氧半導體(metal-oxide-semiconductor，MOS)電晶體的速度緊密地關於金氧半導體電晶體的驅動電壓，而驅動電壓緊密地關於載子的移動率。例如，當N型金氧半導體(NMOS)電晶體通道區之電子有較高的移動率，其具有高驅動電壓，當P型金氧半導體(PMOS)電晶體通道區之電洞有較高的移動率，其具有高驅動電壓。鍺、矽鍺和III族和V族之化合物半導體(以下稱為III-V族化合物半導體)材料適用於高電子移動率及/或高電洞移動率之材料。
現在於積體電路製程使用鍺、矽鍺和III-V族化合物半導體遇到以下問題：很難將這些半導體材料形成薄膜，且現在沒有適合成長主體材料的方法。因此，鍺、矽鍺和III-V族化合物半導體一般藉由磊晶成長薄膜之方法形成例如矽或碳化矽之基底上。然而，現有可用的基底材料其晶格常數和膨脹係數均無法緊密的相配於III-V族化合物半導體。舉例來說，矽之晶格常數約5.43Å，鍺之晶格常數約5.66Å，砷化鎵(常用的III-V族化合物半導體)之晶格常數約5.65Å。因此，含鍺的半 導體和III-V族化合物半導體成長於其他的基底上會遇到高缺陷密度的問題。因此，業界發展出各種成長半導體可減少缺陷密度的方法。一已知的方法是於淺溝槽隔離區中形成凹槽，且之後於凹槽中成長鍺、矽鍺或III-V族化合物半導體。雖然此方法形成之半導體一般來說相較於成長於空白矽晶圓(blanket silicon wafer)具有較低的缺陷密度，其缺陷密度仍然不夠低。
根據上述，本發明於一觀點提供一種半導體裝置，包括：一半導體基底，包括一第一半導體材料；複數個隔離區，延伸於半導體基底中，其中半導體基底之一部分延伸於上述隔離區之間，且其中半導體基底之一部分包括一(111)面、一底部表面及一半導體區。(111)面包括一頂部邊緣和一底部邊緣，(111)面係傾斜，且頂部邊緣鄰接上述隔離區之側壁。一底部表面平行上述隔離區之一頂部表面，其中底部表面連接至(111)面之底部邊緣。半導體區重疊半導體基底之一部分，其中半導體區包括不同於第一半導體材料之第二半導體材料，且(111)面之頂部邊緣係在半導體區之頂部表面下一第一深度的位置，(111)面之底部邊緣係在半導體區之頂部表面下一第二深度的位置，且第一深度和第二深度的比例小於約0.6。
本發明於一觀點提供一種半導體裝置，包括一第一半導體區及一第二半導體區。第一半導體區包括一平面、一第一(111)面和一第二(111)面。平面具有第一末端邊緣和一第二末端邊緣，第一(111)面包括一第一底部邊緣和一第一頂部邊緣，其中第一底部邊緣連接至平面之第一末端邊緣，且第一頂 部邊緣高於第一底部邊緣。第二(111)面包括一第二底部邊緣和一第二頂部邊緣，其中第二底部邊緣連接至平面之第二末端邊緣，且第二頂部邊緣高於第二底部邊緣。第二半導體區包括一第二半導體材料，其中第二半導體材料不同於第一半導體區之半導體材料，其中第二半導體區重疊第一半導體區，且其中第二半導體區包括一底部表面及一頂部平面，底部表面接觸平面、第一(111)面和第二(111)面；頂部平面平行第一半導體區之平面，其中第一(111)面之第一頂部邊緣係在第二半導體區之下一第一深度的位置，第一半導體區之平面係在第二半導體區下一第二深度的位置，且第一深度和第二深度的比例小於約0.6。
本發明於一觀點提供一種半導體裝置之製作方法，包括：凹陷化一位於相對之隔離區間的半導體基底之一部分，形成一凹槽，其中在凹陷化步驟之後，半導體基底之一部分包括一頂部表面，頂部表面包括一平面及一斜面，斜面具有(111)面，其中斜面包括一連接至平面之底部邊緣和一頂部邊緣，頂部邊緣位於凹槽中的第一深度，底部邊緣位於凹槽中的第二深度，第一深度和第二深度的比例小於約0.6；及進行一磊晶以於凹槽中成長一半導體材料，其中半導體材料是從平面和斜面成長。
10‧‧‧基底
10A‧‧‧部分
10B‧‧‧部分
14‧‧‧隔離區
14A‧‧‧頂部表面
15‧‧‧頂部表面
16‧‧‧溝槽
16A‧‧‧長邊
16B‧‧‧短邊
18A‧‧‧傾斜面
18B‧‧‧平面
18C‧‧‧頂部邊緣
18D‧‧‧底部邊緣
20‧‧‧半導體區
20A‧‧‧頂部表面
22‧‧‧半導體區之底部
24‧‧‧半導體鰭
26‧‧‧鰭式場效電晶體
30‧‧‧閘極介電層
32‧‧‧閘電極
34‧‧‧源極區
36‧‧‧汲極區
38‧‧‧源汲極矽化物區
40‧‧‧源汲極接觸插塞
42‧‧‧層間介電層
100‧‧‧半導體晶圓
第1-3、4A-4B、5-8圖揭示本發明示範實施例形成半導體鰭和鰭式場效電晶體中間階段的剖面圖。
第9圖揭示磊晶區成長之缺陷密度為凹槽之深度比例的函數。
以下詳細討論實行本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來發明使用實施例的特定方法，而不用來限定發明的範疇。
以下提供於溝槽中磊晶再成長形成半導體材料之方法，並根據一些實施例揭示形成半導體鰭和鰭式場效電晶體之中間階段。以下將討論本發明一些實施例再成長之方法和其變化。在所有的圖式和實施例中，相似的標號用來標示類似的單元。
第1圖~第8圖揭示本發明示範實施例形成半導體鰭和鰭式場效電晶體中間階段的剖面圖。請參照第1圖，提供一基底10，其中基底10為半導體晶圓100的一部分。基底10可以是矽基底，但其亦可以為其他材料，例如鍺、SiC、SiGe、GaAs、藍寶石或其他適合的材料。基底10可以具有(001)頂部表面，其亦可以為已知的(100)表面。例如淺溝槽隔離(shallow trench isolation，簡稱STI)區之隔離區14係形成於基底10中。基底10因此包括介於STI區14之部分10A和位於STI區14下之部分10B。形成STI區14之製程可包括蝕刻基底10以形成凹槽(STI區14佔據之部分)，於凹槽中填入介電材料，進行例如一平坦化製程(例如化學機械研磨)，以移除多餘的介電材料。剩餘之介電材料形成STI區14。在一些實施例中，STI區14包括氧化矽。
基底10的部分10A係介於STI區14間，且部分10A之側壁接觸STI區14。在一些實施例中，部分10A包括沒有鍺的矽區。在另一實施例中，部分10A包括鍺化矽、純鍺或包括III族和V族元素之化合物半導體(以下稱為III-V族化合物半導體)。在第1圖中，雖然部分10A之頂部表面顯示為與STI區14之頂部表面齊平，部分10A之頂部表面亦因為移除罩幕層(未繪示，可以為氮化矽)和墊氧化層(未繪示)可以為低於STI區14之頂部表面。虛線15係概要的繪示根據上述觀點部分10A之頂部表面。
後續，如第2圖所示，蝕刻部分10A之頂部以形成溝槽16。在一些實施例中，上述蝕刻採用例如濕蝕刻之等向性蝕刻，濕蝕刻例如使用氨水(NH3)、四甲基氫氧化銨(TMAH)、氫氧化鉀(KOH)溶液或類似的溶液作為蝕刻劑。根據上述蝕刻製程，形成傾斜面18A，作為部分10A之局部頂部表面。在一些實施例中，傾斜面18A為(111)面。部分10A更包括連接至(111)面18A底部邊緣18D的平面18B。其中邊緣18D亦為平面18B之邊緣。在一些實施例中，基底10具有(001)頂部表面平面，且因此平面18B亦具有(001)表面平面。傾斜面18A具有傾斜角α，其中傾斜角係介於表面18A和18B間，傾斜角α約54.7°。
在蝕刻步驟中，製程條件係經調整，以使(111)表面18A具有較大的面積。表面18A之高度H1可大於約20nm，其中高度是從表面18A之頂部邊緣18C至底部邊緣18D量測。在一些實施例中，為增加(111)表面18A之面積，可調整蝕刻溶液之濃度(或百分比)。例如，當使用四甲基氫氧化銨(TMAH)，蝕刻 溶液中四甲基氫氧化銨(TMAH)之濃度可約5重量百分比至約95重量百分比。當使用氨水，蝕刻溶液中氨水之濃度可約5重量百分比至約95重量百分比。另外，為增加(111)表面18A之面積，可調整蝕刻溶液之溫度。在一些實施例中，蝕刻溶液之溫度約28℃~約100℃。各種因素包括蝕刻溶液化學物之型態、蝕刻溶液化學物的濃度和溫度均會影響(111)表面18A之面積，且當改變一因素，可能需要調整其他的因素，以產生較大面積之(111)表面18A。
在一些實施例中，在蝕刻開始的階段中，部分10A之中間區域係向下蝕刻，藉以形成平坦的表面18B。隨著蝕刻製程的進行，平面18B會降低，且(111)面18A之尺寸增加。然而，在蝕刻的初始階段，(111)面之邊緣可能不會降低。頂部邊緣18C可以為(111)面18A和STI區14之接合點。隨著部分10A持續的蝕刻，頂部邊緣18C可能會開始下降，且形成的結構如第3圖所示。
第3圖揭示部分10A持續蝕刻的結果，所以表面18A之頂部邊緣18C隨著蝕刻的進行降低。在所有的描述中，頂部邊緣18C的深度係標示為D1，其中深度的量測為從STI區14之頂部表面14A至頂部邊緣18C。平面18B的深度係標示為D2，其中深度的量測為從STI區14之頂部表面14A至平面18B。在持續的蝕刻中，(111)面18A之面積可持續成長，或未改變。
第4A圖揭示第2圖和第3圖之剖面圖的平面圖。第2、3圖之剖面可從第4A圖之剖面線2/3-2/3得到，第4圖之剖面可從第4A圖之剖面線4B-4B得到。在一些實施例中，如第4A圖 所示，溝槽16包括長邊16A和短邊18B(短邊18B較長邊18A短)。溝槽16的短邊18B可沿著(且平行)基底10之<1-10>方向和<-110>方向，其中<-110>方向是<1-10>方向之相對方向。溝槽16的長邊16A可沿著(且平行)<110>方向和基底10之<-1-10>方向。在一些實施例中，如第4B圖所示，在平行短邊16B的平面中，(111)面18A係彼此結合，且因此溝槽16具有V形底部。作為一比較，在平行長邊16A的平面中，如第2和3圖所示，兩個(111)面18A藉由平面18B彼此分隔。
請參照第5圖，進行一磊晶步驟，於溝槽16中再成長半導體區20。基底部分10A之頂部表面18A、18B因此變為基底部分10A和半導體區20間的界面。在一些實施例中，半導體區20是從第2圖的結構再成長，而當平面18B降低時，(111)面18A之頂部邊緣18C沒有降低。對應的結構係類似於第5圖所示，但半導體區20之底部在虛線22的位置。在另一實施例中，半導體區20再成長於第3圖所示之結構中，其中(111)面18A之頂部邊緣18C係降低。所產生的結構如第5圖所示。
在一些實施例中，半導體區20包括鍺化矽，其鍺的原子百分比大於0%，且小於或等於100%。當鍺的原子百分比是100%，半導體區20是由純鍺形成。在半導體區20包括鍺化矽之實施例中，上部部分相較於下部部分可具有較大的鍺百分比。在另一實施例中，半導體區20包括III-V族化合物半導體材料，且其擇自InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和上述之組合。半導體區20可以是底部部分和頂部部分由相同材料組成且由相同的元素構成之同 質區(homogenous region)。半導體區20亦可以為一複合區，其底部部分和頂部部分有不同的材料和成份。
磊晶係持續的進行直到半導體區20之頂部表面20A高於STI區14之表面14A。後續進行一平坦化步驟，以移除半導體區20多餘的部分(多餘的部分位於STI區14之頂部表面14A上方)。上述平坦化可包括化學機械研磨(CMP)。在所完成的結構中，半導體區20之頂部表面20A齊平於STI區14之頂部表面14A。半導體區20之頂部表面20A可以為(001)面。頂部邊緣18C之深度D1和平面18B之深度D2亦標示於第6圖中。在這些實施例中，深度D1是從半導體區20之頂部表面20A量測至頂部邊緣18C，深度D2是從半導體區20之頂部表面20A量測至平面18B。
後續可形成場效電晶體於半導體區20上。例如，第7和第8圖揭示本發明一些實施例形成鰭式場效電晶體26之剖面圖。請參照第7圖，例如藉由一蝕刻步驟使STI區14凹陷化。因此半導體區20之頂部部分高於STI區14之頂部表面14A。此部分的半導體長條狀區20形成半導體鰭24(可用於鰭式場效電晶體26，如第8圖所示)。在一些實施例中，STI區14之頂部表面14A高於平面18B，且可高於、齊平於或低於頂部邊緣18C。在另一實施例中，STI區14之頂部表面14A低於表面18B，且低於底部邊緣18D。
請參照第8圖，形成閘極介電層30和閘電極32，且亦形成鰭式場效電晶體26之其他構件(包括源極區34、汲極區36、源汲極矽化物區38、源汲極接觸插塞40和層間介電層42)。 閘極介電層30可例如以下列材料組成：氧化矽、氮化矽、氮氧化物、上述之多層結構或上述之組合。閘極介電層亦可包括高介電常數材料。高介電常數材料可以為k值大於4，或甚至大於7之材料。閘電極32可以下列材料組成：摻雜多晶矽、金屬、金屬氮化物、金屬矽化物或類似的材料。所揭示之閘極介電層30和閘電極32具有一後閘極(gate-last)結構，其中閘極介電層30和閘電極32在形成層間介電層42後形成。因此，閘極介電層30包括閘電極32與層間介電層42間垂直的部分。在另一實施例中，鰭式場效電晶體26之閘極介電層和閘電極可具有前閘極(gate-first)結構。
如第8圖所示，所產生的鰭式場效電晶體26亦可包括半導體區20和其下的基底部分10A。更甚著，圖式中標示深度D1和D2，其中頂部表面18A、18B(亦為界面)之細節和深度D1和D2實質上與第3~5圖相同，且在此不重複描述。
鰭式場效電晶體26之效能(例如驅動電流Ion和漏電流)有關於再成長半導體區20(第5-8圖)的品質。半導體區20中例如差排(dislocation)和堆疊缺陷(stacking fault)之缺陷較佳能越少越好。於樣品矽晶圓進行的實驗顯示出半導體區20中的缺陷密度有關於(111)面18A的面積，且增加(111)面18A的面積會導致半導體區20中缺陷密度的減少，且反之亦然。當沒有形成(111)面18A(亦即D1等於D2)，缺陷密度非常高。因此，根據本實施例，如第3圖所示，D1/D2之比例控制在小於約0.6，以得到較低的缺陷密度。此外，(111)面18A的高度H1可大於約20nm，以得到較低的缺陷密度。
本發明於一實施例提供一種半導體裝置，包括：一半導體基底，包括一第一半導體材料；複數個隔離區，延伸於半導體基底中，其中半導體基底之一部分延伸於上述隔離區之間，且其中半導體基底之一部分包括一(111)面、一底部表面及一半導體區。(111)面包括一頂部邊緣和一底部邊緣，(111)面係傾斜，且頂部邊緣鄰接上述隔離區之側壁。一底部表面平行上述隔離區之一頂部表面，其中底部表面連接至(111)面之底部邊緣。半導體區重疊半導體基底之一部分，其中半導體區包括不同於第一半導體材料之第二半導體材料，且(111)面之頂部邊緣係在半導體區之頂部表面下一第一深度的位置，(111)面之底部邊緣係在半導體區之頂部表面下一第二深度的位置，且第一深度和第二深度的比例約小於0.6。
本發明於一實施例提供一種半導體裝置，包括一第一半導體區及一第二半導體區。第一半導體區包括一平面、一第一(111)面和一第二(111)面。平面具有第一末端邊緣和一第二末端邊緣，第一(111)面包括一第一底部邊緣和一第一頂部邊緣，其中第一底部邊緣連接至平面之第一末端邊緣，且第一頂部邊緣高於第一底部邊緣。第二(111)面包括一第二底部邊緣和一第二頂部邊緣，其中第二底部邊緣連接至平面之第二末端邊緣，且第二頂部邊緣高於第二底部邊緣。第二半導體區包括一第二半導體材料，其中第二半導體材料不同於第一半導體區之半導體材料，其中第二半導體區重疊第一半導體區，且其中第二半導體區包括一底部表面及一頂部平面，底部表面接觸平面、第一(111)面和第二(111)面；頂部平面平行第一半導體區 之平面，其中第一(111)面之第一頂部邊緣係在第二半導體區之下一第一深度的位置，第一半導體區之平面係在第二半導體區下一第二深度的位置，且第一深度和第二深度的比例約小於0.6。
本發明於一實施例提供一種半導體裝置之製作方法，包括：凹陷化一位於相對之隔離區間的半導體基底之一部分，形成一凹槽，其中在凹陷化步驟之後，半導體基底之一部分包括一頂部表面，頂部表面包括一平面及一斜面，斜面具有(111)面，其中斜面包括一連接至平面之底部邊緣和一頂部邊緣，頂部邊緣位於凹槽中的第一深度，底部邊緣位於凹槽中的第二深度，第一深度和第二深度的比例小於約0.6；及進行一磊晶以於凹槽中成長一半導體材料，其中半導體材料是從平面和斜面成長。
雖然已詳細描述的實施例和其優點，但可理解的是，本發明可以不脫離由所附申請專利範圍所限定的實施例的精神和範圍的情況下作出本發明的各種改變，替換和變更。此外，本申請的範圍並不被限制在特定實施例中的製程、裝置、製造、物質組合、方法和說明書中描述的步驟。由於在本技術領域的普通技術人士將容易理解本公開內容目前現有的或以後將被開發的之製程、機器、裝置、物質的組合物、方法或步驟，實現本文所描述的相應的實施例相同的結果。因此，所附申請專利範圍包括本發明製程、製造、物質的組合物、裝置、方法或步驟。此外，每一申請專利範圍構成一個單獨的實施例中，且不同的申請專利範圍和實施例的組合是在本公開的範圍 之內。
雖然本發明之較佳實施例說明如上，然其並非用以限定本發明，任何熟習此領域技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基底
10A‧‧‧部分
10B‧‧‧部分
14‧‧‧隔離區
14A‧‧‧頂部表面
18B‧‧‧平面
18C‧‧‧頂部邊緣
20‧‧‧半導體區
20A‧‧‧頂部表面
100‧‧‧半導體晶圓

Claims (10)

  1. 一種半導體裝置，包括：一半導體基底，包括一第一半導體材料；複數個隔離區，延伸於該半導體基底中，其中該半導體基底之一部分延伸於上述隔離區之間，且其中該的半導體基底之該部份包括：一(111)面，包括一頂部邊緣和一底部邊緣，其中該(111)面係傾斜，且該頂部邊緣鄰接上述隔離區之側壁；一底部表面，平行上述隔離區之一頂部表面，其中該底部表面連接至該(111)面之底部邊緣；及一半導體區，重疊該半導體基底之該部分，其中該半導體區包括不同於該第一半導體材料之第二半導體材料，且該(111)面之頂部邊緣係在該半導體區之頂部表面下一第一深度的位置，該(111)面之底部邊緣係在該半導體區之頂部表面下一第二深度的位置，且該第一深度和該第二深度的比例小於約0.6。
  2. 如申請專利範圍第1項所述之半導體裝置，其中上述隔離區之頂部表面高於該半導體區之該(111)面的該底部邊緣，且該半導體基底之該部分的底部表面具有(001)平面。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該半導體基底是一矽基底，且該半導體區包括鍺或III-V族化合物半導體。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該半導體區之一頂部部分高於上述隔離區之頂部表面，以形成一半導 體鰭，且其中該半導體裝置更包括：一閘極介電層，至少鄰接該半導體鰭之一表面；一閘電極，位於該閘極介電層上；一源極區和一汲極區，位於該閘電極之相對側。
  5. 一種半導體裝置，包括：一第一半導體區，包括：一平面，具有第一末端邊緣和一第二末端邊緣；一第一(111)面，包括一第一底部邊緣和一第一頂部邊緣，其中該第一底部邊緣連接至該平面之該第一末端邊緣，且該第一頂部邊緣高於該第一底部邊緣；及一第二(111)面，包括一第二底部邊緣和一第二頂部邊緣，其中該第二底部邊緣連接至該平面之該第二末端邊緣，且該第二頂部邊緣高於該第二底部邊緣；及一第二半導體區，包括一第二半導體材料，其中該第二半導體材料不同於該第一半導體區之半導體材料，其中該第二半導體區重疊該第一半導體區，且其中該第二半導體區包括：一底部表面，接觸該平面、該第一(111)面和該第二(111)面；及一頂部平面，平行該第一半導體區之該平面，其中該第一(111)面之第一頂部邊緣係在該第二半導體區之下一第一深度的位置，該第一半導體區之該平面係在該第二半導體區下一第二深度的位置，且該第一深度和該第二深度的比例小於約0.6。
  6. 如申請專利範圍第5項所述之半導體裝置，更包括複數個隔離區，位於該第一和第二半導體區之相對側，且接觸該第一和第二半導體區之側壁，其中上述隔離區之頂部表面大體上齊平於該第二半導體區之該頂部平面，且其中上述隔離區之頂部表面高於該第一(111)面之第一底部邊緣，且其中該第一半導體區之該平面和該第二半導體區之該頂部平面具有(001)面。
  7. 一種半導體裝置之製作方法，包括：凹陷化一位於相對之隔離區間的半導體基底之一部分，形成一凹槽，其中在該凹陷化步驟之後，該半導體基底之該部份包括一頂部表面，該頂部表面包括：一平面；及一斜面，具有(111)面，其中該斜面包括一連接至該平面之底部邊緣和一頂部邊緣，該頂部邊緣位於該凹槽中的第一深度，該底部邊緣位於該凹槽中的第二深度，該第一深度和該第二深度的比例小於約0.6；及進行一磊晶以於該凹槽中成長一半導體材料，其中該半導體材料是從該平面和該斜面成長。
  8. 如申請專利範圍第7項所述之半導體裝置之製作方法，其中該凹陷化位於相對之隔離區間的半導體基底之一部分之步驟包括：使用一蝕刻溶液蝕刻該部分之半導體基底，該蝕刻溶液包括四甲基氫氧化銨(TMAH)，且該四甲基氫氧化銨之濃度約5%~約95%。
  9. 如申請專利範圍第7項所述之半導體裝置之製作方法，更包 括：進行一平坦化步驟，使該半導體材料之頂部表面與上述隔離區之頂部表面齊平；及在該平坦化步驟之後，凹陷化上述隔離區，其中在該凹陷化步驟之後，上述隔離區之剩餘部分的頂部表面高於該斜面之頂部邊緣。
  10. 如申請專利範圍第7項所述之半導體裝置之製作方法，在該凹陷化步驟之後，至少該半導體材料之一部分高於上述隔離區之剩餘部分的頂部表面，形成一半導體鰭，且其中該半導體裝置之製作方法更包括：於該半導體鰭之至少一頂部表面上形成一閘極介電層；於該閘極介電層上形成一閘電極；及於該閘電極之相對側形成一源極區和一汲極區。
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